CN203205073U - 非易失性半导体存储装置 - Google Patents
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Abstract
本实用新型提供非易失性半导体存储装置，具备：存储单元阵列，其构成为排列有多个块，上述块构成为排列有NAND单位单元，上述NAND单位单元构成为串联有可电气改写的多个存储单元和选择晶体管；和行解码器，其构成为选择上述存储单元阵列的块，向该块供给各种工作所需要的电压。上述行解码器具备：多个第1传输晶体管，其在矩形的第1区域配置，与上述存储单元连接；和多个第2传输晶体管，其在上述第1区域的剩余区域即第2区域配置，与上述选择晶体管连接。
Description
交叉引用
本申请以美国专利临时申请61/695694号(申请日：2012年8月31日)为基础申请，享受优先权。本申请通过参照该基础申请，包含该基础申请的全部内容。
技术领域
本说明书所记载的实施方式涉及非易失性半导体存储装置。
背景技术
作为非易失性半导体存储装置之一，NAND型闪速存储器广为人知。NAND型闪速存储器中，伴随微细化的进展，一个NAND串所包含的存储单元的数也增大，但是与此同时，产生行解码器的面积增大的问题。
实用新型内容
本实用新型的实施方式提供行解码器的占有面积小的非易失性半导体存储装置。
实施方式的非易失性半导体存储装置，具备：存储单元阵列(memorycell array)，其构成为排列有多个块，上述块构成为排列有NAND单位单元，上述NAND单位单元构成为串联有可电气改写的多个存储单元和选择晶体管；和行解码器，其构成为选择上述存储单元阵列的块，向该块供给各种工作所需要的电压，上述行解码器具备：多个第1传输晶体管，其在矩形的第1区域配置，与上述存储单元连接；和多个第2传输晶体管，其在上述第1区域的剩余区域即第2区域配置，与上述选择晶体管连接。
优选，在上述第2区域配置的多个上述第2传输晶体管共有漏极/源极扩散区域。
优选，多个上述第1传输晶体管在上述第1区域中矩阵状配置。
优选，上述第2传输晶体管包含与连接于位线的漏极侧选择晶体管连接的第3传输晶体管和与连接于源极线的源极侧选择晶体管连接的第4传输晶体管，上述第2区域中，多个上述第3传输晶体管或多个上述第4传输晶体管共有漏极/源极扩散区域。
优选，还具备在上述第1区域和上述第2区域之间形成的保护环。
其他实施方式的非易失性半导体存储装置，具备：存储单元阵列，其构成为排列有多个块，上述块构成为排列有NAND单位单元，上述NAND单位单元构成为串联有可电气改写的多个存储单元和选择晶体管；和行解码器，其构成为选择上述存储单元阵列的块，向该块供给各种工作所需要的电压；上述行解码器具备在上述存储单元阵列的第1侧配置的第1子行解码器和在上述第1侧的相反侧的第2侧配置的第2子行解码器，上述第1子行解码器具备：第1门电路，其包含在第1区域配置的与上述存储单元连接的多个第1传输晶体管及在上述第1区域的剩余区域即第2区域配置的与上述选择晶体管连接的多个第2传输晶体管；和升压电路，其生成其向上述第1传输晶体管及上述第2传输晶体管的栅极供给的控制信号；上述第2子行解码器具备第2门电路，其从包含在第1区域配置的上述第1传输晶体管及在第2区域配置的上述第2传输晶体管的上述第1子行解码器中的上述升压电路供给上述控制信号。
优选，上述选择晶体管的选择栅极线与作为上述第2传输晶体管的第3传输晶体管及第4传输晶体管连接，上述第3传输晶体管的栅极被供给上述控制信号，上述第4传输晶体管被供给通过块的选择/非选择来切换逻辑的块选择信号。
优选，上述第1子行解码器还具备本地行解码器，其构成为向上述第1子行解码器中的上述第4传输晶体管及上述第2子行解码器中的上述第4传输晶体管供给上述块选择信号。
优选，在上述第2区域配置的多个上述第2传输晶体管共有漏极/源极扩散区域。
优选，多个上述第1传输晶体管在上述第1区域中矩阵状配置。
优选，上述第1门电路及上述第2门电路分别具有上述第2区域，相互相邻的2个上述第1门电路或第2门电路的上述2区域被配置成相互相邻地连续。
优选，一个上述第2门电路中，上述第1传输晶体管与第1块连接，上述第2传输晶体管的至少一部分与不同于上述第1块的其他第2块连接。
优选，位于上述第2子行解码器中的第1端部的上述第2门电路具备虚设晶体管。
优选，还具备在上述第1区域和上述第2区域之间形成的保护环。
根据实施方式，可以提供行解码器的占有面积小的非易失性半导体存储装置。
附图说明
图1表示第1实施方式的NAND型闪速存储器的功能块构成。
图2表示存储单元阵列1的布局（layout）。
图3表示图2的I-I’截面图。
图4表示图2的II-II’截面图。
图5表示图1的存储单元阵列1的等效电路图。
图6表示存储单元阵列1和行解码器2的更详细的方框图。
图7是表示门电路RDEC的具体构成的等效电路。
图8表示比较例的门电路RDEC的布局例。
图9~图12表示本实施方式的门电路RDEC的布局例。
具体实施方式
以下，参照附图，说明该实施方式的非易失性半导体装置。
[第1实施方式]
图1表示第1实施方式的NAND型闪速存储器的功能块构成。
存储单元阵列1通过在多条字线WL和多条位线BL的交叉部配置可电气改写的非易失性的存储单元MC而构成。如后述，多个存储单元MC、虚设(dummy)存储单元及选择栅极晶体管串联，构成一个NAND单位单元(虚设存储单元可省略)。另外，与同一字线WL共用连接的多个NAND单位单元(cell unit)构成成为删除工作的最小单位的一个块。
行解码器2对行地址RA解码，选择存储单元阵列1的一个块及字线WL，向存储单元阵列1供给各种工作所必要的电压。读出放大器电路3具备读出(sense)位线数据的功能和数据锁存功能。列解码器4对列地址CA解码，进行位线选择。外部地址Add被取入地址寄存器7，行地址RA及列地址CA被分别供给行解码器2及列解码器4。
为了产生写入和/或删除中使用的各种高电压，设置高电压产生电路6。除了芯片使能信号/CE、写入使能信号/WE、读出使能信号/RE、地址锁存使能信号ALE等的控制信号外，也将指令解码器9解码的指令CMD供给控制器8。从而，控制器8根据工作模式，进行高电压产生电路6的控制、写入和/或删除的顺序控制及读出工作控制。ROM熔丝(fuse)电路5存储用于故障补救的故障地址。详细说明虽然省略，以用冗余块置换包含单位阵列(cellarray)1的故障字线的块的方式，对ROM熔丝电路5编程。
图2表示单位阵列1的布局，图3及图4表示图2的I-I’及II-II’截面图。在硅基板30的单位阵列形成区域形成p型阱。如图4所示，在该p型阱中，通过元件分离绝缘膜31，划分预定间距的条纹状的元件形成区域32。在各元件形成区域32，隔着隧道绝缘膜TL形成由多晶硅膜形成的浮置栅极33，其上隔着栅极间绝缘膜，形成由多晶硅膜形成的控制栅极34。
另外，如图3所示，在控制栅极34自对准地形成源极/漏极扩散区域38，构成存储单元MC(MC0~MC127)及虚设存储单元DMCS、DMCD。虚设存储单元DMCS、DMCD与由存储单元MC0~127串联而成的存储器串的两端连接。虚设存储单元DMCS、DMCD还分别与源极侧选择晶体管SG2及SG1连接。
存储单元MC及虚设存储单元DMCS、DMCD的源极/漏极扩散区域38由相邻的存储单元MC、虚设存储单元DMCS、DMCD共有。这样的多个存储单元MC、虚设存储单元DMCS、DMCD及选择栅极晶体管SG1、SG2通过以共有源极/漏极扩散区域38的方式串联，构成NAND单位单元NU。选择栅极晶体管SG1、SG2与NAND单位单元NU的两端部(具体是虚设存储单元DMCS或DMCD和源极线)连接。
如图2及图4所示，控制栅极34沿着一个方向被连续地图形化，形成字线(WL)及虚设字线(WLDS，WLDD)。存储单元阵列1上覆盖层间绝缘膜35，其上配设位线(BL)36。位线36与NAND单位单元的漏极侧选择栅极晶体管SG1的扩散层38接触。与NAND单位单元的源极侧选择晶体管SG2的扩散层38接触的共用源极线(SL)37在层间绝缘膜35内埋设。
图5是图1的存储单元阵列1的等效电路图。如前述，存储单元阵列1中，成为数据改写单位的多个块BLKi在位线方向排列。图5中，作为一例，表示了2个块BLK0~BLK1。
图6表示存储单元阵列1和行解码器2的更详细方框图。如前述，存储单元阵列1具备在位线方向排列的多个块BLK(BLK1~n)。
另外，行解码器2具备在该存储单元阵列1的左右分割配置的2个子行解码器2a、2b。子行解码器2a具备n/2个门电路RDEC2…、RDECn-2、RDECn。同样，子行解码器2b也具备n/2个门电路RDEC1…、RDECn-3、RDECn-1。
门电路RDEC2…、RDECn-2、RDECn分别与相邻的2个块BLK对应设置。从而，一个门电路RDEC的位线方向的宽度成为一个块BLK的位线方向的宽度的约2倍。门电路RDEC1…、RDECn-3、RDECn-1也同样。
另外，子行解码器2a具备n/2个本地解码器电路LRD2、…LRDn-2、LRDn和n-2个升压电路BST2、BSTn-2、BSTn。
子行解码器2a中的本地行解码器LRD和升压电路BST也向子行解码器2b中的门电路RDEC供给信号及电压。即，本地行解码器LRD和升压电路BST由左右的子行解码器2a及2b共有。例如，本地行解码器LRDn经由门电路RDECn向块BLKn供给信号，另一方面，也向块BLKn-1供给信号。另外，升压电路BSTn向门电路RDECn供给升压电压XFERn，并且也向门电路RDECn-1供给升压电压XFERn。
图7是门电路RDEC的具体构成的等效电路。图7中，代表性地表示了n个块BLK1~n中的4个块BLKi-3~BLKi。
子行解码器2a内的门电路RDECi-2、RDECi具备与字线WL0~127及虚设字线WLDS、WLDD连接的传输晶体管M0~127及Mds1、Mdd1。另外，门电路RDECi-2、RDECi具备与选择栅极线SGS、SGD连接的传输晶体管Msgs1、Msgd1。这些传输晶体管M0~127、Mds1、Mds1、Mds1、Mdd1由从升压电路BST供给的升压电压XFERi控制。
另外，门电路RDECi-2、RDECi具备与选择栅极线SGS、SGD连接的传输晶体管Msgs2、Msgd2。这些传输晶体管Msgs2、Msgd2由从本地行解码器LRDi供给的块选择信号BLKSELi控制。
另外，门电路RDECi具备不仅与块BLKi，还与相邻的块BLKi-1的选择栅极线SGS、SGD连接的传输晶体管Msgs3、Msgd3。这些传输晶体管Msgs3、Msgd3由从本地行解码器LRDi供给的块选择信号BLKSELi控制。门电路DECi-2也具有同样的构成。
另一方面，子行解码器2b内的门电路RDECi-3、RDECi-1具备与字线WL0~127及虚设字线WLDS、WLDD连接的传输晶体管M0’~127’、Mds2、Mdd2。另外，门电路RDECi-3、RDECi-1具备与选择栅极线SGD连接的传输晶体管Msgd5。这些传输晶体管M0’~127’、Mds2、Mdd2及Msgd5由从升压电路BSTi-2、BSTi供给的升压电压XFERi-2、XFERi控制。
另外，门电路RDECi-3、RDECi-1分别具备与块BLKi-1、BLKi+1(图7未图示)的源极侧选择栅极线SGS连接的传输晶体管Msgs4。该传输晶体管Msgs4由从升压电路BSTi、BLTi+2(图7未图示)供给的升压电压XFERi、XFERi+2控制。这样，本实施方式的子行解码器2b内的各门电路RDECi-3、RDECi-1具备不仅与对应块BLK1、…、BLKn-3的各布线，还与从这些块隔2个的块BLKi-1、BLKi+1的布线(源极侧选择栅极线SGS)连接的传输晶体管Msgs4。其理由是为了缩小行解码器2的面积。
参照图8~图11说明采用图7的构成的理由。图8表示比较例的门电路RDEC的布局例，图9及图10表示本实施方式的门电路RDEC的布局例。
首先，参照图8说明比较例的门电路RDEC的构成。图8表示子行解码器2a中的门电路RDECi及RDECi-2的布局例。
门电路RDECi或RDECi-2所包含的传输晶体管M0~M127、Mdd1、Mdd2是被施加高电压的高耐压晶体管。因而，这些传输晶体管的尺寸必然比存储单元的尺寸大。从而，门电路RDEC中，将这些130个传输晶体管沿130条字线WL及虚设字线DWL排列方向排列成一列是不可能的(不能在块BLKi中收纳)。因而，如图8所示，这些传输晶体管必须在例如矩形形状的区域L1中矩阵状(例如3行、44列)排列。该场合，虽然也与矩阵中的行数、列数有关，但是可能在区域L1产生空白区域L2。特别地说，行数或列数为奇数的场合，必然产生这样的空白区域L2。这样的空白区域L2成为行解码器2的占有面积增加的原因。
接着，本实施方式的门电路RDEC的布局例如图9及图10所示。图9表示子行解码器2a中的门电路RDECi或RDECi-2的构成，图10表示子行解码器2b中的门电路RDECi-1或RDECi-3的构成。
本实施方式中，如图9、图10所示，一个门电路RDEC所包含的传输晶体管M0~M127、Mdd1、Mds2(130个)在区域L1内矩阵状配置。在区域L1的剩余区域即区域L2，配置传输晶体管Msgs、Msgd。相邻的2个门电路RDECi、RDECi-2以相互的区域L2相邻并连续的方式具有区域L2。另外，虽然图示省略，矩阵状配置的晶体管通过与源极/漏极扩散区域连接的接触孔和与该接触孔的上端连接的金属布线，与存储单元、虚设单元连接。同样的构成在例如本说明书中作为参照而包含的JP2007-242700A中公开。另外，如图9及图10所示，区域L1和L2之间，也可以形成众所周知的保护环GL(阱接触)。
优选在区域L2相邻配置同种的晶体管。具体地说，优选同时被施加同一或类似的电压的晶体管彼此相邻，以共有源极/漏极扩散区域的方式配置。
另外，如图8所示，不能在区域L2配置的其他传输晶体管Msgs及Msgd也优选以同种的晶体管彼此共有源极/漏极扩散区域的方式形成。从而，传输晶体管Msgs及Msgd的专有面积可以缩小。如图7所说明，本实施方式中，将与从对应的块离开2个的块的布线(源极侧选择栅极线SGS)连接的传输晶体管配置在门电路RDEC内。从而，可以以共有源极/漏极扩散区域的方式配置同种的晶体管，因此，可以缩小行解码器的占有面积。
另外，如图11所示，子行解码器2b中的第1端部的门电路RDEC1具有不包含在区域L2的传输晶体管Msgs4’。反之，如图12所示，子行解码器2b中的第2端部的门电路RDECn-1在区域L2具有剩余区域L3，因此在该剩余区域L3具备虚设晶体管MsgdD。
虽然说明了本实用新型的几个实施方式，但是这些实施方式只是例示，而不是限定发明的范围。这些新实施方式可以各种方式实施，在不脱离发明的要旨的范围，可以进行各种省略、置换、变更。这些实施方式及其变形是实用新型的范围和要旨所包含的，也是权利要求的范围记载的实用新型及其均等的范围所包含的。
例如，上述的实施方式中，采用由左右的子行解码器共有升压电路及本地行解码器的方式，但是本实用新型不限于此。例如，本实用新型也可以适用于行解码器仅仅存在于存储单元阵列的一侧的半导体存储装置。
Claims (16)
1.一种非易失性半导体存储装置，其特征在于，具备：
存储单元阵列，其构成为排列有多个块，上述块构成为排列有NAND单位单元，上述NAND单位单元构成为串联有可电气改写的多个存储单元和选择晶体管；和
行解码器，其构成为选择上述存储单元阵列的块，向该块供给各种工作所需要的电压；
上述行解码器具备：
多个第1传输晶体管，其在矩形的第1区域配置，与上述存储单元连接；和
多个第2传输晶体管，其在上述第1区域的剩余区域即第2区域配置，与上述选择晶体管连接。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，
在上述第2区域配置的多个上述第2传输晶体管共有漏极/源极扩散区域。
3.根据权利要求2所述的非易失性半导体存储装置，其特征在于，
多个上述第1传输晶体管在上述第1区域中矩阵状配置。
4.根据权利要求1所述的非易失性半导体存储装置，其特征在于，
上述第2传输晶体管包含与连接于位线的漏极侧选择晶体管连接的第3传输晶体管和与连接于源极线的源极侧选择晶体管连接的第4传输晶体管，
上述第2区域中，多个上述第3传输晶体管或多个上述第4传输晶体管共有漏极/源极扩散区域。
5.根据权利要求1所述的非易失性半导体存储装置，其特征在于，
还具备在上述第1区域和上述第2区域之间形成的保护环。
6.一种非易失性半导体存储装置，其特征在于，具备：
存储单元阵列，其构成为排列有多个块，上述块构成为排列有NAND单位单元，上述NAND单位单元构成为串联有可电气改写的多个存储单元和选择晶体管；和
行解码器，其构成为选择上述存储单元阵列的块，向该块供给各种工作所需要的电压；
上述行解码器具备在上述存储单元阵列的第1侧配置的第1子行解码器和在上述第1侧的相反侧的第2侧配置的第2子行解码器，
上述第1子行解码器具备：第1门电路，其包含在第1区域配置的与上述存储单元连接的多个第1传输晶体管及在上述第1区域的剩余区域即第2区域配置的与上述选择晶体管连接的多个第2传输晶体管；和升压电路，其生成向上述第1传输晶体管及上述第2传输晶体管的栅极供给的控制信号，
上述第2子行解码器具备：第2门电路，其从包含在第1区域配置的上述第1传输晶体管及在第2区域配置的上述第2传输晶体管的上述第1子行解码器中的上述升压电路供给上述控制信号。
7.根据权利要求6所述的非易失性半导体存储装置，其特征在于，
上述选择晶体管的选择栅极线与作为上述第2传输晶体管的第3传输晶体管及第4传输晶体管连接，
上述第3传输晶体管的栅极被供给上述控制信号，上述第4传输晶体管被供给通过块的选择/非选择来切换逻辑的块选择信号。
8.根据权利要求7所述的非易失性半导体存储装置，其特征在于，
上述第1子行解码器还具备：本地行解码器，其构成为向上述第1子行解码器中的上述第4传输晶体管及上述第2子行解码器中的上述第4传输晶体管供给上述块选择信号。
9.根据权利要求6所述的非易失性半导体存储装置，其特征在于，
在上述第2区域配置的多个上述第2传输晶体管共有漏极/源极扩散区域。
10.根据权利要求6所述的非易失性半导体存储装置，其特征在于，
多个上述第1传输晶体管在上述第1区域中矩阵状配置。
11.根据权利要求6所述的非易失性半导体存储装置，其特征在于，
上述第1门电路及上述第2门电路分别具有上述第2区域，相互相邻的2个上述第1门电路或第2门电路的上述2区域被配置成相互相邻地连续。
12.根据权利要求11所述的非易失性半导体存储装置，其特征在于，
在上述第2区域配置的多个上述第2传输晶体管共有漏极/源极扩散区域。
13.根据权利要求11所述的非易失性半导体存储装置，其特征在于，
多个上述第1传输晶体管在上述第1区域中矩阵状配置。
14.根据权利要求6所述的非易失性半导体存储装置，其特征在于，
一个上述第2门电路中，上述第1传输晶体管与第1块连接，上述第2传输晶体管的至少一部分与不同于上述第1块的其他第2块连接。
15.根据权利要求14所述的非易失性半导体存储装置，其特征在于，
位于上述第2子行解码器中的第1端部的上述第2门电路具备虚设晶体管。
16.根据权利要求6所述的非易失性半导体存储装置，其特征在于，
还具备在上述第1区域和上述第2区域之间形成的保护环。
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| CN113113055A (zh) * | 2016-01-13 | 2021-07-13 | 东芝存储器株式会社 | 半导体存储装置 |
| CN113113055B (zh) * | 2016-01-13 | 2024-06-11 | 铠侠股份有限公司 | 半导体存储装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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