CN202196566U - 移位寄存器及其栅极驱动装置 - Google Patents
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Abstract
本实用新型公开了一种移位寄存器及其栅极驱动装置，涉及显示器技术领域，减少了薄膜晶体管的使用，降低了功耗。该移位寄存器包括：第一传输门，其输入端连接本级移位寄存器的输入端；第一电容，其一端与所述第一传输门的输出端连接，其另一端连接低电平端；第二传输门，其输入端连接所述第一传输门的输出端，其输出端连接本级移位寄存器的输出端；第二电容，其一端与所述第二传输门的输出端连接，其另一端连接低电平端；第一传输门和第二传输门的第一控制端与第一时钟信号输出端连接；第一传输门和第二传输门的第二控制端与第二时钟信号输出端连接；所述第一控制端与第二控制端控制第一传输门与第二传输门的打开和关闭。
Description
技术领域
本实用新型涉及显示器技术领域，尤其涉及一种移位寄存器及其栅极驱动装置。
背景技术
目前，显示器正在朝着轻薄化、高解析化、窄边框化和节能化方向发展，这就要求在有限的玻璃基板上整合更多的开关器件和设计更小的像素以满足显示器发展的要求。低温多晶硅(Low Temperature Poly-Silicon，LTPS)技术因其可以使电路做得更薄更小、功耗更低等优点而被广泛使用，使用该技术的包括LTPS薄膜晶体管液晶显示器(Thin Film Transistor Liquid Crystal Display，TFT-LCD)和有源矩阵有机发光二极体面板(Active Matrix Organic Light Emitting Diode，AMOLED)。
栅极驱动技术多以移位寄存器来实现扫描驱动。众所周知，在有源矩阵显示器扫描线和数据线相交的区域为像素阵列矩阵，每一个交叉区域为一个像素。每一行像素阵列由一条水平扫描线相连接，其所需扫描信号由扫描驱动器中的移位寄存器电路通过扫描线来依次顺序地提供。
在实现本实用新型过程中，发明人发现现有技术中至少存在如下问题：
如图1所示，传统的采用LTPS技术的移位寄存器，使用两个锁存器和两个传输门结构，每个锁存器包括与非门、反相器和传输门，用于存储信号，两个传输门控制信号的位移和输出。此电路包括二十个薄膜晶体管，薄膜晶体管的数量多，功耗比较大。
实用新型内容
本实用新型的实施例所解决的技术问题在于提供一种移位寄存器及其栅极驱动装置，实现减少薄膜晶体管的使用，降低了功耗。
为解决上述技术问题，本实用新型实施例采用如下技术方案：
一种移位寄存器，包括：
第一传输门，其输入端连接本级移位寄存器的输入端；
第一电容，其一端与所述第一传输门的输出端连接，其另一端连接低电平端；
第二传输门，其输入端连接所述第一传输门的输出端，其输出端连接本级移位寄存器的输出端；
第二电容，其一端与所述第二传输门的输出端连接，其另一端连接低电平端；
所述第一传输门的第一控制端与第一时钟信号输出端连接；
所述第二传输门的第一控制端与第一时钟信号输出端连接；
所述第一传输门的第二控制端与第二时钟信号输出端连接；
所述第二传输门的第二控制端与第二时钟信号输出端连接；
所述第一控制端与第二控制端控制所述第一传输门与所述第二传输门的打开和关闭。
所述第一传输门包括：
第一薄膜晶体管和第二薄膜晶体管；
所述第一薄膜晶体管的源极与所述第二薄膜晶体管的源极连接作为所述第一传输门的输入端；
所述第一薄膜晶体管的漏极与所述第二薄膜晶体管的漏极连接作为所述第一传输门的输出端；
所述第一薄膜晶体管的栅极作为所述第一传输门的第一控制端；
所述第二薄膜晶体管的栅极作为所述第一传输门的第二控制端；
所述第二传输门包括：
第三薄膜晶体管和第四薄膜晶体管；
所述第三薄膜晶体管的源极与所述第四薄膜晶体管的源极连接作为所述第二传输门的输入端；
所述第三薄膜晶体管的漏极与所述第四薄膜晶体管漏极连接作为所述第二传输门的输出端；
所述第三薄膜晶体管的栅极作为所述第二传输门的第一控制端；
所述第四薄膜晶体管的栅极作为所述第二传输门的第二控制端；
所述第一薄膜晶体管与第四薄膜晶体管为p沟道薄膜晶体管，所述第二薄膜晶体管与第三薄膜晶体管为n沟道薄膜晶体管。
第五薄膜晶体管，其源极连接低电平端，其栅极连接下一级移位寄存器的输出端，其漏极连接所述第一传输门的输出端；
所述第五薄膜晶体管为n沟道薄膜晶体管；
所述本级移位寄存器的输入端连接上一级移位寄存器的输出端。
在所述第二传输门的输出端与本级移位寄存器的输出端之间设置有缓冲级。
第六薄膜晶体管，其源极连接高电平端，其栅极与所述第二传输门的输出端连接；
第七薄膜晶体管，其源极连接低电平端，其栅极与第六薄膜晶体管的栅极连接，其漏极与第六薄膜晶体管的漏极连接；
第八薄膜晶体管，其源极连接高电平端，其栅极与第六薄膜晶体管的漏极连接；
第九薄膜晶体管，其源极连接低电平端，其栅极与第六薄膜晶体管的漏极连接，其漏极与第八薄膜晶体管的漏极连接且连接输出端；
所述第六薄膜晶体管与第八薄膜晶体管为p沟道薄膜晶体管，所述第七薄膜晶体管与第九薄膜晶体管为n沟道薄膜晶体管。
一种栅极驱动装置，上述移位寄存器。
与传统的采用LTPS技术的移位寄存器相比，本实用新型实施例提供的移位寄存器采用第一电容和第二电容代替锁存器对信号进行位移、存储并输出，从而减少了薄膜晶体管的使用，降低了功耗。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中采用LTPS技术的移位寄存器示意图；
图2为本实用新型实施例提供的一种移位寄存器的示意图；
图3为本实用新型实施例中移位寄存器的工作时序图；
图4为采用本实用新型实施例提供的移位寄存器的栅极驱动装置示意图。
具体实施方式
下面将结合本实用新型实施例中的附图，对技术方案进行清楚、完整地描述。
应当明确，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
如图2所示，本实用新型实施例提供一种移位寄存器，包括：第一传输门TG1，其输入端连接本级移位寄存器的输入端；第一电容C1，用于存储信号，其一端与所述第一传输门TG1的输出端连接，其另一端连接低电平端，具体为接地GND；第二传输门TG2，其输入端连接所述第一传输门TG1的输出端，其输出端连接本级移位寄存器的输出端STV_m；第二电容C2，其一端与第二传输门TG2的输出端连接，其另一端连接低电平端，具体为接地GND；第一传输门TG1和第二传输门TG2的第一控制端与第一时钟信号输出端CKB连接；第一传输门TG1和第二传输门TG2的第二控制端与第二时钟信号输出端CK连接；上述第一控制端与第二控制端控制第一传输门与第二传输门的打开和关闭。第一时钟信号输出端CKB与第二时钟信号输出端CK提供相反的时钟信号，用于使第一传输门TG1与第二传输门TG2交替打开和关闭。
与传统的采用LTPS技术的移位寄存器相比，本实用新型实施例提供的移位寄存器采用第一电容C1和第二电容C2代替锁存器对信号进行位移、存储并输出，从而减少了薄膜晶体管的使用，降低了功耗。
具体地，第一传输门TG1包括：第一薄膜晶体管M1和第二薄膜晶体管M2；第一薄膜晶体管M1的源极和第二薄膜晶体管M2的源极连接作为所述第一传输门TG1的输入端，连接上一级移位寄存器的输出端STV_m-1；第一薄膜晶体管M1的漏极和第二薄膜晶体管M2的漏极连接作为第一传输门TG1的输出端，第一传输门TG1的输出端作为第一节点A；第一薄膜晶体管M1的栅极作为第一传输门TG1的第一控制端，连接第一时钟信号输出端CKB；第二薄膜晶体管M2的栅极作为第一传输门TG1的第二控制端，连接与第二时钟信号输出端CK；第二传输门TG2包括：第三薄膜晶体管M3的源极和第四薄膜晶体管M4的源极连接作为第二传输门TG2的输入端；第三薄膜晶体管M3的漏极和第四薄膜晶体管M4的漏极连接作为第二传输门TG2的输出端，第二传输门TG2的输出端作为第二节点B；第三薄膜晶体管M3的栅极作为第二传输门TG2的第一控制端，连接第一时钟信号输出端CKB；第四薄膜晶体管M4的栅极作为第二传输门TG2的第二控制端，连接第二时钟信号输出端CK；第一薄膜晶体管M1与第四薄膜晶体管M4为p沟道薄膜晶体管，第二薄膜晶体管M2与第三薄膜晶体管M3为n沟道薄膜晶体管。上述第一传输门TG1与第二传输门TG2的第一薄膜晶体管M1、第二薄膜晶体管M2、第三薄膜晶体管M3以及第四薄膜晶体管M4中的源极与漏极可以互换。
进一步地，本实用新型实施例的移位寄存器还包括：第五薄膜晶体管M5，其为n沟道薄膜晶体管，其源极连接低电平端，具体为负电源VSS，其栅极作为重置端连接下一级移位寄存器的输出端STV_m+1，其漏极连接第一传输门TG1的输出端，本级移位寄存器的输入端连接上一级移位寄存器的输出端STV_m-1。
进一步地，本实用新型实施例的移位寄存器还包括：在第二传输门TG2的输出端与本级移位寄存器的输出端STV_m之间设置有缓冲级。
具体地，缓冲级包括：第六薄膜晶体管M6，其为p沟道薄膜晶体管，其源极连接高电平端，具体为电源VDD，其栅极与第二传输门TG2的输出端连接；第七薄膜晶体管M7，其为n沟道薄膜晶体管，其源极连接低电平端，具体为负电源VSS，其栅极与第六薄膜晶体管M6的栅极连接，其漏极与第六薄膜晶体管M6的漏极连接，第六薄膜晶体管M6和第七薄膜晶体管M7串联作为第一反相器I1；第八薄膜晶体管M8，其为p沟道薄膜晶体管，其源极连接高电平端，具体为电源VDD，其栅极与第六薄膜晶体管M6的漏极连接；第九薄膜晶体管M9，其为n沟道薄膜晶体管，其源极连接低电平端，具体为负电源VSS，其栅极与第六薄膜晶体管M6的漏极连接，其漏极与第八薄膜晶体管M8的漏极连接且连接本级移位寄存器的输出端STV_m，第八薄膜晶体管M8和第九薄膜晶体管M9串联作为第二反相器I2。第一反相器I1和第二反相器I2串联作为起缓冲作用的缓冲级，用于减少本级移位寄存器的输出端STV_m的噪声，通过调节电源VDD和负电源VSS的电压，可以得到需要的输出电压。可选地，根据实际需要在第二反相器I2与本级移位寄存器的输出端STV_m之间增加偶数个反相器串联作为缓冲级。
如图3所示，下面结合本实用新型实施例中移位寄存器的工作时序图进一步说明本实用新型实施例的技术方案，图中包括第一时钟信号输出端CKB、第二时钟信号输出端CK、上一级移位寄存器的输出端STV_m-1、第一节点A、第二节点B、本级移位寄存器的输出端STV_m以及下一级移位寄存器的输出端STV_m+1。
在T1阶段，由于n沟道薄膜晶体管栅极接高电平时导通，p沟道薄膜晶体管栅极接低电平时导通，此时第一时钟信号输出端CKB为低电平，第二时钟信号输出端CK为高电平，所以，第一薄膜晶体管M1与第二薄膜晶体管M2导通，即第一传输门TG1打开，输入端INPUT为高电平，为第一电容C1充电，使得第一节点A的电压等于本级移位寄存器的输入端，即上一级移位寄存器输出端STV_m-1的电压，为高电平，第三薄膜晶体管M3与第四薄膜晶体管M4截止，即第二传输门TG2关闭，第二电容C2无法充电，第二节点B与本级移位寄存器的输出端STV_m无电压。
在T2阶段，此时第一时钟信号输出端CKB为高电平，第二时钟信号输出端CK为低电平，第一传输门TG1关闭，第一节点A保持高电平，第二传输门TG2打开，第一电容C1对第二电容C2充电直到第二节点B的电压等于第一节点A的电压，电压值为VSTV_m-1×CC1/(CC1+CC2)，其中VSTV_m-1为上一级移位寄存器输出端电压值，CC1为第一电容C1的电容值，CC2为第二电容C2的电容值，第二节点B为高电平，通过在第一节点A与本级移位寄存器的输出端STV_m之间串联的第一反相器I1与第二反相器I2，使得本级移位寄存器的输出端STV_m也为高电平。
在T3阶段，此时第一时钟信号输出端CKB为低电平，第二时钟信号输出端CK为高电平，第一传输门TG1打开，由于上一级移位寄存器的输出端STV_m-1为低电平，对第一电容C1冲负电，使得第一节点A为低电平，第二传输门TG2关闭，第二节点B与本级移位寄存器的输出端STV_m保持高电平。由于第一电容C1充电是否饱和与第一电容C1的大小有关，如果第一电容C1较大，有可能在T3阶段不能够对第一电容C1完全充电，从而造成逻辑错误，第五薄膜晶体管M5的设置能够避免此问题的产生，在T3阶段，由于与本级移位寄存器的工作原理相同，因此下一级移位寄存器的输出端STV_m+1为高电平，也就是第五薄膜晶体管M5的栅极，即重置端为高电平，第五薄膜晶体管M5导通，负电源VSS同时对第一电容C1充电，使得第一电容C1能够完全充电。
在T4阶段，此时第一时钟信号输出端CKB为高电平，第二时钟信号输出端CK为低电平，第一传输门TG1关闭，第一节点A保持低电平，第二传输门TG2打开，第一电容C1对第二电容C2充负电直到第二节点B的电压等于第一节点A的电压，为低电平，通过在第一节点A与本级移位寄存器的输出端STV_m之间串联的第一反相器I1与第二反相器I2，本级移位寄存器的输出端STV_m也为低电平。
以上四个阶段，通过第一时钟信号输出端CKB与第二时钟信号输出端CK的时钟信号控制第一传输门TG1与第二传输门TG2的开关，从而依次对第一电容C1与第二电容C2充放电，最终使得本级移位寄存器的输入端信号，即上一级移位寄存器的输出端STV_m-1信号在本级移位寄存器的输出端STV_m输出时产生半个时钟周期的位移，即达到位移的作用，与传统的采用LTPS技术的移位寄存器相比，减少了薄膜晶体管的使用，降低了功耗，并且结构简单，制造更加方便。
如图4所示，本实用新型实施例还提供一种采用上述移位寄存器的栅极驱动装置，包括N级移位寄存器SR_1、SR_2、...、SR_N，其中N为大于一的自然数，除第一级移位寄存器外，每级移位寄存器的输入端INPUT连接上一级移位寄存器的输出端，除最后一级移位寄存器外，每级移位寄存器中第五薄膜晶体管的栅极，即重置端RESET连接下一级移位寄存器的输出端，第一级移位寄存器SR_1的输入端连接位移起始信号输出端STV_0，最后一级移位寄存器SR_N的重置端RESET连接IC或者虚拟(Dummy)移位寄存器的输出端，由IC或Dummy移位寄存器的输出端提供其重置端RESET所需要的信号，此Dummy移位寄存器不参与工作，其重置端RESET空置，不接收任何信号，或由IC直接提供其重置端RESET所需信号。本实用新型的栅极驱动装置的工作原理与上述移位寄存器相同，在此不再赘述。
本实用新型实施例提供的栅极驱动装置减少了薄膜晶体管的使用，降低了功耗。
以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以所述权利要求的保护范围为准。
Claims (6)
1.一种移位寄存器，其特征在于，包括：
第一传输门，其输入端连接本级移位寄存器的输入端；
第一电容，其一端与所述第一传输门的输出端连接，其另一端连接低电平端；
第二传输门，其输入端连接所述第一传输门的输出端，其输出端连接本级移位寄存器的输出端；
第二电容，其一端与所述第二传输门的输出端连接，其另一端连接低电平端；
所述第一传输门的第一控制端与第一时钟信号输出端连接；
所述第二传输门的第一控制端与第一时钟信号输出端连接；
所述第一传输门的第二控制端与第二时钟信号输出端连接；
所述第二传输门的第二控制端与第二时钟信号输出端连接；
所述第一控制端与第二控制端控制所述第一传输门与所述第二传输门的打开和关闭。
2.根据权利要求1所述的移位寄存器，其特征在于，
所述第一传输门包括：
第一薄膜晶体管和第二薄膜晶体管；
所述第一薄膜晶体管的源极与所述第二薄膜晶体管的源极连接作为所述第一传输门的输入端；
所述第一薄膜晶体管的漏极与所述第二薄膜晶体管的漏极连接作为所述第一传输门的输出端；
所述第一薄膜晶体管的栅极作为所述第一传输门的第一控制端；
所述第二薄膜晶体管的栅极作为所述第一传输门的第二控制端；
所述第二传输门包括：
第三薄膜晶体管和第四薄膜晶体管；
所述第三薄膜晶体管的源极与所述第四薄膜晶体管的源极连接作为所述第二传输门的输入端；
所述第三薄膜晶体管的漏极与所述第四薄膜晶体管漏极连接作为所述第二传输门的输出端；
所述第三薄膜晶体管的栅极作为所述第二传输门的第一控制端；
所述第四薄膜晶体管的栅极作为所述第二传输门的第二控制端；
所述第一薄膜晶体管与第四薄膜晶体管为p沟道薄膜晶体管，所述第二薄膜晶体管与第三薄膜晶体管为n沟道薄膜晶体管。
3.根据权利要求2所述的移位寄存器，其特征在于，还包括：
第五薄膜晶体管，其源极连接低电平端，其栅极连接下一级移位寄存器的输出端，其漏极连接所述第一传输门的输出端；
所述第五薄膜晶体管为n沟道薄膜晶体管；
所述本级移位寄存器的输入端连接上一级移位寄存器的输出端。
4.根据权利要求3所述的移位寄存器，其特征在于，
在所述第二传输门的输出端与本级移位寄存器的输出端之间设置有缓冲级。
5.根据权利要求4所述的移位寄存器，其特征在于，所述缓冲级包括：
第六薄膜晶体管，其源极连接高电平端，其栅极与所述第二传输门的输出端连接；
第七薄膜晶体管，其源极连接低电平端，其栅极与第六薄膜晶体管的栅极连接，其漏极与第六薄膜晶体管的漏极连接；
第八薄膜晶体管，其源极连接高电平端，其栅极与第六薄膜晶体管的漏极连接；
第九薄膜晶体管，其源极连接低电平端，其栅极与第六薄膜晶体管的漏极连接，其漏极与第八薄膜晶体管的漏极连接且连接输出端；
所述第六薄膜晶体管与第八薄膜晶体管为p沟道薄膜晶体管，所述第七薄膜晶体管与第九薄膜晶体管为n沟道薄膜晶体管。
6.一种栅极驱动装置，其特征在于，包含权利要求1至5中任意一项所述的移位寄存器。
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