CN201036009Y - Bch纠错技术中的纠错信息处理装置 - Google Patents
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Abstract
本实用新型涉及一种用数据表示中的冗余码作错误检测或校正的编码装置，特别是一种BCH纠错技术中的纠错信息处理装置，一般用于闪存存储系统。本实用新型的要点在于提供了一种BCH纠错技术中的纠错信息处理装置，使得在往闪存存储系统中读取数据时，可以将纠错信息的处理与信息数据的读取分开来，在完成一页或复数页的信息数据读取后，再通过所得到的纠错信息对所读取的信息数据一次性进行纠错处理，从而实现闪存存储系统对数据读取的连续性，使操作简单化，并提高了闪存存储系统对数据读取的速度。
Description
技术领域
本实用新型涉及一种用数据表示中的冗余码作错误检测或校正的编码装置，特别是一种BCH纠错技术中的纠错信息处理装置，其一般用于闪存存储系统。
背景技术
BCH码是循环码的一个重要子类，它具有纠多个错误的能力，BCH码有严密的代数理论，是目前研究最透彻的一类码。它的生成多项式与最小码距之间有密切的关系，人们可以根据所要求的纠错能力很容易构造出BCH码，它们的译码器也容易实现，是线性分组码中应用最普遍的一类码。
在现有技术中，在数据写入闪存同时进行BCH编码，即在写完信息位后得到一组校验位，从而跟在信息位后形成一个完整的BCH码字，也就是校验码。在读出存储在闪存上的数据时，需要对编码的数据即校验码进行解码，从而得到信息数据相应的纠错信息，当从闪存存储系统中读取数据的时候，该纠错信息可以纠正在纠错能力范围内的错误的数据。
然而，当从闪存存储系统中读取数据时，每读完512字节的信息位，紧接着要变换地址指针读取对应的校验码进行解码，以得到纠错信息，因此在每页数据的读取期间，对闪存存储系统操作的地址指针要变化多次，在信息位和校验位上不断变换；而在进行纠错处理时，也是一边读取数据，一边利用BCH解码器所得到的纠错信息对数据进行纠错处理，操作复杂，数据读写速度慢，特别是在SOC系统中，大多用DMA进行数据的读取，变换闪存的读取目标地址需要从新配制DMA寄存器，更是影响了总线的效率和传输速度。
实用新型构成
本实用新型的目的在于根据现有技术的不足之处而提供一种可以对信息码和纠错信息分别进行一次性操作的，使数据读取速度快的BCH纠错技术中的纠错信息处理装置。
本实用新型是通过以下途径来实现的：
BCH纠错技术中的纠错信息处理装置，包括有闪存接口控制装置和BCH解码器，闪存接口控制装置的一个读取控制端与闪存存储系统连接，另一个驱动控制输出端与BCH解码器传输连接，BCH解码器的输入端与闪存存储系统连接，其结构要点在于，还包括有一纠错信息存储器，其驱动控制端连接闪存接口控制装置，输入端与BCH解码器的输出端连接。
当往闪存存储系统中读取数据时，存储系统将通过闪存接口控制装置触发BCH解码器开始读取信息数据对应的校验码进行解码，并将解码的结果，即纠错信息，保存在纠错信息存储器中，这样对闪存系统数据的读取就可以连续不间断地进行，当读取完一定数量的信息数据后，闪存接口控制装置触发纠错信息存储器，将纠错信息存储器中的纠错信息读取出来，对所对应的信息数据进行纠错处理。这样，在对闪存存储系统进行读取操作时，纠错信息的处理与信息数据的读取可以分开处理，可实现对闪存存储系统读取信息数据的连续性，从而简化了操作，加快了数据的读取速度。
本实用新型所述的纠错信息处理装置可以进一步具体为：
闪存接口控制装置中包括有依序连接的数据处理器、计数装置、比较装置和驱动触发装置以及与比较装置的基准端连接的基准装置，其中数据处理器连接闪存存储系统和BCH解码器，驱动触发装置则连接纠错信息存储器。
闪存接口控制装置的数据处理器在处理所读取的数据同时，将数据信息发送给计数装置，计数装置将对写入的信息位进行计算，而比较装置将计数装置所计数的结果与基准装置中的基准值进行比较，当计数结果达到基准值后，比较装置输出一控制信号给驱动触发装置，由驱动触发装置触发纠错信息存储器，纠错信息存储器将其中的纠错信息传送给数据处理器，对所读取的对应信息数据进行纠错处理。
这样可以根据需要对基准装置的基准值进行设置，从而控制对数据处理的批量大小，如一页数据或者二页数据，甚至更多。也就是说计数装置计数的是数据量的大小，控制每读取一定量的数据后，使用纠错信息对所读取的数据进行纠错处理。
本实用新型还可以进一步具体为：
还包括有一校验码存储器，BCH解码器通过该校验码存储器与闪存存储系统连接。
校验码存储器是用以存储之前往闪存存储系统写入数据时通过BCH编码器编码的结果——校验码，这样BCH解码器就可以直接从校验码存储器中读取对应的校验码进行解码计算，而不用对闪存存储系统进行读取操作，更进一步简化了整个读取操作的步骤，使读取的速度更为快速、简单。
校验码存储器和纠错信息存储器都安装在同一存储器中，该存储器中具有两个存储空间，分别存储校验码和纠错信息。
这样，将两种存储器安装在同一存储器中，可以节省硬件成本和节约硬件空间。
闪存接口控制装置、BCH解码器、纠错信息存储器均包含在一型号为RK435D的芯片中。
闪存接口控制装置、BCH解码器、纠错信息存储器集合在一芯片中，该芯片实现了上述三者的用途。芯片的型号可以有多种，本说明书提供一种作为参考。
综上所述，本实用新型的要点在于提供了一种BCH纠错技术中的纠错信息处理装置，使得在往闪存存储系统中读取数据时，可以将纠错信息的处理与信息数据的读取分开来，在完成一页或复数页的信息数据读取后，再通过所得到的纠错信息对所读取的信息数据一次性进行纠错处理，从而实现闪存存储系统对数据读取的连续性，使操作简单化，并提高了闪存存储系统对数据读取的速度。
附图说明
图1所示为本实用新型所述BCH纠错技术中纠错信息处理装置的结构示意图；
图2所示为本实用新型所述BCH纠错技术中纠错信息处理装置的电路结构图；
下面结合实施例对本实用新型做进一步描述。
具体实施例
最佳实施例：
参照附图1，BCH纠错技术中的纠错信息处理装置，包括闪存接口控制装置、校验码存储器、纠错信息存储器和BCH解码器，闪存接口控制装置的一个读取控制端与一闪存存储系统连接，另一个驱动控制端与BCH解码器传输连接，而纠错信息存储器的输出控制端连接闪存接口控制装置，输入端与BCH解码器的输出端连接，BCH解码器的输入端通过校验码存储器与闪存存储系统连接；闪存接口控制装置中包括有依序连接的数据处理器、计数装置、比较装置和驱动触发装置以及与比较装置的基准端连接的基准装置，其中数据处理器的读取控制端连接闪存存储系统，驱动控制端连接BCH解码器，驱动触发装置则连接纠错信息存储器的驱动触发端。
参照附图2，闪存接口控制装置、BCH编码器以及校验码寄存器均集成在一芯片中，该芯片的型号为RK435D。闪存存储系统则包括有一型号为HY27UF082G2M的存储芯片，其与芯片RK435D的连接如图2所示：RK435D的1、2、3、4、6、11、12、23、24脚分别对应与HY27UF082G2M的7、8、18、19、1、9、10、17、16脚连接，根据两芯片的支脚的名称对应连接，另外RK435D的数据端D0～D7，即36～43脚分别对应与闪存芯片HY27UF082G2M的数据端29～32和41～44脚对应连接。
本实用新型未述部分与现有技术相同。
Claims (5)
1.BCH纠错技术中的纠错信息处理装置，包括有闪存接口控制装置和BCH解码器，闪存接口控制装置的一个读取控制端与闪存存储系统连接，另一个驱动控制输出端与BCH解码器传输连接，BCH解码器的输入端与闪存存储系统连接，其特征在于，还包括有一纠错信息存储器，其驱动控制端连接闪存接口控制装置，输入端与BCH解码器的输出端连接。
2.根据权利要求1所述的BCH纠错技术中的纠错信息处理装置，其特征在于，闪存接口控制装置中包括有依序连接的数据处理器、计数装置、比较装置和驱动触发装置以及与比较装置的基准端连接的基准装置，其中数据处理器连接闪存存储系统和BCH解码器，驱动触发装置则连接纠错信息存储器。
3.根据权利要求1所述的BCH纠错技术中的纠错信息处理装置，其特征在于，还包括有一校验码存储器，BCH解码器通过该校验码存储器与闪存存储系统连接。
4.根据权利要求3所述的BCH纠错技术中的纠错信息处理装置，其特征在于，校验码存储器和纠错信息存储器都安装在同一存储器中，该存储器中具有两个存储空间，分别存储校验码和纠错信息。
5.根据权利要求1所述的BCH纠错技术中的纠错信息处理装置，其特征在于，闪存接口控制装置、BCH解码器、纠错信息存储器均包含在一型号为RK435D的芯片中。
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| CNU200720006889XU CN201036009Y (zh) | 2007-04-24 | 2007-04-24 | Bch纠错技术中的纠错信息处理装置 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114237969A (zh) * | 2021-11-09 | 2022-03-25 | 珠海亿智电子科技有限公司 | 并行bch纠错译码的方法及装置 |
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2007
- 2007-04-24 CN CNU200720006889XU patent/CN201036009Y/zh not_active Expired - Fee Related
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