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CN1976022A - 用于半导体晶片测试的被测装置阵列的布局 - Google Patents

用于半导体晶片测试的被测装置阵列的布局 Download PDF

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CN1976022A
CN1976022A CNA2006101728878A CN200610172887A CN1976022A CN 1976022 A CN1976022 A CN 1976022A CN A2006101728878 A CNA2006101728878 A CN A2006101728878A CN 200610172887 A CN200610172887 A CN 200610172887A CN 1976022 A CN1976022 A CN 1976022A
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CNA2006101728878A
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克里斯托弗·赫斯
安杰洛·罗索尼
斯特凡诺·托奈罗
米切尔·斯奎恰里尼
米切尔·夸兰泰利
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Abstract

用于晶片测试的形成在半导体晶片上的被测装置的布局包括被测装置的第一阵列和形成在第一阵列附近的第一焊盘装置。第一焊盘装置包括栅极驱动焊盘、源极焊盘和漏极焊盘。第一阵列中的每个被测装置连接到第一焊盘装置中的栅极焊盘。第一阵列中的每个被测装置连接到第一焊盘装置中的源极焊盘。第一阵列中的每个被测装置连接到第一焊盘装置中的漏极焊盘。

Description

用于半导体晶片测试的被测装置阵列的布局
技术领域
本申请通常涉及被测装置(DUT)阵列，更具体地，涉及用于半导体晶片检测级的DUT阵列的布局。
背景技术
为协助评估和/或控制半导体器件的制造过程，集成电路装置被制作在晶片上以作为测试装置。这些测试装置被称为被测装置(DUT)。典型地，其上形成有DUT的晶片被置于晶片测试器中。晶片测试器具有探针阵列以使晶片上的DUT通过接触焊盘实现电接触。晶片测试器接下来实现DUT的电测量。
典型地，晶片上的每个DUT有一个或多个指定到其上的接触焊盘。如此，为了测试晶片上所有的DUT，晶片测试器或者具备足够的探针与晶片上的所有DUT的所有接触焊盘接触，或者每次测试数组DUT。因此，晶片上DUT的数目受到利用晶片测试器在合理的时间量内可以测试的DUT的数目的限制。
现今多种DUT阵列被使用。例如，一种用于确定驱动电流变化的CMOS装置阵列已经公开于Ohkawa，S.，Aoki.M.，Masuda，H.的“Analysis andCharacterization of Device Variations in an LSI Chip Using an Integrated DeviceMatrix Array”，微电子测试结构国际会议(International Conference onMicroelectronic Test Structures)(ICMTS)，第70-75页，2003，在此通过引用结合该参考文献。但是，在这个阵列中，DUT依次被测量，这种方法非常缓慢。而且，器件参数例如阈值电压由于大的阵列规模而不能被测量。此外，这种方法不能被用于划线。
各种被测装置中的另一种阵列已公开于Leffers，R.，Jakubiec，A.的“AnIntegrated Test Chip for the Complete Characterization and Monitoring of a0.25um CMOS Technology that fits into five scribe line structrures 150um by5000um”，微电子测试结构国际会议(International Conference onMicroelectronic Test Structures)(ICMTS)，第59-63页，2003，在此通过引用结合该参考文献。但是，这种阵列需要一个具有连接到某些引脚的运算放大器的定制探测卡。此外，所有的测量依次进行且源极和漏极均需要推动力和感应的焊盘。
另一种CMOS器件阵列已公开于Quarantelli，M.，Saxena，S.，Dragone，N.，Babcock，J.A，Hess，C.，Minehane，S.，Winters.S.，Chen，J.，Karbasi，H.，Guardiani，C.的“Characterization and Modeling of MOSFET Mismateh of aDeep Submicron Technology”，微电子测试结构国际会议(InternationalConference on Microelectronic Test Structures)(ICMTS)，Monterey(美国)，2003，在此通过引用结合该参考文献。在这个阵列中，漏极路径上有选择装置，用以大幅增加该布线电阻，如果并行测量多个装置以节省时间则会出现明显的电压跌落。类似的局限存在于以下此种CMOS器件阵列，该CMOS器件阵列公开于Saxena，S.，Minehane，S.，Cheng，J.，Sengupta，M.，Hess，C.，Quarantelli，M.，Kramer，G.M.，Redford，M.的“Test Stuctures and Analysis Techniques forEstimation of the Impact of Layout on MOSFET Performance and Variability”，微电子测试结构国际会议(International Conference on Microelectronic TestStructures)(ICMTS)，Hyogo(日本)，2004，在此通过引用结合该参考文献。此外，这种阵列不能像期望的那样适用于划线。
一种双极性器件阵列公开于Einfeld.J.，Schaper，U.，Kollmer，U.，Nelle，P.，Englisch，J.，Stecher，M.的“A New Test Circuit for the Matching Characterizationof npn Bipolar Transistors”，微电子测试结构国际会议(International Conferenceon Microelectronic Test Structures)(ICMTS)，Hyogo(日本)，2004，在此通过引用结合该参考文酞。在这种阵列中，选定的装置接入所有的DUT的管脚(包括基极、发射极和集电极)，并且测量依次进行，这是缓慢的过程。
另一种用于确定器件参数变化的CMOS阵列已公开于Schaper，U.，Einfeld.J.，Sauerbrey，A.的“Parameter Variaton on Chip Level”，微电子测试结构国际会议(International Conference on Microelectronic Test Structures)(ICMTS)，第155-158页，2005，在此通过引用结合该参考文献。在这种阵列中，每个晶体管由解码器寻址并单独地依次被测量。
此外，还有基于SRAM或者ROM的阵列公开于DeBord，J.R.D.，Grice，T.，Garcia，R.，Yeric，G.，Cohen，E.，Sutandi，A.，Garcia，J.，Green，G.的“Infrastructure for Successful BEOL Characterization and Yield Ramp at the65nm Node and Below”，Proc.IITC 2005，在此通过引用结合该参考文献。但是，这些阵列不能用于得到与类似驱动电流和阈值电压等的器件相关的参数变化。
发明内容
在一个示例性的实施例中，一种用于晶片测试形成在半导体晶片上的被测装置的布局包括被测装置的第一阵列及邻近第一阵列的第一焊盘装置。第一焊盘装置包括一个棚极驱动焊盘(gate force pad)、一个源极焊盘和一个漏极焊盘。第一阵列中的每一个被测装置连接到第一焊盘装置的栅极焊盘上。第一阵列中的每一个被测装置连接到第一焊盘装置的源极焊盘上。第一阵列中的每一个被测装置连接到第一焊盘装置的漏极焊盘上。
附图说明
可以参考结合附图的如下描述更好地理解本申请。在附图中相同的附图标号表示相应的部件：
图1描述了根据一个示例性实施例的被测装置的示例性的布局。
图2-A描述了根据另一个示例性实施例的被测装置的另一个示例性的布局。
图2-B描述了图2-A的横截面视图。
图3描述了被测装置阵列的示例性的寻址和布线方案。
图4描述了被测装置的示例性核心结构。
图5-A和图5-B描述了被测装置的示例性布线连接关系。
图6描述了被测装置的示例性树状布线结构。
图7描述了多排被测装置连接到树状布线结构。
图8描述了根据一个示例性实施例的示例性焊盘框架。
图9描述了图8中描述的焊盘框盘框架的一部分。
图10描述了图9的横截面。
图11描述了一个焊盘框架的示例性焊盘映射关系。
具体实施方式
这里描述的装置和/或结构采用绝对的和/或相对的方向和方位。这样的方向和方位应当理解为仅仅是为了举例和有助于精确描述，但是对装置和/或结构如何布局和形成没有任何限定作用。
参考图1，在一个示例性实施例中，被测装置(DUT)的示例性布局100被制造在半导体晶片的一个区域内。在当前的示例性实施例中，布局100包括一个按多行和多列排列的DUT阵列102。虽然图1中描述了32个DUT呈四行八列排列的情况，应当认识到DUT阵列102可以包括呈任意数目的行和列排列的任意数目的DUT，包括单行或者单列的情况。
布局100还包括形成在DUT阵列102附近的焊盘装置104。特别地，在当前的示例性实施例中，焊盘装置104包括栅极读出焊盘106、棚极驱动焊盘108、源极焊盘110和漏极焊盘112。DUT阵列102中的每个DUT连接到焊盘装置104的棚极读出焊盘106、棚极驱动焊盘108、源极焊盘110和漏极焊盘112。在下面更详细地描述中，布局100可以被制造成没有棚极读出焊盘106。因此，焊盘装置104可以只包括棚极驱动焊盘108、源极焊盘110和漏极焊盘112。
在当前的示例性实施例中，焊盘装置104被制造成侧面与DUT阵列102邻近。布局100可以利用一个两金属层前端线(FEOL)的短流程形成在晶片的一个区域内。但是，应当认识到布局100可以通过各种方法形成。
形成布局100后，对DUT阵列102中的每个DUT利用晶片测试器在晶片上进行电测试。特别地，在当前的示例性实施例中，晶片测试器上的探针与栅极读出焊盘106、棚极驱动焊盘108、源极焊盘110和漏极焊盘112接触，然后依次单独地测试DUT阵列102中的每个DUT。如上所述，布局100可以被制造成没有棚极读出焊盘106，此时，晶片测试器上的探针与棚极驱动焊盘108、源极焊盘110和漏极焊盘112接触，然后依次单独地测试DUT阵列102中的每个DUT。在当前的示例性实施例中，DUT阵列102中的每个DUT被依次测试。但是，应当认识到DUT阵列102中的每个DUT可以按照任何期望的顺序单独地被依次测试。
参考图2-A和图2-B，在另一个示例性实施例中，DUT的一个示例性布局200与邻近DUT阵列102的焊盘装置104一起形成。在当前的示例性实施例中，布局200包括垂直邻近DUT阵列102之上的焊盘阵列104。特别地，如图2-B中的描述，DUT阵列102形成在晶片的一个层上。焊盘阵列104形成在晶片的另一个层上，该层堆叠在其中形成DUT阵列102的层之上。同样如图2-B中的描述，任意数量的金属层202可以用来形成在DUT阵列102和焊盘阵列104所形成的两层之间，以将焊盘DUT阵列102的DUT与焊盘装置104的棚极读出焊盘106、棚极驱动焊盘108、源极焊盘110和焊盘漏极焊盘112相互连接。
同样如图2-B中的描述，在当前的示例性实施例中，棚极读出焊盘106、栅极驱动焊盘108、源极焊盘110和漏极焊盘112包括布置在DUT阵列102的DUT之上的孔204。孔204的尺寸大于DUT阵列102的DUT，以避免DUT阵列102的DUT被随机地遮盖而引起的匹配和测量误差。应当认识到金属层202也可以被布线为避免DUT阵列102的DUT被随机地遮盖。
图3描述了DUT阵列102的示例性寻址和布线方案。在当前的示例性实施例中，DUT阵列102包括从DUT阵列102的左下角到右上角依次地被寻址的32个DUT。但是，应当认识到各种寻址方案均适用。
行解码器302和列解码器304可以被用于单独地对DUT阵列102中的每个DUT寻址。在当前的示例性实施例中，由行解码器302、列解码器304单独地为DUT阵列102中的每个DUT寻址，从而测试DUT阵列102中的每个DUT。例如，行解码器302和列解码器304可以首先用于在DUT阵列102中寻址DUT(0)。焊盘阵列104随后用于测试DUT(0)。行解码器302和列解码器304接下来可以在DUT阵列102中用于寻址DUT(1)。焊盘阵列104随后用于测试DUT(1)。采用此种方式，DUT(2)-(31)可以利用行解码器302和列解码器304单独地被寻址，随后由焊盘阵列104进行测试。虽然这个例子中DUT阵列102中的DUT依次被寻址和测试，可以认识到DUT可以按照任何期望的顺序被寻址和测试。
图4描述了一个连接到源极焊盘110、漏极焊盘112、栅极驱动焊盘108和棚极读出焊盘106的单个DUT402。为了举例，DUT402被描述为一个NMOS晶体管。但是，可以认识到DUT402可以是各种类型的装置。
以下将详细地描述图4中示出的DUT402的源极和漏极通过树状布线结构分别地连接到源极焊盘110和漏极焊盘112的情况。在当前的示例性实施例中，以下将详细地描述在特定DUT阵列中的所有DUT的源极通过一个源极树状布线结构与源极焊盘110并联连接。此外，以下将详细地描述在特定DUT阵列中的所有DUT的漏极通过一个漏极树状布线结构与漏极焊盘112并联连接。因此，在电测试过程中，与源极焊盘110和漏极焊盘112接触的探针可以发送和接收由DUT阵中的所有DUT同时并行发出或接收的信号。
图4中还描述了DUT402的棚极通过选择电路400连接到棚极驱动焊盘108和棚极读出焊盘106的情况。在当前的示例性实施例中，在特定DUT阵列中的所有DUT的棚极通过选择电路400连接到栅极驱动焊盘108和栅极读出焊盘106。因此，在电测试过程中，与棚极驱动焊盘108和栅极读出焊盘106接触的探针通过选择电路400每次连接到一个DUT阵列中的一个DUT。DUT阵列中的每个DUT接下来被选择测试。如上所述，在一些情况下栅极读出焊盘106可以省略，例如棚极漏电流可以忽略的情况。
为测试一个DUT阵列中的每个DUT，选择电路400用来选择由行和列选择信号寻址的每个DUT。如图4所述，选择电路400包括接收行选择信号和列选择信号的选择逻辑电路406。因此，选择电路400将DUT阵列中的特定DUT的栅极与棚极驱动焊盘108和棚极读出焊盘106连接以测试特定的DUT。如图4所述，DUT402的栅极也连接到下拉晶体管404以保持DUT402在未被选中时保持关断。注意，根据DUT402的极性，也可能采用上拉晶体管代替。
在当前的示例性实施例中，选择电路400还包括一种关断DUT阵列中的所有DUT以测试DUT阵列中的DUT关断状态的模式。为启动此种模式，一个总使能信号被连接以控制列解码器304(图3)。例如，当总使能引脚接地时，列解码器304(图3)的输出被强制归零以使所有DUT关断。可以测得DUT阵列中的DUT的关断电流(Ioff)。
图5-A描述了一个示例性的DUT402的连接布线。如图5-A所示，DUT402被置于单元502中。在当前的示例性实施例中，一个第一L状布线结构504被置于单元502的第一转角处。如图5-A所示，第一L状布线结构504连接到DUT402的漏极。一个第二L状布线结构506被置于单元502的第二转角处。如图5-A所示，第二L状布线结构506连接到DUT402的源极。一个第三L状布线结构508被置于单元502的第三转角处。如图5-A所示，第三L状布线结构508连接到DUT402的栅极。一个第四L状布线结构510被置于单元502的第四转角处。如图5所示，第四L状布线结构510连接到DUT402的阱。如图5-B所示，采用相同的布线连接时DUT402可以旋转90°。
图6描述了将DUT阵列中的多个DUT的漏极和源极并联连接到一起的一个示例性树状布线结构。在当前的示例性实施例中，多个DUT的漏极利用漏极树状布线结构602并联连接到一起，多个DUT的源极利用源极树状布线结构604并联连接到一起。
如图6所示，两个相邻DUT的漏极利用漏极树状布线结构602的一个支路并联连接到一起。例如，假设DUT402(0)的漏极连接到置于单元502(0)转角处的L布线结构504(0)，DUT402(1)的漏极连接到置于单元502(1)转角处的L状布线结构504(1)。如图6所示，漏极树状布线结构602第一层中的支路604(0)将DUT402(0)和DUT402(1)的漏极并联连接到一起。特别地，支路604(0)包括连接到L状布线结构504(0)的段606(0)和连接到L状布线结构504(1)的段606(1)。在当前的示例性实施例中，支路604(0)的段606(0)和606(1)电平衡。例如，段606(0)和606(1)的尺寸和电特性可以制成是相同的。采用类似的方式，漏极树状布线结构602第一层中的另一支路604(1)将DUT402(2)和DUT402(3)的漏极并联连接到一起。
如图6所示，漏极树状布线结构602第二层中的支路608(0)将支路604(0)和604(1)并联连接到一起，从而与DUT402(0)、402(1)、402(2)和402(3)的漏极并联连接到一起。特别地，支路608(0)包括连接到支路604(0)的段610(0)和连接到支路604(1)的段610(1)。在当前的示例性实施例中，段610(0)和610(1)电平衡。例如，段610(0)和610(1)的尺寸和电特性可以制成是相同的。照这样，利用合适数量的漏极树状布线结构602的支路和层，任意数量DUT的漏极可以并联连接到一起。
如图6所示，两个相邻DUT的源极利用源极树状布线结构604的一个支路并联连接到一起。例如，假设DUT402(0)的源极连接到置于单元502(0转角处的L状布线结构506(0)，DUT402(1)的源极连接到置于单元502(1)转角处的L状布线结构506(1)。如图6所示，源极树状布线结构604第一层中的支路612(0)将DUT402(0)和DUT402(1)的源极并联连接到一起。特别地，支路612(0)包括连接到L状布线结构506(0)的段614(0)和连接到L状布线结构506(1)的段614(1)。在当前的示例性实施例中，支路612(0)的段614(0)和614(1)电平衡。例如，段614(0)和614(1)的尺寸和电特性可以制成是相同的。采用类似的方式，源极树状布线结构604第一层中的另一支路612(1)将DUT402(2)和DUT402(3)的源极并联连接到一起。
如图6所示，源极树状布线结构604第二层中的支路616(0)与支路612(0)和612(1)并联连接到一起，从而将DUT 402(0)、402(1)、402(2)和402(3)的源极并联连接到一起。特别地，支路616(0)包括连接到支路612(0)的段618(0)和连接到支路612(1)的段618(1)。在当前的示例性实施例中，段618(0)和618(1)电平衡。例如，段618(0)和618(1)的尺寸和电特性可以制成是相同的。照这样，利用合适数量的源极树状布线结构604的支路和层，任意数量DUT的源极可以并联连接到一起。
因此，在当前的示例性实施例中，DUT阵列中一行DUT的每个DUT的漏极与漏极树状布线结构602的第一层并联连接到一起。类似地，DUT阵列中一行DUT的每个DUT的源极与源极树状布线结构604的第一层并联连接到一起。
图7描述了堆叠在DUT阵列中DUT的多行。如图7所示，多行DUT的漏极树状布线结构602与垂直漏极树702在一侧并联连接到一起。多行DUT的源极树状布线结构604与垂直源极树704在另一侧并联连接到一起。图7中，垂直漏极树702置于左侧，而垂直源极树704置于右侧。如上所述，应当认识到这些方位是相对的，垂直漏极树702和垂直源极树704的位置可以互换。
图7中还描述了在DUT阵列的DUT列之间垂直布置的布线706。在当前的实施例中，布线706可以传输电源、栅极驱动、棚极读出和选择信号。
参考图8，在另一个示例性实施例中，制造具有焊盘装置802的用以实现多个DUT阵列之间的控制逻辑的焊盘的一个示例性焊盘框架800。在当前的示例性实施例中，焊盘框架800包括具有用于置于焊盘装置802一侧的五个DUT阵列102的五个焊盘装置104的扩展结构804和具有用于置于焊盘装置802另一侧的五个DUT阵列的五个焊盘装置104的扩展结构806。
在当前的示例性实施例中，与扩展结构804和806相应的DUT阵列中的DUT是代表将要进行两种实验的不同类型的DUT。例如，与扩展结构804相应的DUT阵列中的DUT是NMOS类型的DUT，而与扩展结构806相应的DUT阵列中的DUT是PMOS类型的DUT。应当认识到扩展结构804和806可以对应于具有任何数量的不同类型DUT的任何数量的DUT阵列102。
如图8所示，焊盘装置802、扩展结构804和806可以被线性布置。在当前的示例性实施例中，焊盘框架800的高度808大约为4毫米，宽度810大约为60微米。但是，应当认识到焊盘框架800可以具有多种尺寸。
在当前的示例性实例中，焊盘框架800形成在晶片上的IC小片之间的划线上。焊盘框架800和IC小片通过IC生产线形成在晶片上。在焊盘框架800和IC小片形成在晶片上后，划线内的焊盘框架800的DUT阵列中的DUT被测试。DUT被测试后，IC小片沿着划线被切开形成到IC芯片。IC芯片随后被封装。但是，应当认识到焊盘框架800可以形成在晶片上的任何区域内。
图9更详细地描述了焊盘框架800的一部分。特别地，图9描述了置于一侧的焊盘装置104和另一侧的另一焊盘装置104之间的具有8个焊盘的焊盘装置802。同时图9中描述了焊盘装置104具有4个焊盘，每个焊盘具有置于焊盘下的8个DUT。因此，每个焊盘装置104置于32个DUT之上。
图10描述了焊盘框架800一部分的横截面。如图10所示，焊盘框架800的焊盘1002形成在DUT阵列102和控制逻辑1004之上。特别地，如图10所示，DUT阵列102和控制逻辑1004形成在晶片的一层上。焊盘1002形成在晶片的另一层中，该层在DUT阵列102和控制逻辑1004所形成的层之上。又如图10所示，任意数量的金属层202可以形成在DUT阵列102和控制逻辑1004所形成的层和焊盘1002形成的层之间，以互连接DUT阵列102的DUT、控制逻辑1004和焊盘1002的层之间。
图11描述了一个示例性的焊盘框架800的焊盘映射。在当前的示例性实施例中，焊盘框架800包括50个焊盘。如图11所示，焊盘22至29映射到焊盘框架800中将电源和控制信号提供给DUT阵列。焊盘18至21对应第一DUT阵列的焊盘装置。焊盘14至17对应第二DUT阵列的焊盘装置。焊盘10至13对应第三DUT阵列的焊盘装置。焊盘6至9对应第四DUT阵列的焊盘装置。焊盘2至5对应第五DUT阵列的焊盘装置。焊盘30至33对应第六DUT阵列的焊盘装置。焊盘34至37对应第七DUT阵列的焊盘装置。焊盘38至41对应第八DUT阵列的焊盘装置。焊盘42至45对应第九DUT阵列的焊盘装置。焊盘46至49对应第十DUT阵列。如上所述，在当前的示例性实施例中，第一至第五DUT阵列(焊盘框架800的焊盘2至21)用于NMOS DUT，而第六至第十DUT阵列(焊盘框架800的焊盘30至49)用于PMOS DUT。
参考图10，控制逻辑1004配置为依次单独地测试DUT阵列中的每个DUT。在当前的示例性实施例中，控制逻辑1004配置为并行地测试焊盘框架800的所有DUT阵列102。因此，十个DUT(焊盘框架800的第一到第十DUT阵列中的每个中的一个DUT)同时并行地被测试。此外，在当前的示例性实施例中，焊盘框架800的第一到第十DUT阵列中的每个在同一阵列位置的DUT同时被测试。
例如，假定焊盘框架800的第一到第十DUT阵列每个中的DUT如图3所示的方式配置和寻址。因此，在当前的示例性实施例中，参考图3，焊盘框架800(图10)的第一到第十DUT阵列中每个的DUT(0)同时并行地被测试。在DUT(0)被测试后，焊盘框架800(图10)的第一到第十DUT阵列中每个的DUT(1)随后同时并行地被测试。如上所述，应当认识到焊盘框架800(图10)的DUT阵列中的DUT可以按任何期望的顺序依次单独地被测试。
再次参考图10，在当前的示例性实施例中，焊盘框架800中的焊盘1和焊盘50用来作为源极和漏极电阻测量的校准焊盘。特别地，参考图4，源极电阻可以在测量点408测量，漏极电阻可以在测量点410测量。参考图11，应当认识到焊盘1和焊盘50可以留作无功能的焊盘。
参考图10，在当前的示例性实施例中，控制逻辑1004可以包括选择电路400(图4)的一部分以从DUT阵列102中选择单独的DUT进行测试。特别地，逻辑1004包括选择电路400(图4)的各部分。参考图7，选择电路400(图4)中的本地部分布置在邻近每个DUT的本地逻辑708中。
虽然已经描述示例性实施例，但在不违背本申请的主旨和/或范围的情况下可以进行各种改进。因此，本发明不应当被解释为限定在附图和说明书描述的特定形式内。

Claims (28)

1.用于晶片测试的形成在半导体晶片上的被测装置的布局，布局包括：
被测装置的第一阵列；以及
邻近第一阵列形成的第一焊盘装置，第一焊盘装置包括栅极驱动焊盘、源极焊盘和漏极焊盘，
其中第一阵列的每一个被测装置并联连接到第一焊盘装置的源极焊盘，
其中第一阵列的每一个被测装置并联连接到第一焊盘装置的漏极焊盘，
连接到第一阵列的每一个被测装置和栅极驱动焊盘的选择电路，其中选择电路被配置为选择地将第一阵列的每一个被测装置连接到栅极驱动焊盘。
2.如权利要求1所述的布局，其中第一阵列和第一焊盘装置彼此水平相邻地形成在晶片上。
3.如权利要求1所述的布局，其中第一阵列和第一焊盘装置彼此垂直相邻地形成在晶片上。
4.如权利要求3所述的布局，其中第一阵列形成在晶片的第一层，其中第一焊盘装置形成在第二层中，第二层形成在第一层之上，其中第一焊盘装置形成在第一阵列之上。
5.如权利要求4所述的布局，其中第一焊盘装置的栅极焊盘、源极焊盘和漏极焊盘中的每一个包括多个孔，其中多个孔布置在每个第一阵列的每个被测装置之上，其中孔大于被测装置。
6.如权利要求4所述的布局，进一步包括：
形成在第一和第二层之间的一个或多个金属层，其中所述一个或多个金属层将第一阵列中的装置与第一焊盘装置的栅极驱动焊盘、源极焊盘和漏极焊盘连接。
7.如权利要求1所述的布局，进一步包括：
邻近第一阵列的行配置的行解码器；
邻近第一阵列的列配置的列解码器，其中第一阵列中的单独的被测装置利用行解码器和列解码器独立地寻址。
8.如权利要求1所述的布局，其中第一阵列中的被测装置形成在一个单元内，其中被测装置包括一个漏极、源极、栅极和阱，并进一步包括：
布置在单元的第一转角的第一L状布线结构，其中第一L状布线结构连接到漏极，
布置在单元的第二转角的第二L状布线结构，其中第二L状布线结构连接到源极，
布置在单元的第三转角的第三L状布线结构，其中第三L状布线结构连接到栅极，
布置在单元的第四转角的第四L状布线结构，其中第四L状布线结构连接到阱。
9.如权利要求1所述的布局，其中第一阵列中的每个被测装置包括一个漏极和一个源极，并进一步包括：
连接到第一阵列中的每个被测装置漏极的漏极树状布线结构，其中漏极树状布线结构将第一阵列中的被测装置并联连接到漏极焊盘；
连接到第一阵列中的每个被测装置源极的源极树状布线结构，其中源极树状布线结构将第一阵列中的被测装置并联连接到源极焊盘；
10.如权利要求9所述的布局，其中漏极树状布线结构包括：
漏极树状布线结构第一层的第一支路，其中第一支路包括连接到第一被测装置的漏极的第一段和连接到第二被测装置的漏极的第二段，其中第一被测装置与第二被测装置邻近，第一支路的第一和第二段电平衡。
11.如权利要求10所述的布局，其中漏极树状布线结构包括：
漏极树状布线结构第一层的第二支路，其中第二支路包括连接到第三被测装置的漏极的第一段和连接到第四被测装置的漏极的第二段，其中第三被测装置与第四被测装置邻近，第二支路的第一和第二段电平衡。
12.如权利要求11所述的布局，其中漏极树状布线结构包括：
漏极树状布线结构第二层的第三支路，其中第三支路包括连接到第一支路的第一段和连接到第二支路的第二段，其中第一支路与第二支路邻近，第三支路的第一和第二段电平衡。
13.如权利要求12所述的布局，其中源极树状布线结构包括：
源极树状布线结构第一层的第一支路，其中第一支路包括连接到第一被测装置的源极的第一段和连接到第二被测装置的源极的第二段，其中第一支路的第一和第二段电平衡。
源极树状布线结构第一层的第二支路，其中第二支路包括连接到第三被测装置的源极的第一段和连接到第四被测装置的源极的第二段，其中第二支路的第一和第二段电平衡。
源极树状布线结构第二层的第三支路，其中第三支路包括连接到第一支路的第一段与连接到第二支路的第二段，其中第一支路与第二支路邻近，第三支路的第一和第二段电平衡。
14.如权利要求13所述的布局，其中第一、第二、第三和第四被测装置置于第一阵列的一行内。
15.如权利要求1所述的布局，并进一步包括：
被测装置的第二阵列；
邻近第二阵列形成的第二焊盘装置；
形成在第一和第二阵列之间的第一和第二阵列的控制逻辑装置；
形成在控制逻辑装置之上且在第一、第二焊盘装置之间的第三焊盘装置。
16.如权利要求15所述的布局，其中第一和第二阵列被并行测试。
17.如权利要求15所述的布局，其中第一和第二阵列、第一和第二焊盘接置、控制逻辑装置和第三焊盘装置在晶片上沿划线形成。
18.用于晶片测试的形成在半导体晶片上的被测装置的布局，该布局包括：
被测装置的第一阵列；
邻近第一阵列形成的第一焊盘装置，第一焊盘装置包括栅极驱动焊盘、源极焊盘和漏极焊盘，
其中第一阵列的每一个被测装置并联连接到第一焊盘装置的源极焊盘，
其中第一阵列的每一个被测装置并联连接到第一焊盘装置的漏极焊盘，
被测装置的第二阵列；
邻近第二阵列形成的第二焊盘装置，第二焊盘装置包括栅极驱动焊盘、源极焊盘和漏极焊盘，
其中第二阵列的每一个被测装置并联连接到第二焊盘装置的源极焊盘，
其中第二阵列的每一个被测装置并联连接到第二焊盘装置的漏极焊盘，
连接到第一和第二阵列的控制逻辑装置，其中该控制逻辑装置配置为与第二阵列中的被测装置并行地测试第一阵列中的被测装置，依次单独地测试第一阵列中的所有被测装置，并且依次单独地测试第二阵列中的所有被测装置。
19.如权利要求18所述的布局，其中第一焊盘装置形成在第一阵列垂直上方，并且其中第二焊盘装置形成在第二阵列垂直上方。
20.如权利要求19所述的布局，其中所述控制逻辑装置形成在第一和第二阵列之间，并进一步包括：
第三焊盘装置形成在控制逻辑装置垂直上方且在第一、第二焊盘装置之间。
21.如权利要求20所述的布局，其中第一和第二阵列、第一和第二焊盘装置、控制逻辑装置和第三焊盘装置在晶片上沿划线形成。
22.制造用于晶片测试的形成在半导体晶片上的被测装置布局的方法，该方法包括：
形成被测装置的第一阵列；
邻近第一阵列形成第一焊盘装置，第一焊盘装置包括栅极驱动焊盘、源极焊盘和漏极焊盘，
其中第一阵列的每一个被测装置并联连接到第一焊盘装置的源极焊盘，
其中第一阵列的每一个被测装置并联连接到第一焊盘装置的漏极焊盘，
形成连接到第一阵列的每一个被测装置和栅极驱动焊盘的选择电路，其中该选择电路被配置为选择地将第一阵列的每一个被测装置连接到栅极驱动焊盘。
23.如权利要求22所述的方法，并进一步包括：
形成被测装置的第二阵列；
邻近第二阵列形成第二焊盘装置；
形成控制逻辑装置；
形成在控制逻辑装置之上的第三焊盘装置。
24.如权利要求23所述的方法，其中第一焊盘装置形成在第一阵列垂直上方，第二焊盘装置形成在第二阵列垂直上方，第三焊盘装置形成在控制逻辑装置垂直上方。
25.如权利要求24所述的方法，其中所述控制逻辑装置形成在第一和第二阵列之间，并且其中第三焊盘装置形成在第一和第二焊盘装置之间，其中第一和第二阵列、第一和第二焊盘装置、控制逻辑装置和第三焊盘装置在晶片上沿划线形成。
26.如权利要求23所述的方法，其中所述控制逻辑装置配置为与第二阵列中的被测装置并行地测试第一阵列中的被测装置，并且其中依次单独地测试第一阵列中的所有被测装置，并且依次单独地测试第二阵列中的所有被测装置。
27.制造用于晶片测试的形成在半导体晶片上的被测装置布局的方法，该方法包括：
利用集成电路生产线在晶片上形成集成电路小片；
利用集成电路生产线在晶片上形成划线内的被测装置第一阵列；
利用集成电路生产线在晶片上形成划线内的邻近第一阵列的第一焊盘装置；第一焊盘装置包括栅极驱动焊盘、源极焊盘和漏极焊盘，
其中第一阵列的每一个被测装置并联连接到第一焊盘装置的源极焊盘，
其中第一阵列的每一个被测装置并联连接到第一焊盘装置的漏极焊盘，
利用集成电路生产线在晶片上形成划线内的选择电路，其中选择电路连接到第一阵列的每一个被测装置和栅极驱动焊盘，其中选择电路被配置为选择地将第一阵列的每一个被测装置连接到栅极驱动焊盘；
在形成晶片上的集成电路小片、第一阵列、第一焊盘装置和选择电路后，利用选择电路依次单独地测试第一阵列中的所有被测装置；
测试所有被测装置后，将晶片上的集成电路小片沿划线切割成集成电路芯片；
封装集成电路芯片。
28.如权利要求27所述的方法，并进一步包括：
处理从测试所有被测装置所得的测试数据，其中数据处理包括评估或控制半导体制造过程。
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