[go: up one dir, main page]

CN1906851A - 在集成电路中以不同时钟频率驱动多个外围设备的方法和装置 - Google Patents

在集成电路中以不同时钟频率驱动多个外围设备的方法和装置 Download PDF

Info

Publication number
CN1906851A
CN1906851A CNA2005800017389A CN200580001738A CN1906851A CN 1906851 A CN1906851 A CN 1906851A CN A2005800017389 A CNA2005800017389 A CN A2005800017389A CN 200580001738 A CN200580001738 A CN 200580001738A CN 1906851 A CN1906851 A CN 1906851A
Authority
CN
China
Prior art keywords
ancillary equipment
circuit
counting
signal
clock frequency
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005800017389A
Other languages
English (en)
Other versions
CN100547924C (zh
Inventor
阿兰·韦尔涅
奥利维尔·拉迪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Atmel Corp
Original Assignee
Atmel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Atmel Corp filed Critical Atmel Corp
Publication of CN1906851A publication Critical patent/CN1906851A/zh
Application granted granted Critical
Publication of CN100547924C publication Critical patent/CN100547924C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
    • G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

本发明是一种用于选择一外围设备的系统，所述外围设备接收一第一时钟频率。本发明包含以下内容：一处理电路接收一第二时钟频率，其中所述第一与第二时钟频率不同。所述处理电路经配置以传输一选择信号。一桥接电路耦合到所述处理电路和所述外围设备，且经配置以接收所述选择信号并将一外围设备选择信号传输到所述外围设备。所述桥接电路进一步经配置以接收所述第二时钟频率而非所述第一时钟频率。一计数器耦合到所述桥接电路且经配置以处理一计数，所述计数为一预定数且基于所述第一频率的值。

Description

在集成电路中以不同时钟频率驱动多个外围设备的方法和装置
技术领域
本发明涉及外围设备中的时钟频率，且更确切地说，涉及在不使用时钟再同步的情况下，以与微处理器(主控器)的时钟频率不同的时钟频率来运行外围设备(受控器)。
背景技术
微控制器通常包括：微处理器；存储器；提供通信的外围设备模块，例如通用异步接收器/发送器(UART)、SPI和USB；和中断控制器。外围设备通常经配置以通过内部总线与微处理器交换数据。总线通常传送数据、地址和控制信号。一种操纵多个外围设备的数据总线的方法是通过多路复用信号。
图1是说明现有技术的具有系统总线的简化微控制器的示意图。微控制器100包括耦合到外围设备104和106的微处理器102。为系统总线108中的简单性起见，对地址总线、写入数据总线和读取/写入信号进行组合。系统总线108包括多路复用器110，其在来自外围设备104与106的数据之间进行选择。
图2是说明现有技术的具有个别总线线路的简化微控制器的示意图。微控制器200包括连接到存储器204的微处理器202。地址解码器206为存储器204和外围设备208-1与208-2接收并解码来自微处理器202的地址。外部总线接口209通过系统地址总线210、系统读取/写入212和系统数据总线214连接到微处理器202。外部总线接口209使微控制器200能够连接到外部组件(未图示)。
地址解码器206接收并解码来自系统地址总线210的地址，且将桥接选择线路(bridge select line)215上的选择信号供予桥接电路216，桥接电路216接着在外围设备208-1与208-2之间进行选择。桥接选择逻辑216使来自系统地址总线210、系统读取/写入总线212和系统数据总线214的总线信号与外围设备208协调。桥接电路216还将系统总线的协议译成外围设备总线的协议。桥接电路216通过外围设备总线218-1与外围设备208-1连接，且通过外围设备总线218-2与外围设备208-2连接。通过来自时钟源220的时钟信号(还由存储器204、地址解码器206和外部总线接口209接收)来协调微处理器202、桥接电路216以及外围设备208-1之间的通信。
外围设备208-2接收来自时钟源222的时钟信号，时钟源222与时钟源220不同。桥接电路216接收时钟源222并使微处理器202与外围设备208-2之间的信号再同步，微处理器202以时钟源202的时序运行。为了再同步，微控制器200对总线(尤其是地址总线)的某些部分进行复制，这又要求更多功率。
需要使用更少组件并降低功率消耗的方法和系统，用于使以不同时钟频率运行的外围设备之间的信号再同步。
发明内容
本发明包括判定电路的计数值，其中计数(3、4、5等等)表示系统时钟频率与外围设备时钟频率的比率(2-1、3-1、4-1等等)。计数允许系统以不同于系统时钟频率的时钟频率来运行外围设备，而无需使外围设备时钟频率再同步。
本发明是用于选择外围设备的系统，所述外围设备接收第一时钟频率。本发明包含以下内容。处理电路接收第二时钟频率，其中第一与第二时钟频率不同。处理电路经配置以传输选择信号。桥接电路耦合到处理电路和外围设备，且经配置以接收选择信号并向外围设备传输外围设备选择信号。桥接电路进一步经配置以接收第二时钟频率而非第一时钟频率。计数器耦合到桥接电路且经配置以处理计数，所述计数为预定数且基于第一频率的值。
附图说明
图1是说明现有技术的具有系统总线的简化微控制器的示意图。
图2是说明现有技术的具有个别总线线路的简化微控制器的示意图。
图3是以一微控制器说明本发明的一个实施例的示意图。
图4是说明本发明以两个不同时钟频率运行的时序图。
图5是说明图3的桥接电路的一个实施例的示意图。
图6是说明图3的桥接电路的一个实施例的示意图。
图7是说明以不同时钟频率驱动多个外围设备的方法的流程图。
具体实施方式
图3是以微控制器说明本发明的一个实施例的示意图。微控制器300包括连接到存储器304的处理电路或微处理器302。地址解码器306接收并解码来自存储器304和外围设备308-1和308-2的微处理器302的地址。外部总线接口309通过系统地址总线310、系统读取/写入312和系统数据总线314来连接到微处理器302。外部总线接口309使微处理器300能够连接到外部组件(未图示)。
地址解码器306接收并解码来自系统地址总线310的地址，且将桥接选择线路315上的选择信号供予桥接电路316，桥接电路316接着在外围设备308-1与308-2之间进行选择。桥接电路316通过外围设备读取/写入总线318、外围设备地址总线320和外围设备数据总线322与外围设备308连接。桥接电路316、微处理器302和外围设备308-1接收来自时钟源324的时钟信号。为简单起见，不对到存储器304、地址解码器306和外部总线309的时钟信号进行说明。
外围设备308-2接收来自时钟源326的时钟信号，时钟源326与时钟源324不同。桥接电路316无需为了使微处理器302与外围设备308-2之间的信号再同步而接收时钟源326，所述微处理器302以时钟源324的时序运行。在一个实施例中，已知来自时钟源324的时钟频率与来自时钟源326的时钟频率的比率，且将其存储在桥接电路316中或桥接电路316可以得到所述比率。
图4是说明本发明以两个不同时钟频率运行的时序图。来自(例如)图3的时钟324的时钟400的速率是来自(例如)图3中的时钟326的时钟405的速率的两倍。尽管在此实例中使用2-1的比率，但比率仅取决于系统和外围设备运行的时钟速度。
来自图3的微处理器302沿系统地址总线310发送对应于外围设备308-1的地址。桥接电路316一接收到一地址(例如，地址410(对应于外围设备308-1))，桥接电路316就将外围设备选择信号415传输到外围设备308-1。举例来说，在ARM提出的先进的微控制器总线结构(Advanced Microcontroller Bus Architecture，AMBA)中，选择信号被确立(assert)持续两个时钟周期，而外围设备的设立时间为一个时钟周期。AMBA仅用作一实例来说明本发明的运行，而不是作为一限制特征。因为外围设备308-1与微处理器302共享来自时钟源324的相同时钟频率，所以在从外围设备308-1获得读取数据420之前通过了时钟400的一个时钟周期。
接下来，微处理器302沿系统地址总线310发送一对应于外围设备308-2的地址。桥接电路316一接收到一地址(例如，地址425(对应于外围设备308-2))，桥接电路316就将外围设备选择信号430传输到外围设备308-2。因为时钟400与时钟405的比率为2-1，所以外围设备选择信号430持续时钟400的四个周期和时钟405的两个周期。
何时可从外围设备308-2获得读取数据435取决于时钟405的上升和下降缘如何与时钟400的上升和下降缘比较。举例来说，就时钟405-1而言，在确立外围设备选择信号430后的一个半时钟周期即可获得读取数据435-1。或者，可在确立外围设备选择信号430后的半个时钟周期获得读取数据。
相对于时钟405-2而言，在时钟405-2的上升缘上，可在确立外围设备选择信号430后的一个时钟周期获得读取数据435-2。
外围设备选择的持续时间取决于所选择的外围设备。桥接电路基于已知比率来判定时钟周期的数目，且基于其输入时钟来计数。比率或需要经过的时钟周期的数目可硬接线到桥接电路中或通过外部源来提供。
图5是说明图3的桥接电路316的一个实施例的示意图。图5通过仅说明与本发明有关的组件来简化桥接电路的电路图。桥接电路500包括地址解码器510，其接收来自系统地址总线310的地址和来自桥接选择线路315的桥接选择信号。地址解码器510对地址和桥接选择进行解码，并向状态机520发送选择信号。状态机520接收(例如)指示应确立外围设备308-1的信号。状态机520在D触发器(DFF)530上确立设定信号，所述D触发器确立外围设备308-1的外围设备选择信号。状态机520还将启用信号发送到计数器540。尽管可以其它适当改变来代替递减计数器，但在此实例中，计数器540为递增计数器。启用计数器后的第一时钟周期，计时器读取零。在此点处，外围设备308-1可获得读取数据420(见图4)。比较器550将来自计数器540的值(此时为零)与来自多路复用器560的计数相比较，多路复用器560提供缺省值1。由于所述数字不同，所以比较器550不采取行动。在下一时钟周期后，读取数据420已处于可获得状态一个时钟周期且计数器将其值递增到1。比较器550识别出来自计数器540的值(1)等于来自多路复用器560的计数(1)，因此比较器550将重设信号发送到计数器540并通知状态机520。发送到计数器540的重设信号使计数停止并将值重设到零。状态机520重设DFF530，其取消确立外围设备308-1，并将就绪信号发送到微处理器302，指示桥接电路500已经准备好继续进行。
在下一实例中，状态机520接收指示应确立外围设备308-2的信号。状态机520在D触发器(DFF)570上确立设定信号，D触发器570确立外围设备308-2的外围设备选择信号。状态机520还将启用信号发送到计数器540。DFF 570还在多路复用器560处确立选择信号。多路复用器560将值3传输到比较器550。所属领域的一般技术人员认识到，多路复用器560所传输的计数取决于所使用的结构和时钟频率之间的比率。在此实例中，多路复用器560提供计数1和3，与AMBA结构和2-1比率一致。计数将根据不同比率和不同结构而变化。在此实例中，只要确立DFF 570，多路复用器560就将提供计数3。
状态机520设定DFF 570后的四个时钟周期，计数器540递增到值3且比较器550重设计数器540并通知状态机520完成。接着，状态机520重设，DFF 570又取消确立多路复用器560。状态机520还将就绪信号传输到微处理器302。基于时钟400而确立外围设备选择430持续四个时钟周期，或基于时钟405而确立外围设备选择430持续两个时钟周期。
图6是说明图3的桥接电路316的一个实施例的示意图。桥接电路600包括桥接电路500的组件且所述组件以相同方式运行。另外，地址解码器510接收系统总线读取/写入信号并将选择信号传输到配置寄存器610。与DFF 570确立时多路复用器560接收一固定计数不同，多路复用器560接收一来自配置电路610的计数。
地址解码器510将选择信号发送到多路复用器620，多路复用器620接着从系统数据总线630选择用于计数的比率。多路复用器620将所述比率传输到DFF，DFF又将所述比率传输到多路复用器560和620。一旦地址解码器510解除对多路复用器620的选定，多路复用器620就选择来自DFF 640的计数，且所述计数在多路复用器620与DFF640之间再循环。配置寄存器610为具有不同或变化的时钟频率的外围设备提供可配置计数。
图7是说明一用于以不同时钟频率驱动多个外围设备的方法的流程图。在区块700中，在处理电路中接收第一时钟周期。在区块705中，传输来自处理电路的选择信号。在区块708中，传输来自处理电路的地址信号。在区块710中，在桥接电路处接收所述选择信号和地址信号，所述桥接电路耦合到处理电路、第一外围设备和第二外围设备。在区块715中，判定地址信号是否与第一或第二外围设备相关联。在区块720中，将第一外围设备选择信号传输到第一外围设备。在区块725中，处理计数器中的第一计数，所述计数器耦合到所述桥接电路，所述第一计数与第一外围设备相关联。在区块730中，基于第一时钟频率来跟踪时钟周期的通过。在区块735中，基于第一时钟频率将第一计数与时钟周期的通过相比较。在区块740中，基于第一计数和第一时钟频率确立第一外围设备持续一段时间。在区块745中，将第二外围设备选择信号传输到第二外围设备。在区块750中，处理计数器中的第二计数，所述第二计数与第二外围设备相关联，其中第二计数与第一计数不同且为预定的。在区块755中，基于第一时钟频率将第二计数与时钟周期的通过相比较。在区块760中，基于第二计数和第一时钟频率确立第二外围设备持续一段时间，其中确立第一外围设备的时间段与确立第二外围设备的时间段的比率等于第一时钟频率与第二时钟频率的比率。
本发明的优势包括：通过允许外围设备之间或外围设备与系统之间的频率差异而无需再同步来减少电路且因此降低功率要求。
所属领域的一般技术人员将认识到，可在不偏离本发明情况下，使用多个主控器。如所属领域的任何技术人员将从前文的描述和附图以及权利要求书中认识到，可在不脱离所附权利要求书中所界定的本发明的范畴的情况下，对本发明作出修改和改变。

Claims (17)

1.一种用于在一集成电路中选择一第一外围设备和一第二外围设备的系统，所述集成电路包括一经配置以接收一第一时钟频率、传输一选择信号和一地址信号的处理电路，所述第一外围设备接收一第一时钟频率且所述第二外围设备接收一第二时钟频率，所述第一和第二时钟频率不同，所述系统包含：
一桥接电路，其耦合到所述处理电路、所述第一外围设备和所述第二外围设备，且经配置以接收所述选择信号和所述地址信号并将一第一外围设备选择信号传输到所述第一外围设备且将一第二外围设备选择信号传输到所述第二外围设备；和
一计数器，其耦合到所述桥接电路且经配置以处理一计数，所述计数为一预定数且基于所述地址信号是否指示一第一地址且所述选择信号是否指示需要存取与所述第一外围设备相关联的所述第一地址或需要存取与所述第二外围设备相关联的一第二地址，其中所述计数对于所述第一和第二地址来说是不同的，其中所述桥接电路基于所述计数的值确立所述第一外围设备和所述第二外围设备持续一时间段。
2.根据权利要求1所述的系统，所述桥接电路进一步包含：
一地址解码器，其经配置以接收所述选择信号和所述地址信号，并判定所述地址信号是否与所述第一或第二外围设备相关联。
3.根据权利要求2所述的系统，所述桥接电路进一步包含：
一外围设备选择电路，其耦合到所述地址解码器且经配置以基于所述第一或第二地址信号产生所述第一外围设备选择信号和所述第二外围设备选择信号，其中如果所述地址信号指示所述第一地址，那么所述外围设备选择电路确立所述第一外围设备持续一第一时钟周期数目，且如果所述地址信号指示所述第二地址，那么所述外围设备选择电路确立所述第二外围设备持续一第二时钟周期数目。
4.根据权利要求3所述的电路，其中确立所述第一外围设备持续的时间段与确立所述第二外围设备持续的时间段的一比率等于所述第一时钟频率与所述第二时钟频率的一比率。
5.根据权利要求4所述的电路，其中所述第一时钟周期数目等于所述第二时钟周期数目。
6.根据权利要求3所述的电路，其中所述计数等于所述外围设备选择电路确立所述第一和第二外围设备的所述时钟周期数目。
7.根据权利要求6所述的电路，其中用于确立所述第一外围设备的所述计数与用于确立所述第二外围设备的所述计数的一比率等于所述第一时钟频率与所述第二时钟频率的一比率。
8.根据权利要求3所述的电路，所述计数器进一步包含：
一选择电路，其经配置以接收一来自所述外围设备选择电路的确立信号，所述确立信号指示所述第一外围设备或所述第二外围设备是否被确立，所述选择电路进一步经配置以基于所述确立信号来选择所述计数；
一计数器，其耦合到所述选择电路，且经配置以基于所述第一时钟频率来追踪一时钟周期数目的通过；和
一比较电路，其耦合到所述计数器，且经配置以接收所述计数并重设所述计数器，其中所述计数器经配置以保持启用，直到所述计数器已追踪由所述计数指示的一时钟周期数目的通过为止，在这点处，所述比较电路经配置以传输一导致所述外围设备选择电路取消确立所述第一或第二外围设备的取消确立信号。
9.根据权利要求8所述的电路，其中由用于确立所述第一外围设备的所述计数指示的时钟周期数目与由用于确立所述第二外围设备的所述计数指示的时钟周期数目的一比率等于所述第一时钟频率与所述第二时钟频率的一比率。
10.根据权利要求8所述的电路，其进一步包含：
一配置寄存器，其耦合到所述计数器，且经配置以接收所述第二地址的所述计数，其中所述第一地址的所述计数基于所述第一时钟频率下所述时钟周期数目，以传输所述第一外围设备选择信号。
11.根据权利要求10所述的电路，其中所述配置寄存器进一步经配置以使得所述第二地址的所述计数基于所述第一时钟频率下所述时钟周期数目，以传输所述第二外围设备选择信号。
12.根据权利要求8所述的电路，所述配置寄存器进一步包含：
一多路复用器，其经配置以接收所述计数和所述第二地址；和
一触发器，其耦合到所述多路复用器，且经配置以保持所述计数，其中如果所述选择信号匹配一除所述第一地址之外的地址，那么所述配置寄存器经配置以接收并传输所述计数。
13.一种在一集成电路中选择一接收一第一时钟周期的第一外围设备和一接收一第二时钟周期的第二外围设备的方法，所述方法包含：
在一处理电路中接收所述第一时钟周期；
传输一来自所述处理电路的选择信号；
传输一来自所述处理电路的地址信号；
在一桥接电路处接收所述选择信号和地址信号，所述桥接电路耦合到所述处理电路、所述第一外围设备和所述第二外围设备；
判定所述地址信号是否与所述第一或第二外围设备相关联；
将一第一外围设备选择信号传输到所述第一外围设备；
处理一计数器中的一第一计数，所述计数器耦合到所述桥接电路，所述第一计数与所述第一外围设备相关联；
将一第二外围设备选择信号传输到所述第二外围设备；和
处理所述计数器中的一第二计数，所述第二计数与所述第二外围设备相关联，其中所述第二计数与所述第一计数不同且为预定的。
14.根据权利要求13所述的方法，其进一步包含：
基于所述第一时钟频率追踪时钟周期的通过；
基于所述第一计数和所述第一时钟频率确立所述第一外围设备持续一段时间；和
基于所述第二计数和所述第一时钟频率确立所述第二外围设备持续一段时间。
15.根据权利要求14所述的方法，其中确立所述第一外围设备持续的所述时间段与确立所述第二外围设备持续的所述时间段的一比率等于所述第一时钟频率与所述第二时钟频率的一比率。
16.根据权利要求14所述的方法，其进一步包含：
基于所述第一时钟频率将所述第一计数与时钟周期的所述通过相比较；和
基于所述第一时钟频率将所述第二计数与时钟周期的所述通过相比较。
17.一种用于在一集成电路中选择一外围设备的系统，所述外围设备接收一第一时钟频率，所述系统包括：
一处理电路，其经配置以接收一第二时钟频率并传输一选择信号和一地址信号，所述第一与第二时钟频率不同；
一桥接电路，其耦合到所述处理电路和所述外围设备，且经配置以接收所述选择信号和地址信号，并将一外围设备选择信号传输到所述外围设备，所述桥接电路进一步经配置以接收所述第二时钟频率而非所述第一时钟频率；和
一计数器，其耦合到所述桥接电路，且经配置以处理一计数，所述计数为一预定数且基于所述第一频率的值。
CNB2005800017389A 2004-01-27 2005-01-20 在集成电路中以不同时钟频率驱动多个外围设备的方法和装置 Expired - Fee Related CN100547924C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR0400740A FR2870368B1 (fr) 2004-01-27 2004-01-27 Procede et dispositif pour piloter de multiples peripheriques avec des frequences d'horloge differentes dans un circuit integre
FR0400740 2004-01-27
US11/036,471 2005-01-13

Publications (2)

Publication Number Publication Date
CN1906851A true CN1906851A (zh) 2007-01-31
CN100547924C CN100547924C (zh) 2009-10-07

Family

ID=34778519

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005800017389A Expired - Fee Related CN100547924C (zh) 2004-01-27 2005-01-20 在集成电路中以不同时钟频率驱动多个外围设备的方法和装置

Country Status (4)

Country Link
US (1) US7162003B2 (zh)
CN (1) CN100547924C (zh)
FR (1) FR2870368B1 (zh)
TW (1) TW200604823A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109901664A (zh) * 2019-02-27 2019-06-18 苏州浪潮智能科技有限公司 提供时钟信号的方法、装置、系统、设备及可读存储介质
CN114499508A (zh) * 2020-11-13 2022-05-13 瑞昱半导体股份有限公司 操作时钟产生装置与参考时钟栅控电路

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7100061B2 (en) 2000-01-18 2006-08-29 Transmeta Corporation Adaptive power control
US7539078B2 (en) * 2006-08-22 2009-05-26 Atmel Corporation Circuits to delay a signal from a memory device
US7433262B2 (en) * 2006-08-22 2008-10-07 Atmel Corporation Circuits to delay a signal from DDR-SDRAM memory device including an automatic phase error correction
US9397668B2 (en) * 2014-12-18 2016-07-19 Linear Technology Corporation System and method for providing programmable synchronous output delay in a clock generation or distribution device
US10503686B2 (en) * 2015-12-09 2019-12-10 Microchip Technology Incorporated SPI interface with automatic slave select generation
CN112447218B (zh) * 2019-08-29 2025-05-06 台湾积体电路制造股份有限公司 存储器电路和方法
DE102019128331B4 (de) 2019-08-29 2024-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Gemeinsam genutzter decodiererschaltkreis und verfahren

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4030451A1 (de) * 1990-09-26 1992-04-09 Siemens Ag Verfahren und vorrichtung zur direkten erzeugung von wartezyklen fuer elektronische einrichtungen, insbesondere fuer mikroprozessoren
DE4030541C2 (de) 1990-09-27 1997-10-02 Dilthey Ulrich Prof Dr Ing Brenner zur Beschichtung von Grundwerkstoffen mit pulverförmigen Zusatzwerkstoffen
GB2252432B (en) * 1991-02-01 1994-09-28 Intel Corp Method and apparatus for operating a computer bus using selectable clock frequencies
US5678065A (en) * 1994-09-19 1997-10-14 Advanced Micro Devices, Inc. Computer system employing an enable line for selectively adjusting a peripheral bus clock frequency
ATE205616T1 (de) * 1994-10-19 2001-09-15 Advanced Micro Devices Inc Integrierte prozessorsysteme für tragbare informationsgeräte
US5586308A (en) * 1994-10-19 1996-12-17 Advanced Micro Devices, Inc. Clock control unit responsive to a power management state for clocking multiple clocked circuits connected thereto
DE69529999D1 (de) * 1994-12-08 2003-04-24 Intel Corp Verfahren und gerät, das einen prozessor befähigt, auf eine externe komponente durch einen privaten bus oder einen verteilten bus zuzugreifen
US5838995A (en) * 1995-12-18 1998-11-17 International Business Machines Corporation System and method for high frequency operation of I/O bus
DE69737179T2 (de) * 1996-10-29 2007-04-19 Matsushita Electric Industrial Co., Ltd., Kadoma Datenprozessorsynchronisation mit externem Bus
JPH10334037A (ja) * 1997-05-30 1998-12-18 Sanyo Electric Co Ltd 通信ｄｍａ装置
JPH11184554A (ja) * 1997-12-24 1999-07-09 Mitsubishi Electric Corp クロック制御タイプ情報処理装置
FR2773625B1 (fr) * 1998-01-13 2003-01-03 Sgs Thomson Microelectronics Microcontroleur a vitesse de fonctionnement amelioree
US6735679B1 (en) * 1998-07-08 2004-05-11 Broadcom Corporation Apparatus and method for optimizing access to memory
US6564329B1 (en) * 1999-03-16 2003-05-13 Linkup Systems Corporation System and method for dynamic clock generation
US6457137B1 (en) * 1999-05-28 2002-09-24 3Com Corporation Method for configuring clock ratios in a microprocessor
US6345328B1 (en) * 1999-06-09 2002-02-05 Advanced Micro Devices, Inc. Gear box for multiple clock domains
US6510473B1 (en) * 1999-08-19 2003-01-21 Micron Technology, Inc. Apparatus and method for automatically selecting an appropriate signal from a plurality of signals, based on the configuration of a peripheral installed within a computing device
US6393502B1 (en) * 1999-08-31 2002-05-21 Advanced Micro Devices, Inc. System and method for initiating a serial data transfer between two clock domains
US6643787B1 (en) * 1999-10-19 2003-11-04 Rambus Inc. Bus system optimization
US6513126B1 (en) * 2000-01-06 2003-01-28 Lsi Logic Corporation System for modeling a processor-encoder interface by counting number of fast clock cycles occuring in one slower clock cycle and triggering a domain module if fast clock reaches the corresponding number of cycles
US6633994B1 (en) * 2000-02-22 2003-10-14 International Business Machines Corporation Method and system for optimizing data transfers between devices interconnected by buses operating at different clocking speeds
US6747997B1 (en) * 2000-06-13 2004-06-08 Intel Corporation Network channel receiver architecture
JP2002041452A (ja) * 2000-07-27 2002-02-08 Hitachi Ltd マイクロプロセッサ、半導体モジュール及びデータ処理システム
US6802015B2 (en) * 2000-12-29 2004-10-05 Hewlett-Packard Development Company, L.P. Method for accelerating the speed of a CPU using a system command having an operation not associated with changing the speed of the CPU
US6789153B1 (en) * 2001-02-20 2004-09-07 Lsi Logic Corporation Bridge for coupling digital signal processor to on-chip bus as slave
US7089441B2 (en) * 2001-02-27 2006-08-08 Intel Corporation Clock multiplier selection for a microprocessor with multiple system bus clocking frequencies
JP3510618B2 (ja) * 2002-02-05 2004-03-29 沖電気工業株式会社 バスブリッジ回路及びそのアクセス制御方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109901664A (zh) * 2019-02-27 2019-06-18 苏州浪潮智能科技有限公司 提供时钟信号的方法、装置、系统、设备及可读存储介质
CN109901664B (zh) * 2019-02-27 2020-03-27 苏州浪潮智能科技有限公司 提供时钟信号的方法、装置、系统、设备及可读存储介质
CN114499508A (zh) * 2020-11-13 2022-05-13 瑞昱半导体股份有限公司 操作时钟产生装置与参考时钟栅控电路
CN114499508B (zh) * 2020-11-13 2025-07-08 瑞昱半导体股份有限公司 操作时钟产生装置与参考时钟栅控电路

Also Published As

Publication number Publication date
US7162003B2 (en) 2007-01-09
TW200604823A (en) 2006-02-01
US20050165996A1 (en) 2005-07-28
FR2870368B1 (fr) 2006-12-15
CN100547924C (zh) 2009-10-07
FR2870368A1 (fr) 2005-11-18

Similar Documents

Publication Publication Date Title
KR20160107247A (ko) 대역-내 인터럽트를 이용한 카메라 제어 인터페이스 확장
EP3254203B1 (en) Receive clock calibration for a serial bus
US8103896B2 (en) Method and system for I2C clock generation
US6356963B1 (en) Long latency interrupt handling and input/output write posting
JPH0450623B2 (zh)
CN1906851A (zh) 在集成电路中以不同时钟频率驱动多个外围设备的方法和装置
CA2759946A1 (en) Single wire bus system
JPS616752A (ja) スレーブ型インターフエース回路
TW202326457A (zh) 菊鏈spi積體電路及其操作方法
WO2019139684A1 (en) Priority scheme for fast arbitration procedures
JPH02168320A (ja) マイクロプロセッサ
US9880895B2 (en) Serial interface with bit-level acknowledgement and error correction
WO2012176150A2 (en) Latency probe
CN108227940B (zh) 一种超低辐射键盘
CN104850417B (zh) 一种信息处理的方法及电子设备
TW201128399A (en) Methods and apparatus for resource sharing in a programmable interrupt controller
WO2008102284A1 (en) Integrated circuit and electronic device
EP2597540B1 (en) Input circuit in high speed counter module in PLC
JPH03122742A (ja) 割込み通知方式
US6219744B1 (en) Interrupt masker for an interrupt handler with double-edge interrupt request signals detection
EP3475836A1 (en) Accelerated i3c master stop
US10146367B2 (en) Synchronization method and touch signal processing system using the same
CN101052938A (zh) 低等待时间的数据分组的接收和处理
CN102253908A (zh) 用于安全中断处理的系统和方法
CN101199384A (zh) 一种具有定时提醒功能的数码相框及控制芯片

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20091007

Termination date: 20140120