CN1905358A - 运算放大器及采用该放大器的恒流发生电路 - Google Patents

Abstract

本发明在恒流发生电路设置的运算放大器，具备偏置电路(10)、差动级(20)及放大级(30)。在输入启动信号EN的控制端子(3c)和结点NGATE之间设置电容(37)，从而恒流发生电路启动时，差动级(20)的输出侧结点NGATE由于耦合效应，在启动信号EN的切换定时仅以特定的电压上升，从而可更快地从VSS上升到规定的电压电平。从而，恒流发生电路中，通过将运算放大器(3)的差动级(20)的增益设定得小，具有可缩短启动后到获得恒流的时间的效果。

Description

运算放大器及采用该放大器的恒流发生电路

技术领域

本发明涉及半导体装置等中，有必要使启动时间高速化的运算放大器和采用该放大器的恒流发生电路。

背景技术

以前，作为采用运算放大器的恒流发生电路，例如有如下文献所述的电路。

[专利文献1]特开平5-313765号公报

该专利文献1的图3所示的恒流发生电路中，具备：构成负反馈偏置电路的运算放大器；栅极连接到该运算放大器的输出端子的电流源用的P沟道型MOS晶体管(以下称为「PMOS」)；在该PMOS的源极和电源电位(以下称为「VDD」)结点之间连接的基准电阻；在上述PMOS的漏极和接地电位(以下称为「VSS」)结点之间连接的负载电阻，上述PMOS的源极与上述运算放大器的反相输入端子反馈连接，上述运算放大器的非反相输入端子被输入基准电压。

该恒流发生电路中，运算放大器的非反相输入端子被施加基准电压，将该运算放大器的输出端子输出的偏置电压供给PMOS的栅极，输出电流流向负载电阻。该输出电流的值通过基准电阻的电压降而检出，负反馈输入到运算放大器的反相输入端子。因而，运算放大器为了使基准电压和基准电阻的电压降相等，动作成生成PMOS的偏置电压，输出电流与负载电阻的电阻值无关地成为一定。

为了使PMOS的输出电流成为截止状态，必须改变供给运算放大器的非反相输入端子的基准电压以便与VDD相等，从而，使输出电流导通/截止需要时间。因而，专利文献1的图1中，运算放大器的输出端子和PMOS的栅极之间设置第1开关，使从运算放大器的输出端子供给PMOS的栅极的偏置电压导通/截止，该第1开关成为截止状态时，设置将PMOS成为截止状态的电压供给该PMOS的栅极的第2开关，使该PMOS的导通/截止动作高速化。

传统的恒流发生电路中采用的运算放大器，一般地说，具有差动放大2输入的差动级和放大该输出并输出偏置电压的放大级，通过设定小的差动级的增益(＝输出电压/输入电压)和大的放大级的增益，确保相位补偿的余裕。

但是，恒流发生电路启动时，运算放大器的差动级中，由于2输入的电压电平差，该差动级的输出电压变动到规定的电压电平，但是由于差动级的增益设定得小，因此该输出电压达到规定的电压电平花费长时间。结果，恒流发生电路的输出端子中，有从启动后到获得低电流花费长时间的问题。

本发明针对传统问题的解决，目的是提供可使启动时间高速化的运算放大器和采用它的恒流发生电路。

发明内容

本发明的运算放大器，具备：输入第1输入信号的第1输入端子、输入第2输入信号的第2输入端子、输入在第1逻辑电平和第2逻辑电平之间迁移的启动信号的控制端子以及输出端子；复位部件；差动级；放大级；电容。

上述复位部件，在上述控制端子输入的上述启动信号是上述第1逻辑电平时，将第1结点复位到第2电位，第2结点复位到不同于上述第2电位的第1电位，上述输出端子复位到上述第2电位，当上述启动信号成为上述第2逻辑电平时，将上述第1结点从上述第2电位断开，上述第2结点从上述第1电位断开，上述输出端子从上述第2电位断开。

上述差动级在上述启动信号成为上述第2逻辑电平，上述第1结点的电位迁移到规定电平时成为激活状态，将上述第1输入端子输入的上述第1输入信号和上述第2输入端子输入的上述第2输入信号的差分放大并向上述第2结点输出。上述放大级在上述第1结点的电位迁移到上述规定电平时成为激活状态，放大上述第2结点的电位并向上述输出端子输出。上述电容在上述控制端子和上述第2结点之间连接。

本发明的其他运算放大器，具备：输入第1输入信号的第1输入端子、输入第2输入信号的第2输入端子、输入在第1逻辑电平和第2逻辑电平之间迁移的启动信号的控制端子以及输出端子；复位部件；差动级；放大级；第1、第2开关部件。

上述复位部件在上述控制端子输入的上述启动信号是上述第1逻辑电平时，将第1结点复位到第2电位，第2结点复位到不同于上述第2电位的第1电位，上述输出端子复位到上述第2电位，当上述启动信号成为上述第2逻辑电平时，将上述第1结点从上述第2电位断开，上述第2结点从上述第1电位断开，上述输出端子从上述第2电位断开。

上述差动级，在上述启动信号成为上述第2逻辑电平，上述第1结点的电位迁移到规定电平时成为激活状态，将上述第1输入端子输入的上述第1输入信号和上述第2输入端子输入的上述第2输入信号的差分放大并从输出结点向上述第2结点输出。上述放大级，在上述第1结点的电位迁移到上述规定电平时成为激活状态，放大上述第2结点的电位并向上述输出端子输出。

上述第1开关部件，在上述启动信号为上述第1逻辑电平时，将上述输出结点保持为上述第2电位，上述启动信号成为上述第2逻辑电平时，将上述输出结点从上述第2电位断开，使上述差动级成为激活状态。上述第2开关部件，在上述启动信号为上述第1逻辑电平时，切断上述输出结点和上述第2结点，上述启动信号成为上述第2逻辑电平时，连接上述输出结点和上述第2结点。

本发明的恒流发生电路，具备本发明的运算放大器和根据上述运算放大器中的上述输出端子输出的信号而输出恒流的晶体管，上述运算放大器中的上述第1输入端子被输入基准电压，上述运算放大器中的上述第2的输入端子被反馈输入由上述晶体管的输出电流产生的电压。

根据本发明的运算放大器及采用它的恒流发生电路，由于在输入启动信号的控制端子和第2结点之间设置电容，因此在恒流发生电路启动时，差动级的输出侧的第2结点通过耦合效应，在启动信号的切换定时，仅以特定的电压迁移，从而可更快迁移到规定的电压电平。从而，恒流发生电路中，通过将运算放大器的差动级的增益设定得小，可缩短从启动到获得恒流的时间。

根据本发明的其他运算放大器及采用它的恒流发生电路，由于在运算放大器内设置第1及第2开关部件，因此在恒流发生电路启动时，复位周期中固定到规定电压的差动级的输出侧的第2结点与复位周期中固定到规定电压的输出结点短路，在启动信号的切换定时，仅以特定的电压迁移，从而可更快地迁移到规定的电压电平。从而，恒流发生电路中，通过将运算放大器内的差动级的增益设定得小，可缩短从启动到获得恒流的时间。而且，由于仅追加第1及第2开关部件，可以较小的布局空间实现。

附图说明

图1是本发明的实施例1的运算放大器3的电路结构图。

图2是本发明的实施例1的恒流发生电路的电路。

图3是运算放大器3A启动时的各信号的波形图。

图4是图3的各信号的波形集中到一起的波形图。

图5是图1的运算放大器3启动时的各信号的波形图。

图6是图5的各信号的波形集中到一起的波形图。

图7是本发明的实施例2的运算放大器3B的电路结构图。

图8是图7的运算放大器3B启动时的各信号的波形图。

图9是图8的各信号的波形集中到一起的波形图。

[符号的说明]

3、3B 运算放大器

5 NMOS

6 PMOS

10 偏置电路

20，20B 差动级

30 放大级

37 电容

41 PMOS

42，43 NMOS

具体实施方式

运算放大器具备：输入第1输入信号的第1输入端子、输入第2输入信号的第2输入端子，输入在第1逻辑电平(例如，″L″电平)和第2逻辑电平(例如，″H″电平)之间迁移的启动信号的控制端子及输出端子；复位部件；差动级；放大级；电容。

上述复位部件，在上述控制端子输入的上述启动信号是上述第1逻辑电平时，将第1结点复位到第2电位(例如，″H″)，第2结点复位到第1电位(例如，″L″)，上述输出端子复位到上述第2电位，当上述启动信号成为上述第2逻辑电平时，将上述第1结点从上述第2电位断开，上述第2结点从上述第1电位断开，上述输出端子从上述第2电位断开。

上述差动级，在上述启动信号成为上述第2逻辑电平，上述第1结点的电位迁移到规定电平时成为激活状态，将上述第1输入端子输入的上述第1输入信号和上述第2输入端子输入的上述第2输入信号的差分放大并向上述第2结点输出。上述放大级，在上述第1结点的电位迁移到上述规定电平时成为激活状态，放大上述第2结点的电位并向上述输出端子输出。

上述电容在上述控制端子和上述第2结点之间连接。启动时，差动级的输出侧的第2结点由于电容的耦合效应，在启动信号的切换定时，仅以特定的电压上升，从而可更快地从第1电位″L″上升到规定的电压电平。

[实施例1]

(实施例1的构成)

图2是本发明的实施例1的恒流发生电路的电路。

该恒流发生电路具有输入第1输入信号(例如，成为基准电压的输入电压)INN的输入端子1、输入启动信号EN的输入端子2、第1输入端子(例如，反相输入端子)3a、第2输入端子(例如，非反相输入端子)3b、控制端子3c及输出端子3d，并具有构成负反馈偏置电路的运算放大器3，其输入端子1与运算放大器3的反相输入端子3a连接。输入端子2与运算放大器3的控制端子3c连接的同时，经由信号反相用的反相器4与第3开关部件、例如N沟道型MOS晶体管(以下称为「NMOS」。)5的栅极连接。

NMOS5的源极与VSS结点连接，该NMOS5的漏极与输入第2输入信号(例如，反馈电压)INP的运算放大器3的非反相输入端子3b和电流源用晶体管(例如，PMOS)6的漏极连接。输出输出电压OUT的运算放大器3的输出端子3d与PMOS6的栅极连接，该PMOS6的源极与VDD结点连接。PMOS6的漏极经由负载电阻7与VSS结点连接的同时，与输出对应于输入电压INN的恒流的输出端子8连接。

图1是本发明的实施例1中图2中的运算放大器3的电路结构图。

该运算放大器3具备：通过启动信号EN的第2逻辑电平(例如，″H″电平)而成为激活状态并流出恒流的电流源即偏置电路10；放大反相输入端子3a输入的输入电压INN和非反相输入端子3b输入的反馈电压INP的差分并从输出结点MID向第2结点NGATE输出的差动级20；放大第2结点NGATE的电压并从输出端子3d向输出电压OUT输出的放大级30；由相位补偿用的电阻26和PMOS组成的MOS电容27。

偏置电路10具有PMOS11、NMOS12及电阻13，它们在VDD结点和VSS结点之间串联连接。PMOS11的漏极及栅极与第1结点BIAS连接。NMOS12的栅极与输入启动信号EN的控制端子3c连接。

差动级20由PMOS21、22、23及NMOS24、25构成。PMOS21的栅极与结点BIAS连接，源极与VDD结点连接。PMOS21的漏极与PMOS22、23的源极连接，该PMOS22的栅极与电压INN输入用的反相输入端子3a连接，PMOS23的栅极与电压INP输入用的非反相输入端3b连接。PMOS22的漏极与NMOS24的漏极及栅极连接，该NMOS24的源极与VSS结点连接。PMOS23的漏极经由输出结点MID与NMOS25的漏极连接，该NMOS25的源极与VSS结点连接。输出结点MID经由电阻26及MOS电容27与放大级30连接的同时，经由第2结点NGATE与该放大级30连接。

放大级30具有PMOS31、输出端子3d及NMOS32，它们在VDD结点和VSS结点之间串联连接。PMOS31的源极与VDD结点连接，栅极与结点BIAS连接，漏极经由输出端子3d与MOS电容27及NMOS32的漏极连接。NMOS32的栅极与结点NGATE连接，漏极与VSS结点连接。

该运算放大器3设有当输入控制端子3c的启动信号EN为第1逻辑电平(例如，″L电平″)时使该运算放大器3复位的复位部件。复位部件由PMOS33、34、反相器35及NMOS36构成。PMOS33在复位时将结点BIAS固定为第2电位(例如，VDD的″H″)，其源极与VDD结点连接，栅极与控制端子3c连接，漏极与结点BIAS连接。PMOS34在复位时将输出端子3d固定到第2电位(例如，VDD的″H″)，其源极与VDD结点连接，栅极与控制端子3c连接，漏极与输出端子3d连接。反相器35使启动信号EN反相，由在VDD结点和VSS结点之间串联连接的PMOS35a及NMOS35b构成。NMOS36在复位时将结点NGATE固定到第1电位(例如，VSS的″L″)，其漏极与结点NGATE连接，栅极与反相器35的输出端子连接，源极与VSS结点连接。

而且，该运算放大器3中，本实施例1的特征即电容37在控制端子3c和结点NGATE之间连接。

(未设电容37时的动作)

本实施例1的特征是在运算放大器3中设有电容37，因此，首先说明具有无该电容37的运算放大器(以下其附上符号「3A」。)的恒流发生电路启动时的动作。

图3是运算放大器3A的启动时的各信号的波形图，各横轴是时刻(time)，各纵轴是电压(V)。图4是图3的各信号的波形集中到一起的波形图，横轴是时刻(time)，纵轴是电压(V)。

首先，在复位周期(图3、图4的时刻0～10μs(微秒))，输入恒流发生电路的输入端子2的启动信号EN成为″L″电平(＝VSS)，从而，运算放大器3A内，PMOS33、34成为导通状态，NMOS12成为截止状态，启动信号EN的″L″电平被反相器35反相，NMOS36成为截止状态。从而，结点BIAS固定到VDD，结点NGATE固定到VSS，输出电压OUT固定到VDD，从VDD结点到VSS结点的电流通路被切断。另外，运算放大器3A的输出电压OUT固定到VDD，从而恒流发生电路内的PMOS6成为截止状态，该恒流发生电路内的所有电流通路被切断。同时，启动信号EN的″L″电平由反相器4反相，NMOS5成为导通状态，从而输出端子8固定到VSS。

接着，启动信号EN成为″H″电平(＝VDD)(时刻10μs)，从而，运算放大器3A内，PMOS33成为截止状态，NMOS12成为导通状态，结点BIAS的电压从VDD降低到(VDD-Vtp)(其中，Vtp是PMOS11的阈值)的附近。结点BIAS降低到电压(VDD-Vtp)电平后，差动级20内的PMOS21成为导通状态并成为激活状态，同时放大级30内的PMOS31成为导通状态并成为激活状态。从而，为了令运算放大器3A的反馈电压INP为与输入电压INN相同的电压电平，结点NGATE从VSS上升到规定的电压电平，通过NMOS32，输出电压OUT从VDD降低到规定的电压电平。

这样，反馈电压INP成为与输入电压INN相同的电压电平，从而，恒流发生电路的输出端子8中，可获得不依赖VDD电平且仅由输入电压INN的电压电平和电阻7的电阻值确定的一定的电流。但是，产生下述问题。

运算放大器3A中，一般地说，通过设定小的差动级20的增益(＝输出电压/输入电压)，并设定大的放大级30的增益，来确保相位补偿的余裕。

恒流发生电路启动时，运算放大器3A内的差动级20中，如上所述，由于差动级20的输入电压INN和反馈电压INP的电压电平差，差动级20的输出侧结点NGATE变动到规定的电压电平，但是由于差动级20的增益设定得小，结点NGATE达到规定的电压电平花费长时间。结果，恒流发生电路中，运算放大器3A的输出电压OUT达到规定的电压电平也花费长时间(图3、图4的时间tUP)，输出端子8中，产生启动后获得恒流需要花费长时间的问题。

因而，为了消除这样的问题，本实施例1中，在运算放大器3内的控制端子3c和结点NGATE之间设置电容37。以下，说明该动作。

(设有电容37的本实施例1的动作)

图5是图1的运算放大器3的启动时的各信号的波形图，各横轴是时刻(time)，各纵轴是电压(V)。图6是图5的各信号的波形集中到一起的波形图，横轴是时刻(time)，纵轴是电压(V)。

首先，复位中的动作与上述同样。

接着，启动信号EN从″L″电平(＝VSS)变为″H″电平(＝VDD)，从而，运算放大器3中与上述动作同样，PMOS33、34成为截止状态，NMOS12成为导通状态，并且NMOS36成为截止状态，结点BIAS的电压从VDD降低到(VDD-Vtp)的附近。从而，PMOS21、31成为导通状态，差动级20及放大级30成为激活状态。为了令反馈电压INP成为与输入电压INN相同的电压电平，结点NGATE的电压从VSS上升到规定的电平时，本实施例1中，由于输入启动信号EN的控制端子3c和结点NGATE之间设有电容37，因此，在启动信号EN的切换(″L″电平→″H″电平)的定时，由于控制端子3c和结点NGATE间的耦合效应，结点NGATE的电压从VSS仅上升特定的电平。

这里，结点NGATE上升的电压电平由VDD的值、电容37的值以及结点NGATE上寄生的电容的值确定，若令电容37的值为C1，结点NGATE寄生的电容的值为C2，则上升的电压电平的理论值成为式(1)。

{C1/(C1+C2)}·VDD            (1)

然后，结点NGATE的电压上升到规定的电平，输出电压OUT从VDD降低到规定的电平，反馈电压INP成为与输入电压INN相同的电压电平，从而与上述同样，输出端子8中可获得一定的电流。

(实施例1的效果)

根据本实施例1，具体是在输入启动信号EN的控制端子3c和结点NGATE之间设置电容37，从而恒流发生电路启动时，差动级20的输出侧结点NGATE由于耦合效应，在启动信号EN的切换定时仅以特定的电压上升，从而可更快地从VSS上升到规定的电压电平。从而，恒流发生电路中，通过将运算放大器3的差动级20的增益设定得小，具有可缩短启动后到在输出端子8获得恒流的时间的效果。

[实施例2]

(实施例2的构成)

图7是本发明的实施例2的运算放大器3B的电路结构图，与说明实施例1的运算放大器3的图1中的要素相同的要素附上相同符号。

本实施例2的运算放大器3B为取代图2的恒流发生电路中的运算放大器3而设计，设置第1开关部件(例如，PMOS41、NMOS42)及第2开关部件(例如，NMOS43)以取代图1的运算放大器3中的电容37。

即，相对于图1的电路构成，通过以启动信号EN作为栅极输入的NMOS43，差动级20B的输出结点MID和与放大级30连接的结点NGATE被分断。构成差动级20B的NMOS24和NMOS25的源极与新追加的NMOS42的漏极连接，该NMOS42的栅极与控制端子3c连接，源极与VSS结点连接。而且，还设有复位时固定输出结点MID的电压的PMOS41。其他构成与图1的运算放大器3同样。

(实施例2的动作)

图8是图7的运算放大器3B启动时的各信号的波形图，各横轴是时刻(time)，各纵轴是电压(V)。图9是图8的各信号的波形集中到一起的波形图，横轴是时刻(time)，纵轴是电压(V)。

首先，在复位周期(图8、图9的时刻0～10μs)输入控制端子3c的启动信号EN成为″L″电平(＝VSS)，从而，运算放大器3B内中，PMOS33、34、41成为导通状态，NMOS12、42、43成为截止状态，启动信号EN被反相器35反相，NMOS36成为导通状态。从而，结点BIAS固定到VDD，输出结点MID固定到VDD，结点NGATE固定到VSS，输出电压OUT固定到VDD。同时，NMOS42、43成为截止状态，从而电流通路被切断。另外与实施例1同样，运算放大器3B的输出电压OUT固定到VDD，从而图2的PMOS6成为截止状态，图2的恒流发生电路的所有的电流通路被切断，同时通过NMOS5，输出端子8被固定到VSS。

接着，启动信号EN成为″H″电平(由VDD)(图8、图9的时刻10μs)，从而运算放大器3B内，PMOS33、34、41成为截止状态，NMOS12、42、43成为导通状态，启动信号EN被反相器35反相，NMOS36成为截止状态。从而，结点BIAS的电压从VDD降低到(VDD-Vtp)的附近，PMOS21、31成为导通状态且NMOS42、43成为导通状态，从而，差动级20B及放大级30成为激活状态。为了令反馈电压INP为与输入电压INN相同的电压电平，结点NGATE的电压从VSS上升到规定的电平时，本实施例2中，在启动信号EN的切换(″L″电平→″H″电平)的定时，NMOS43成为导通状态，通过使复位周期中被固定到VDD的输出结点MID和结点NGATE短路，结点NGATE的电压从VSS仅以特定的电平上升。

这里，结点NGATE的电压上升的电平由VDD的值、输出结点MID上寄生的电容的值以及结点NGATE上寄生的电容的值确定，若令输出结点MID寄生的电容的值为C3，结点NGATE寄生的电容的值为C4，则上升的电压电平的理论值成为式(2)。

{C3/(C3+C4)}·VDD            (2)

然后，结点NGATE的电压上升到规定的电平，输出电压OUT从VDD降低到规定的电压电平，反馈电压INP成为与输入电压INN相同的电压电平，从而与实施例1同样，在输出端子8中可获得一定的电流。

(实施例2的效果)

根据本实施例2，可具有以下的(a)、(b)的效果。

(a)由于在运算放大器3B内的差动级20B处设置PMOS41及NMOS42、43，因此恒流发生电路启动时，复位周期中固定为VSS的差动级20B的输出侧结点NGATE与复位周期中固定为VDD的输出结点MID短路，在启动信号EN的切换定时，仅以特定的电压上升，从而可更快地从VSS上升到规定的电压电平。从而，恒流发生电路中，通过将运算放大器3B内的差动级20B的增益设定得小，具有可缩短从启动到在输出端子8获得恒流的时间的效果。

(b)输出结点MID与相位补偿用的MOS电容27连接，一般地说为确保相位补偿而采用大的电容值。这意味着式(2)中C3的值大，启动时上升的结点NGATE的电压电平也变大。另一方面，若要获得实施例1中大的上升电压电平，则式(1)的C1的值必须大，这意味着必须追加大值的电容37。本实施例2，考虑通过仅追加3个PMOS41及NMOS42、43来取代实施例1的电容37，具有可以较小的布局空间来实现的效果。

[实施例3]

本发明不限于上述实施例1、2，可以有各种变形。作为该变形例的实施例3例如有以下的(A)、(B)。

(A)图1、图2、图7中，可改变电源极性，将PMOS替换成NMOS，NMOS替换成PMOS，将这些MOS晶体管替换成双极晶体管等的其他晶体管，或者，也可以追加其他元件，删除现有元件。

(B)作为图1、图7的运算放大器3、3B的使用例，说明了图2的恒流发生电路，但是也可以应用于搭载有必要使启动时间高速化的运算放大器3、3B的其他半导体装置等中。

Claims (4)

1.一种运算放大器，其特征在于，具备：

输入第1输入信号的第1输入端子、输入第2输入信号的第2输入端子、输入在第1逻辑电平和第2逻辑电平之间迁移的启动信号的控制端子以及输出端子；

复位部件，上述控制端子输入的上述启动信号是上述第1逻辑电平时，将第1结点复位到第2电位，第2结点复位到不同于上述第2电位的第1电位，上述输出端子复位到上述第2电位，当上述启动信号成为上述第2逻辑电平时，将上述第1结点从上述第2电位断开，上述第2结点从上述第1电位断开，上述输出端子从上述第2电位断开；

差动级，在上述启动信号成为上述第2逻辑电平，上述第1结点的电位迁移到规定电平时成为激活状态，将上述第1输入端子输入的上述第1输入信号和上述第2输入端子输入的上述第2输入信号的差分放大并向上述第2结点输出；

放大级，在上述第1结点的电位迁移到上述规定电平时成为激活状态，放大上述第2结点的电位并向上述输出端子输出；

在上述控制端子和上述第2结点之间连接的电容。

2.一种运算放大器，其特征在于，具备：

输入第1输入信号的第1输入端子、输入第2输入信号的第2输入端子、输入在第1逻辑电平和第2逻辑电平之间迁移的启动信号的控制端子以及输出端子；

复位部件，上述控制端子输入的上述启动信号是上述第1逻辑电平时，将第1结点复位到第2电位，第2结点复位到不同于上述第2电位的第1电位，上述输出端子复位到上述第2电位，当上述启动信号成为上述第2逻辑电平时，将上述第1结点从上述第2电位断开，上述第2结点从上述第1电位断开，上述输出端子从上述第2电位断开；

差动级，在上述启动信号成为上述第2逻辑电平，上述第1结点的电位迁移到规定电平时成为激活状态，将上述第1输入端子输入的上述第1输入信号和上述第2输入端子输入的上述第2输入信号的差分放大并从输出结点向上述第2结点输出；

放大级，在上述第1结点的电位迁移到上述规定电平时成为激活状态，放大上述第2结点的电位并向上述输出端子输出；

第1开关部件，在上述启动信号为上述第1逻辑电平时，将上述输出结点保持为上述第2电位，上述启动信号成为上述第2逻辑电平时，将上述输出结点从上述第2电位断开，使上述差动级成为激活状态；

第2开关部件，在上述启动信号为上述第1逻辑电平时，切断上述输出结点和上述第2结点，上述启动信号成为上述第2逻辑电平时，连接上述输出结点和上述第2结点。

3.一种恒流发生电路，其特征在于，

具备：权利要求1或2的运算放大器；

根据上述运算放大器中的上述输出端子输出的信号而输出恒流的晶体管，

其中，在上述运算放大器中的上述第1输入端子输入基准电压，在上述运算放大器中的上述第2输入端子反馈输入由上述晶体管的输出电流产生的电压。

4.权利要求3的恒流发生电路，其特征在于，

具备第3开关部件，当上述启动信号为上述第1逻辑电平时，将上述运算放大器中的上述第2输入端子保持为上述第1电位，当上述启动信号成为上述第2逻辑电平时，将上述第2输入端子从上述第1电位断开。

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