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CN1858899A - 半导体器件及其结构的制作方法 - Google Patents

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CN1858899A CNA200610077301XA CN200610077301A CN1858899A CN 1858899 A CN1858899 A CN 1858899A CN A200610077301X A CNA200610077301X A CN A200610077301XA CN 200610077301 A CN200610077301 A CN 200610077301A CN 1858899 A CN1858899 A CN 1858899A
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Abstract

一种制作半导体器件的方法，它包括形成隔离沟槽，这些隔离沟槽被用来将半导体管芯上诸如晶体管、二极管、电容器、或电阻器之类的电学元件隔离于半导体管芯上的其它元件。

Description

半导体器件及其结构的制作方法
技术领域
本发明一般涉及到电子学，更确切地说是涉及到半导体器件和结构的制作方法。
背景技术
半导体工业曾经采用了各种半导体方法来在半导体管芯上生产互补金属氧化物半导体(NOS)晶体管以及在同一个半导体管芯上生产MOS和双极晶体管。二种半导体器件之间的隔离通常是结隔离或介质隔离二者之一或它们的组合。结隔离依赖于晶体管被制作成总是在器件之间存在着一个反偏置的结来阻断器件之间不希望有的电流。对于阻断不希望有的电流的第二限制在于，从一个反偏置的结扩展的耗尽可能不达及任何其它结的耗尽区。对于阻断不希望有的电流的第三限制在于，任何寄生PNP或NPN器件的双极效应必须小，换言之，要求抗闭锁。例如，二个N-MOS器件可能位于同一个P型阱中并被彼此结隔离，只要P型阱电压等于或低于二个N型源区和二个N型漏区的电压以及扩展于二个器件之间的P-N结耗尽不接触即可。第二例子是，N-MOS和P-MOS器件被彼此结隔离，只要P-MOS器件的N型阱区的电压高于N-MOS的P型阱区的电压即可，而且，由N-MOS漏、N-MOS P型阱、以及P-MOS N型阱构成的寄生器件中的电流可忽略。第三例子是，双极器件通常总是需要增加一个特别的区域来确保反向偏置的结在所有时间达到结隔离，亦即，除了发射极/基极或基极/收集极结之外，还需要另一个结。此结可以是发射极/隔离结、基极/隔离结、或收集极/隔离结。
结隔离半导体器件的实现局限于具有常常称为沉坑区的CMOS器件的浅扩散场注入区或深扩散隔离区的薄场氧化物层。对于包括MOS晶体管的器件，这种深度典型地小于1微米的浅的扩散场注入不提供恰当隔离和闭锁保护。这些沉坑区要求大的扩散源掩模开口，致使扩散不用限制源。而且，掺杂区的宽度典型地约为垂直扩散的140％。在操作过程中，宽度增大了大约另外的30％，致使沉坑区的电学宽度大致相同于沉坑区的深度。于是，器件间距必须为电耗尽扩展而包括额外的空间。这些问题限制了采用沉坑区的工艺的集成密度和按比例缩小能力。此外，由于MOS器件依赖于浅扩散场注入区，故MOS器件的设计尺度为限制闭锁条件而具有明显的局限性。例如，闭锁尺度要求N沟道源/漏扩散与P沟道源/漏扩散之间有大的间距。于是，源和漏扩散就可能不在其各自阱的边沿上。这些尺度对于靠近电路输入或输出的器件特别大。这种闭锁尺度还限制了MOS器件的按比例缩小，并降低了集成密度。
氧化物衬里的沟槽隔离被用于某些双极应用中。氧化物衬里的沟槽提供了与介质隔离相关的低的寄生和较小的间距尺度。氧化物衬里的沟槽不明显地降低各晶体管之间的串扰即交流载流子流。此外，本征双极器件不可按比例缩小，故氧化物衬里的沟槽不导致尺寸和成本降低。
因此，对于提供改善了的闭锁保护、提供半导体管芯上各晶体管之间改善了的隔离、尽可能减小空间利用以提供高集成密度的半导体器件及其工艺，存在着需求。
发明内容
根据本发明的一方面，提供一种制作半导体器件的方法，它包含：提供第一导电类型的第一半导体材料的衬底；在衬底表面上形成第二导电类型的第一区；用填充有第一导电类型的第二半导体材料的第一隔离沟槽环绕第一区的第一部分；在第一区的第一部分上形成第一电器件；以及在第一区第一部分外面的第一区第二部分上形成第二电器件。
根据本发明的另一方面，提供一种制作半导体器件的方法，它包含：提供第一导电类型的第一半导体材料的衬底；在衬底表面上形成第二导电类型的第一区，此第二导电类型与第一导电类型相反；用填充有第一导电类型的第二半导体材料的第一隔离沟槽环绕第一区的第一部分，包括形成延伸穿过场隔离区的一部分且延伸第一距离而进入衬底中的沟槽，其中，至少一部分第二半导体材料与一部分第一区形成P-N结；在第一区的第一部分中形成第一双极晶体管的至少一部分；在第一区第一部分外面的第一区第二部分中形成第一MOS晶体管的至少一部分；在形成第一MOS晶体管的有源区之后在重叠第一双极晶体管的该部分的有源区和第一MOS晶体管的有源区的第一区上形成保护层；以及形成穿过保护层且暴露一部分第一区的第一开口，其中，第一开口重叠第一双极晶体管的该部分且留下重叠第一MOS晶体管有源区的保护层。
根据本发明的另一方面，提供一种制作半导体器件的方法，它包含：提供第一导电类型的第一半导体材料的衬底；在衬底第一部分的表面上形成场隔离区；用填充有与第一导电类型相反的第二导电类型的第二半导体材料的第一隔离沟槽环绕衬底的第一部分，包括形成延伸穿过一部分场隔离区且延伸第一距离而进入到衬底中的沟槽，其中，至少一部分第二半导体材料与一部分衬底形成P-N结；在衬底的第一部分中形成第一MOS晶体管的至少一部分；以及在衬底第一部分外面的衬底的第二部分中形成第一电器件。
附图说明
图1示出了根据本发明的半导体器件实施方案的局部放大剖面图；
图2示出了图1的半导体器件的局部放大剖面图，示出了根据本发明的图1半导体器件制作方法实施方案的早期阶段部分；
图3-12示出了图1的半导体器件的局部放大剖面图，示出了根据本发明的图1半导体器件制作方法实施方案的后续各阶段部分；而
图13-16示出了图1的半导体器件的局部放大剖面图，示出了根据本发明的图1半导体器件制作方法一个变通实施方案的各阶段部分。
图17示意性地示出了根据本发明与图1的半导体器件一起在半导体衬底上形成的无源器件一部分的实施方案。
为了描述的简明，各图中的元件无须按比例，且不同图中的相同参考号表示相同的元件。此外，为了简单起见，省略了对众所周知步骤和元件的描述和细节。虽然此处器件被解释为某些N沟道或P沟道器件，但本技术领域的一般熟练人员可以理解的是，根据本发明，互补器件也是可能的。为了附图清晰起见，器件结构的掺杂区被示为通常具有直线边沿和精确的边角。但本技术的熟练人员可以理解的是，由于掺杂剂的扩散和激活，掺杂区的边沿通常不是直线，且边角也不是精确的角度。
具体实施方式
图1示出了半导体器件25的实施方案的局部放大剖面图，此半导体器件25具有改进了的抗闭锁性和器件25的元件之间的电隔离，具有高的密度，且具有改进了的闭锁保护。器件25包括多个有源电器件，包括制作在半导体衬底40上的晶体管。如以后将要看到的那样，器件25还包括多个无源电器件。器件25包括都形成在衬底40上的双极晶体管26、第一MOS晶体管27、以及第二MOS晶体管28。本技术领域熟练人员可以理解的是，器件25可以具有数目大得多的晶体管26、27、28，但为了清晰起见，图中仅仅示出了3个晶体管。此外，晶体管26、27、28可以是器件25的数字电路或模拟电路的晶体管。器件25还可以包括诸如其它类型的晶体管和二极管之类的其它有源元件以及诸如电容器和电阻器之类的无源元件，为清晰起见而没有示出它们。
器件25包括第一隔离沟槽34，第一隔离沟槽34被形成为环绕其中制作晶体管26的衬底40第一部分外围，以便将晶体管26隔离于晶体管27和28。沟槽34典型地延伸进入到衬底40中，并沿基本上平行于衬底40表面的方向延伸跨越衬底40，以便环绕衬底40第一部分外围，从而环绕晶体管26外围。晶体管28被制作在衬底40的第二部分中，衬底40的第二部分被第二隔离沟槽35环绕。沟槽35典型地垂直延伸进入到衬底40中，而且也沿基本上平行于衬底40表面的方向延伸跨越衬底40，以便环绕衬底40第二部分外围，从而环绕晶体管28外围。如以后将要看到的那样，沟槽35改善了晶体管28的闭锁保护。晶体管27通常被制作在衬底40的第三部分中，不在各隔离沟槽34或35所环绕的衬底40的第一或第二部分内。晶体管27典型地不被沟槽34和35那样的隔离沟槽环绕。箭头31、29、30以一般的方式指出了衬底41的各个第一、第二、以及第三部分。以下对其中晶体管26是NPN双极晶体管、晶体管27是N沟道MOS晶体管、而晶体管28是P沟道MOS晶体管的器件25的实施方案，来描述器件25及其制作方法的实施方案。但本技术领域的熟练人员可以理解的是，可以将半导体材料的导电类型反转过来，以形成互补类型的晶体管。
图2示出了半导体器件25的局部放大剖面图，示出了制作器件25的方法的实施方案的早期阶段部分。此描述将参照图1和图2。器件25被制作在块材半导体衬底41上，块材半导体衬底41典型地是具有峰值掺杂浓度约为接近本征至每立方厘米1×1019原子的P型衬底。若埋置层的掺杂较轻，则衬底41的峰值掺杂可以较高。第一埋置层43通常被形成在其中制作晶体管26的衬底41第一部分内的衬底41表面上，而第二埋置层44可以被形成在其中制作晶体管28的衬底41第二部分内的衬底41表面上。埋置层43和44典型地是用离子注入或本技术领域熟练人员众所周知的其它相似技术形成的衬底41表面上的N型区。在将用来形成层43和44的掺杂剂置于衬底41内之后，对衬底41进行退火，以便激活掺杂剂。然后，外延层42通常被形成在衬底41的表面上，并重叠埋置层43和44。层42典型地是峰值掺杂浓度小于大约每立方厘米1×1019原子的N型层。
图3示出了器件25在其制作方法实施方案的后续阶段的局部放大剖面图。在形成层42之后，可以用掩模来暴露重叠部分层43的部分层42。层42的暴露部分被掺杂，以便在层42和相邻层43内形成晶体管26的收集极接触区46。区域46典型地被掺杂成峰值掺杂浓度高于层42的N型。随后，此掩模被清除，另一掩模被用来暴露部分其中制作晶体管27的衬底41的第三部分。衬底40第三部分的暴露部分被掺杂，以便形成P型区48。随后，清除此掩模，第三掩模被用来暴露衬底40第二部分内重叠层44的部分层42。衬底40的暴露部分被掺杂，以便在层42和相邻层44内形成N型区47。在形成区域47之后，第三掩模被清除，第四掩模被用来暴露重叠区域48的外端即远端的部分衬底40。场阈值调节区49通过第四掩模被形成，使区域49被形成在层42内并与衬底41和区域48的外端即远端相邻。第四掩模被清除，第五掩模被用来暴露其中要形成场氧化物区的衬底40的表面，例如接触区46与晶体管26其它部分之间，并围绕晶体管26、27、28的外侧边沿。衬底40的暴露部分被氧化，以便形成场氧化物区或场氧化物51、52、53、54、55。通常用LOCOS或多缓冲层LOCOS技术或浅沟槽隔离或本技术领域熟练人员众所周知的其它相似技术，来形成场氧化物51、52、53、54、55。第五掩模随后被清除，以便于后续的操作。
图4示出了器件25在其制作方法实施方案的后续阶段的局部放大剖面图。掩模层56可以被形成在衬底40上，以便于形成用于隔离沟槽34和35的开口。掩模层56典型地是氮化硅层或由氧化硅层覆盖的氮化硅层。第一开口可以通过在场氧化物51和53上方的掩模层56被形成并围绕其中制作晶体管26的衬底40第一部分外围延伸，而第二开口可以通过在场氧化物54和55上方的掩模层56被形成并围绕其中制作晶体管27的衬底40第二部分外围延伸。利用层56中的第一开口，开口58可以被形成为延伸通过场氧化物51和53，通过外延层42，以及延伸第一距离63进入到衬底40中。同时，层56的第二开口被用来方便形成通过场氧化物54和55、通过外延层42、以及延伸第一距离63进入到衬底40的开口59。利用本技术领域熟练人员众所周知的沟槽形成方法，来形成开口58和59。开口58和59典型地具有非常小的宽度64。宽度64的范围通常在用来制作器件25的光刻设备的最小分辨率直至不大于场氧化物51-55宽度的尺寸之间。在大多数实施方案中，宽度64不大于且典型地大大小于距离63数值的80％，致使沟槽34和35占据非常小的面积，从而对器件25的封装密度影响尽可能小。如以下将要看到的那样，形成距离63来确保开口58和59至少延伸达及衬底41，并典型地延伸进入到衬底40大约1-8微米。用掺杂类型与层42相反的高掺杂半导体材料60来填充开口58和59，以便在层42与沟槽34和35之间形成P-N结。掺杂的半导体材料60的掺杂浓度大于诸如层42相邻部分之类的相邻材料的掺杂浓度，且此掺杂浓度被形成为在整个材料60中基本上恒定。此基本上恒定的掺杂典型地在大约每立方厘米1×1018～1×1021原子的范围内，且优选被掺杂到用作材料60的材料饱和。目的是为了形成材料60，使选择的掺杂浓度被形成为在材料60内基本上恒定。但如本技术众所周知的那样，总是存在着一些妨碍掺杂完全恒定的少许变化。本技术认为直至大约10％的变化都被认为是偏离准确恒定理想目标的合理变化。此外，众所周知，由于外扩散和其它众所周知的原因，掺杂浓度可以沿材料60与衬底41和层42的界面外边沿变化。材料60典型地是掺杂的多晶硅，但也可以是诸如外延硅或导电聚合物之类的其它导电材料。如以下将要看到的那样，形成相邻区域48的P-N结改善了抗闭锁性。材料60的高掺杂有助于在材料60与层42界面处提供具有大势阱的P-N结，以便防止载流子在器件25上的晶体管26与其它有源和无源元件之间流动并防止载流子从晶体管27通过衬底40流到器件25上的其它有源和无源元件。通过场氧化物51、53、54、55的上表面延伸出来的材料60部分，典型地可以用腐蚀方法来清除，使材料60能够与其中形成沟槽34和35的材料的顶部表面基本上共平面，例如与场氧化物51、53、54、55的顶部表面共平面。用来填充具有小到大约0.1微米的开口的沟槽的技术，在本技术中是众所周知的。
图5示出了器件25在其制作方法实施方案的另一后续阶段的局部放大剖面图。绝缘体61被形成来覆盖材料60，以便将沟槽34和35电隔离于随后要形成在场氧化物51、53、54、55顶部上的材料。在优选实施方案中，部分材料60被氧化形成绝缘体61。掩模层56稍后被清除。衬底40的表面在掩模层56下方可以具有氧化物层。在此情况下，此氧化物层典型地被清除。晶体管27和28的沟道区阈值调节被形成。晶体管28的沟道区阈值调节65被形成在区域47的表面上。为了形成调节65，掩模被典型地用于具有至少暴露场氧化物54与55之间的部分区域47的开口的衬底40上。N型掺杂剂随后通过掩模中的开口被形成为延伸进入到区域47中。调节65的掺杂浓度被选择来提供器件的恰当工作。此掩模被清除，并采用至少暴露场氧化物53与54之间的部分区域48的另一掩模。P型掺杂剂被形成为通过掩模中的开口延伸进入到区域48中，以便形成晶体管27的阈值调节66。此掩模被清除，以便暴露衬底40的表面，且栅绝缘体掩模被用来至少暴露重叠区域47和48的部分衬底40表面。晶体管27和28的栅绝缘体62被形成在暴露的衬底40表面上。绝缘体62也可以被形成为重叠区域46。然后，栅材料层68被涂敷到衬底40上，且保护层69被涂敷到栅材料层68上。在优选实施方案中，层68的材料是多晶硅，而保护层69是二氧化硅。如以下将要看到的那样，一旦形成了栅材料层68，就在不大于大约900℃的温度与大约30分钟的时间温度组合下，或在1025℃与大约30秒钟的时间温度组合下，执行后续的操作，以便不干扰先前被置于衬底40内的掺杂剂，例如层43和44、区域46、47、48、49的掺杂剂以及沟槽34和35的掺杂剂。
图6示出了器件25在其制作方法实施方案的进一步阶段的局部放大剖面图。栅材料层68和保护层69被图形化，除了留下重叠区域48和47的层68的部分71和72外，清除其余的栅材料层68和保护层69，而层68留下的部分71和72是晶体管27和28所需要的栅。栅，因而也是部分71和72，典型地基本上对中于区域47和48，但在诸如需要更高的击穿电压之类的某些实施方案中，也可以偏离于中心。绝缘体73和74被分别形成在部分71和72的侧壁和顶部表面上，以便形成保护层，使器件25制作方法中的后续步骤更方便。在优选实施方案中，可以借助于对各部分71和72的侧壁和顶部表面进行氧化，来形成绝缘体73和74。然后，氮化硅层75被形成来覆盖衬底40的表面，包括覆盖栅部分71和72以及绝缘体73和74。部分71和72与各个绝缘体73和74以及覆盖绝缘体73和74的部分层75一起，分别构成了各个晶体管27和28的栅结构70和80。此外，部分层68也可以留在衬底40表面上的别处，以便在衬底40的表面上构成电阻器(未示出)。也可以用层75覆盖这些电阻器，以便在器件25的制作方法的后续步骤中保护这些电阻器。在不高于大约800℃的温度下执行图6所述的各步骤，以便提供之前所述的温度优点。
图7示出了器件25在其制作方法实施方案的进一步阶段的局部放大剖面图。为制作双极晶体管26而制备了衬底40的第一部分区域。层75从其中制作晶体管26有源部分的衬底40部分被清除。在优选实施方案中，层75从重叠层43以及场氧化物51与52之间的衬底40部分被清除。如虚线所示，多晶硅层76被涂敷跨越衬底40的第一、第二、第三部分。掩模77被用来保护场氧化物51与52之间的层76部分以及横向跨越衬底40延伸到要形成到层76的外部连接处的部分。在优选实施方案中，各向异性腐蚀被用来清除未被保护的层76部分，留下与重叠层43的层42相接触的层76的第一部分，并留下环绕栅结构70的隔板78和环绕栅结构80的隔板79。本技术领域的熟练人员可以理解的是，部分层76也可以被留在层75的表面上，用来形成电阻器或电容器。层76的这些部分典型地被掺杂来控制电阻值。在不高于大约800℃的温度下执行图7所述的各步骤，以便提供之前所述的温度优点。
图8示出了器件25在其制作方法实施方案的另一后续阶段的局部放大剖面图，此方法包括形成晶体管27的轻掺杂源区和漏区。图7的掩模77被清除，掩模81被用来暴露至少部分区域48上的衬底40。源区和漏区83通过绝缘体62被形成为从衬底40的表面延伸进入到调节66。隔板78保护了部分区域48和栅结构70边沿附近的调节66，从而防止在此区域内形成掺杂剂。隔板78被清除，且晶体管27的暴露部分通过绝缘体62再次被掺杂，以便形成轻掺杂的源区和漏区82。因为隔板78在图8所述的步骤中被清除了，故在图8中隔板79由虚线示出。在优选实施方案中，用各向同性腐蚀来清除隔板78，此腐蚀也清除了层75的水平部分，包括结构70顶部上以及隔板78外面衬底40表面上的各个部分。但结构70侧面上以及重叠隔板78的绝缘体62表面上的各个部分通常保留作为绝缘体87。掩模81稍后被清除。在不高于大约800℃的温度下执行图8所述的各步骤，以便提供之前所述的温度优点。
图9示出了器件25在其制作方法实施方案的另一后续阶段的局部放大剖面图，此方法包括形成晶体管28的轻掺杂源区和漏区。掩模84被用来暴露至少部分区域47上的衬底40。在隔板79保护其下方的区域47部分和栅结构80的情况下，源区和漏区86通过绝缘体62和层75被形成。隔板79被清除，且晶体管28的暴露部分通过绝缘体62和层75再次被掺杂，以便形成轻掺杂的源区和漏区85。因为隔板79在图9所述的步骤中被清除了，故在图9中隔板79由虚线示出。在优选实施方案中，用各向同性腐蚀来清除隔板79，此腐蚀也清除了层75的水平部分，包括结构80顶部上以及隔板79外面衬底40表面上的各个部分。但结构80侧面上以及重叠隔板79的绝缘体62表面上的各个部分通常保留作为绝缘体88。掩模84被清除。典型地用本技术领域熟练人员众所周知的离子注入技术，来形成区域82、83、85、86，但也可以用其它掺杂技术来形成。在不高于大约800℃的温度下执行图9所述的各步骤，以便提供之前所述的温度优点。
图10示出了器件25在其制作方法实施方案的另一后续阶段的局部放大剖面图。在清除掩模84之后，氮化物层75保留在其中制作双极晶体管26的衬底40的第一部分中。但层75已经从其中制作晶体管27和28的衬底40的第二和第三部分被清除。另一保护层90被用来覆盖其中制作晶体管26、27、28的衬底40部分，以便包封晶体管26、27、28，从而保护晶体管26、27、28部分免受后续操作影响。这些层75部分在图10中被示为层75/90。层90的材料典型地相同于层75的材料。在不高于大约800℃的温度下执行图10所述的各步骤，以便提供之前所述的温度优点。
图11示出了器件25在其制作方法实施方案的后续阶段的局部放大剖面图。衬底40的第一部分区域被用来形成双极晶体管26，包括形成晶体管26的有源结构120。有源结构120通常用箭头表示。层间介质层91被形成在衬底40上。典型地用氧化方法，开口92被形成通过层91、层90、以及层76，以便暴露重叠层43且位于场氧化物51与52之间的衬底40表面部分。衬底40的暴露表面部分通过开口92被掺杂，以便形成晶体管26的基极区94。绝缘体93沿开口92侧壁和跨越重叠区域94的衬底40的暴露表面被形成。在优选实施方案中，借助于对层76的暴露侧壁和衬底40的暴露表面进行氧化，来形成绝缘体93。在此优选实施方案中，在低于大约800℃的温度下执行氧化，以便防止干扰晶体管26、27、28内的掺杂剂。接着，形成晶体管26的有源基极区。氮化硅层96被形成来覆盖绝缘体93。典型为多晶硅的隔板被形成在开口92内，暴露部分层96。第二开口被形成通过材料97、层96、以及绝缘体93，以便暴露部分区域94，典型地用各向异性腐蚀来形成第二开口。第二开口的宽度比开口92的宽度小得多。在不高于大约800℃的温度下执行图11所述的各步骤，以便提供之前所述的温度优点。
图12示出了器件25在其制作方法实施方案的另一后续阶段的局部放大剖面图。用诸如掺杂的多晶硅之类的掺杂的半导体材料98填充第二开口。随后对衬底40进行加热，以便激活晶体管26、27、28的掺杂区中的掺杂剂。在优选实施方案中，快速热退火被用来激活双极晶体管26以及MOS晶体管27和28中的掺杂剂。利用高温步骤来来激活双极晶体管以及MOS晶体管中的掺杂剂，提供了对晶体管有源区更强的控制，从而改善了晶体管的性能。来自材料98的掺杂剂对部分区域94进行掺杂，以便形成晶体管26的发射极区99。
应该指出的是，若晶体管26不被形成作为器件25的一部分，则可以跳过形成层75/90与形成层91之间的各步骤，从而可以在形成层91之后立即执行一次退火来激活掺杂剂。层91和层90被图形化，以便暴露其中要形成到晶体管26、27、28各部分的电接触的导体的晶体管区域。导体材料被形成在开口内且延伸出开口，以便于形成到晶体管26、27、28的电接触。这些开口包括：便于形成与层76第一部分电接触的基极电极116的开口、便于形成与区域99电接触的发射极电极110的开口、便于形成与收集极接触区46电接触的收集极电极111的开口、便于形成与晶体管27的源区和漏区83电接触的源和漏电极112和113的开口、以及便于形成与晶体管28的源区和漏区86电接触的源和漏电极114和115的开口。诸如钛、钨、或铝之类的导体材料被形成在开口内，并与晶体管26、27、28的所述部分相接触。
图13-15示出了器件25在其根据一个变通实施方案的制作方法的各个步骤的局部放大剖面图。
图13示出了根据制作晶体管26、27、28部分的方法发变通实施方案的器件25的局部放大剖面图。回头参照图11，材料97通过晶体管26的结构120中的层76被形成在开口内。再参照图13，在材料97被形成在晶体管26的结构120中的开口内之后，图11的层91被清除。在清除层91之后，层96和材料97部分通过保护层90延伸出来。
图14示出了器件25在图13所示阶段之后的制作阶段的局部放大剖面图。虚线所示的绝缘层123被用来覆盖晶体管26、27、28。隔板被形成为至少围绕其中要形成电极的区域部分。各向异性腐蚀被典型地用来清除绝缘层123各部分，而留下绝缘层123的其它部分作为有源结构120暴露部分周围的隔板101、层76侧壁周围的隔板102、沿栅结构70侧壁的隔板103、以及沿栅结构80侧壁的隔板104。掩模(未示出)可以被用来暴露其中希望形成诸如硅化钛、硅化铂之类的复合的低电阻电极结构或相似电极的区域。例如，形成诸如结构120的接触材料97以及栅结构70和80那样的结构，可能是可取的。此掩模暴露了结构120和环绕结构120的层76部分、栅结构70和环绕结构70的层90部分、以及结构80和环绕结构80的层90部分。层90的暴露部分从水平表面被清除。例如，各向异性腐蚀被用来清除水平部分，并留下层90的非水平部分。
图15示出了器件25在根据晶体管26、27、28部分制作方法的一个变通实施方案的后续步骤的局部放大剖面图。电极材料被形成来接触所希望的连接点。电极材料被形成在部分71和72、区域83和86、层76、以及材料97上，以便形成各个电极126、127、129、130、124、125。
参照图16，层间介质层91被涂敷到衬底40上，且如此前图12所述形成电极。
考虑到上述所有情况，显然公开了一种新颖的器件和方法。隔离沟槽34和35改善了器件25的闭锁保护。例如，在优选实施方案中，区域83是N型，区域48是P型，且区域49是N型。若区域48附近没有沟槽35，则区域83、48、49构成一个寄生的NPN晶体管。若没有沟槽35，则基极区48的集成掺杂浓度低，且发射极区83的集成浓度高，这就导致寄生NPN晶体管的高β。由于沟槽35的掺杂浓度通常高，故基极的集成掺杂浓度被提高，从而降低β。此β典型地约为1，从而至少以2的因子改善了抗闭锁性。如从下列例子中可见，沟槽35改善了器件25内部晶体管的抗闭锁性而无须改变器件25的密度，并改善I/O单元的抗闭锁性，同时还提高了器件25的密度。此外，诸如沟槽35之类的沟槽小尺寸使之能够被用于其中结隔离先前可能不被使用的诸如沟道停止层之类的用途中。对于晶体管27和28处于输入/输出(I/O)单元中的情况，沟槽35还减小了形成晶体管27和28所需要的尺寸或表面面积。若没有沟槽35，则为了降低闭锁，区域83与区域86之间的间距必须大。但将沟槽35邻近区域48，则使区域83能够紧邻区域86。例如，对于靠近输入型器件、或输出型器件、或能够触发闭锁的其它高噪声源而形成的示例性有源元件或无源元件以及不用沟槽35形成的且以0.36微米设计尺度形成的示例性元件，可能相似于区域83和86的各个区域必须被分隔20微米以上。但若采用沟槽35，则区域83和86能够靠近到大约3-4微米。对于不采用沟槽35且由0.25微米设计尺度制作的相似的示例性器件的情况，相似于区域83和86的各个区域之间的距离必须约为20微米。但若采用沟槽35，则对于0.25微米设计尺度，区域83和86能够靠近到1-2微米。
沟槽34和35的高掺杂浓度还为器件25提供了低阻衬底接触。将沟槽34和35延伸到至少达及衬底41以及形成其电接触，方便了低阻接触的形成。进一步将沟槽34和35延伸进入到层42或层48之外的衬底41，通常距离63是足够的。沟槽34和35典型地通过层42延伸1-8微米进入到衬底41中，以便提供电阻非常低的衬底接触。宽度64可以小到0.8-1.5微米。由沟槽34和35所形成的低阻衬底接触减少了必须形成在器件25表面上的本体接触的数目。若没有沟槽34和35，则本体接触典型地必须被形成为大约每50微米一个，但利用沟槽34和35，则此距离被增大到大约300微米，从而进一步提高了器件25的集成密度。当衬底41被高掺杂时，沟槽34和35仅仅需要触及衬底41而形成其上的电接触。
图17示意地示出了形成在衬底40上作为器件25一部分的无源器件部分的实施方案。器件25包括彼此隔离且被相似于沟槽34和35的隔离沟槽隔离于晶体管26、27、28的二极管145、电容器150、以及电阻器160。这些无源器件被示于邻近晶体管28的部分衬底40内，但任何无源器件都可以被形成在衬底40的其它区域内，包括其中有晶体管26、27、或28之一的隔离区内。
二极管145被形成在隔离于其中形成晶体管26、27、28的衬底40部分以及其中形成电容器150和电阻器160的衬底40部分的部分衬底40内。隔离沟槽135围绕着其中形成二极管145的衬底40部分。以相似于沟槽34和35的方式来形成沟槽135。但导体148通过介质层91和层75被形成为与部分沟槽135的顶部表面相接触，以便在其上形成电接触。二极管145包括形成在沟槽135所环绕的部分衬底40表面上的掺杂区146。区域146优选被形成在位于沟槽135所环绕的区域内的外延层42的表面上。区域146的掺杂类型与其中形成区域146的区域的掺杂类型相反。区域146优选是P型掺杂，并构成二极管145的阴极，而相邻的层42部分构成二极管145的阳极。导体147被形成为通过介质层91和层75，以便形成到区域146的电接触。沟槽135在导体148与其中形成区域146的衬底40部分之间提供了电接触。在优选实施方案中，沟槽135和层42的导电类型相同，沟槽135于是在导体148与二极管145的阴极之间提供了导电。所示的实施方案仅仅是二极管145如何制作的一个例子。由沟槽135形成的区域内的二极管145可以具有各种其它的实施方案。
同样，隔离沟槽136围绕着其中形成电容器150的部分衬底40，以便在二极管145和电阻器160之外，还将电容器150隔离于晶体管26、27、28。以相似于沟槽34、35、135的方式来形成沟槽136。电容器150具有能够被形成为衬底40表面上优选为层42表面上的掺杂区151的底部平板。电容器150的顶部平板可以是形成在重叠区域151的部分层75上的导体152。导体153被形成为通过层91中的开口，以便提供到部分沟槽136的电接触。由于沟槽136与层42电接触，故沟槽136在导体153与由区域151形成的底部平板之间提供了电连接。导体152典型地沿衬底40的表面延伸，以便形成到器件25其它部分的电接触。导体152与区域151之间的层75部分构成了电容器150的介质。图17所示的示例性实施方案仅仅是电容器150的一个例子。电容器150在沟槽136所形成的隔离区内可以具有各种实施方案。
以相似的方式，隔离沟槽137围绕着其中形成电阻器160的部分衬底40，以便在电容器150和二极管145之外，还将电阻器160隔离于晶体管26、27、28。掺杂区162被形成在导电性与其中形成电阻器160的衬底40部分相反的衬底40内。这种区域常常被称为阱。掺杂区161被形成在区域162内，以便构成电阻器160的电阻部分。区域161典型地被形成为螺旋图形，延伸跨越其中形成电阻器160的衬底40表面部分。电阻器导体163构成到掺杂区161一端的电接触，以便形成电阻器160的一个端子，且导体164构成到掺杂区161第二端的电接触，以便形成电阻器160的另一端子。所示的实施方案仅仅是电阻器160的一个示例性实施方案。
沟槽135、136、137典型地被形成为通过相似于场氧化物51-55的场氧化物141、142、143。这种实施方案尽可能减小了沟槽135、136、137所使用的空间。沟槽34、35、135、136、137可以被形成在衬底40的其它部分。例如，沟槽34、35、135、136、137中的任何一个可以在衬底40内其它位置处被形成为通过层42进入到衬底41中。
如从到无源元件的电连接中能够看到的那样，沟槽135、136、137不仅提供了对通过衬底41的导电的电隔离，而且提供了对制作在衬底40中的器件25的电学元件的电通路。这些隔离沟槽可以提供对掺杂类型相同于隔离沟槽的器件25的其它元件例如对有源器件的埋置层的额外通路。
回头参照沟槽34、35、135、136、137，通常由于宽度64决定于用来制作器件25的设备的最小线分辨率，故随着可得到线分辨率更小的新设备，就能够按比例缩小沟槽34、35、135、136、137。若没有沟槽34和35，则没有沟槽34和35的器件的闭锁尺度不按比例缩小，故晶体管27与28之间的间距不直接以较小的设备容量按比例缩小，器件各部分就必须重新设计而不仅仅是按比例缩小。但沟槽34、35、135、136、137以设备分辨率按比例缩小，从而方便了以设备容量来缩小器件25。于是，沟槽34、35、135、136、137提供了工艺灵活性并降低了成本。而且，距离63使得能够改变层42的厚度而不改变由沟槽34和35提供的低阻衬底接触。此外，沟槽34、35、135、136、137典型地比注入和随后的掺杂剂激活所能够形成的以及由掺杂剂扩散所能够形成的扩展更深地延伸进入到衬底41中。
此外，沟槽34、35、135、136、137收集了可能试图流过器件25的晶体管与其它元件，例如晶体管26、27、28、二极管145、电容器150、以及电阻器160之间的衬底40的载流子，从而降低了各晶体管之间以及器件25的任何其它有源或无源元件之间耦合的噪声。由于沟槽34和35环绕着各个晶体管26和28的外围，故沟槽34和35进一步阻断了载流子在各晶体管之间的流动，从而降低了各晶体管之间耦合的噪声。将沟槽34、35、135、136、137延伸通过层42进入到衬底41中，便于形成通过衬底41到沟槽34、35、135、136、137的电接触。衬底41典型地被连接到其中采用器件25的系统的最低电位。在此情况下，衬底41提供了到沟槽34、35、135、136、137的电接触，以偏置由沟槽34、35、135、136、137所形成的P-N结。这种偏置改善了沟槽34、35、135、136、137的势阱和载流子收集能力。在其它实施方案中，沟槽34、35、135、136、137可以具有为顶部，例如借助于省略重叠沟槽的绝缘体部分而形成的，或从侧面，例如用延伸通过层42的区域来从侧面接触沟槽而形成的电连接。当数字电路与模拟电路位于同一个半导体器件上时，这种载流子阻断是特别重要的。在此情况下，诸如沟槽34和35之类的隔离沟槽改善了模拟电路的精度，同时使数字电路能够工作于高频。由于沟槽的宽度64如上所述非常小，故沟槽34和35消耗的面积不很大，从而对集成半导体器件的集成密度没有负面影响。
一旦形成了诸如场氧化物51、52、53、54、55、141、142、143之类的场氧化物，就在不高于大约800℃的温度下执行方法中的所有步骤和操作，直至图12所述的激活双极晶体管和MOS晶体管中的掺杂剂。仅仅利用一次掺杂剂的激活操作，就改善了器件25的有源和无源元件的性能。而且，由于沟槽34、35、135、136、137的掺杂材料不必被退火，故沟槽34、35、135、136、137能够在制作器件25的方法中包括形成场氧化物区之后的任何时间被形成，且甚至能够被形成为通过场氧化物区，从而提高器件25的密度。对于典型的现有技术器件，因为扩散掺杂剂所要求的高温和长扩散时间对场氧化物区以及晶体管和其它有源器件的有源区掺杂剂有不利的影响，故必须在形成场氧化物区之前形成扩散的隔离区。因此，有源元件的性能受到了不利影响。
虽然用具体的优选实施方案描述了本发明，但显然，对于半导体技术领域的熟练人员来说，各种改变和变化是显而易见的。而且，有没有层42，都可以采用层43或44，且层43和44可以具有彼此相同或相反的导电性。在某些实施方案中，层42可以具有与衬底41相同的掺杂类型，或层42可以完全不存在。在一个这样的实施方案中，衬底41可以是轻掺杂的P型材料，而层42可以是中等掺杂的P型材料。可以用诸如高能注入，例如Mev的注入方法，将部分层42反掺杂成N型，以便将部分P型层42形成为峰值掺杂分布不小于本发明所述N型层42的掺杂的N型区。器件的其余情况如本发明所述的器件25。在另一相似的实施方案中，可以从衬底41省略层42且用诸如Mev注入掺杂部分衬底41，以便形成此处所述的用来形成衬底41表面上的峰值掺杂分布不小于本发明所述N型层42的掺杂的N型区的埋置层。器件的其余情况如本发明所述的器件25。此外，已经对特定的NPN、N沟道、以及P沟道晶体管结构描述了本发明，但本方法可直接应用于其它的双极晶体管以及其它的MOS晶体管、金属半导体FET(MESFET)、HFET、以及其它晶体管结构。

Claims (13)

1.一种制作半导体器件的方法，它包含：
提供第一导电类型的第一半导体材料的衬底；
在衬底表面上形成第二导电类型的第一区；
用填充有第一导电类型的第二半导体材料的第一隔离沟槽环绕第一区的第一部分；
在第一区的第一部分上形成第一电器件；以及
在第一区第一部分外面的第一区第二部分上形成第二电器件。
2.权利要求1的方法，其中，用填充有第一导电类型的第二半导体材料的第一隔离沟槽环绕第一区第一部分包括形成从第一区的表面延伸第一距离而进入到衬底中的开口以及在开口内形成掺杂的多晶硅，其中，部分掺杂的多晶硅与第一区形成P-N结。
3.权利要求2的方法，其中，形成从第一区的表面延伸第一距离而进入到衬底中的开口包括形成宽度不大于大约1.5微米且深度至少约为宽度3倍的开口。
4.权利要求1的方法，其中，用填充有第一导电类型的第二半导体材料的第一隔离沟槽环绕第一区第一部分包括在衬底表面上形成场隔离区；形成穿过场隔离区且进入到衬底中的开口；以及在开口内形成第二半导体材料。
5.权利要求1的方法，还包含用填充有第一导电类型的第二半导体材料的第二隔离沟槽环绕第一区第三部分，包括形成在第一区第一部分外面的第三部分并在第一区第三部分上至少形成双极晶体管的一部分以及至少形成作为第一电器件的第一MOS晶体管的一部分。
6.权利要求5的方法，其中，在第一区第三部分中形成双极晶体管的一部分包括在低于用来形成双极晶体管的一部分的掺杂剂激活温度的温度下形成双极晶体管的一部分，以及随后激活用来形成双极晶体管的一部分的掺杂剂和激活用来制作形成在第一区中的第一MOS晶体管的掺杂剂。
7.权利要求5的方法，其中，用填充有第二半导体材料的第二隔离沟槽环绕第一区第三部分包括形成从第一区的表面延伸第一距离而进入到衬底中的开口以及在开口内形成掺杂的多晶硅，其中，掺杂的多晶硅的一部分与第一区形成P-N结。
8.一种制作半导体器件的方法，它包含：
提供第一导电类型的第一半导体材料的衬底；
在衬底表面上形成第二导电类型的第一区，此第二导电类型与第一导电类型相反；
用填充有第一导电类型的第二半导体材料的第一隔离沟槽环绕第一区的第一部分，包括形成延伸穿过场隔离区的一部分且延伸第一距离而进入衬底中的沟槽，其中，至少一部分第二半导体材料与一部分第一区形成P-N结；
在第一区的第一部分中形成第一双极晶体管的至少一部分；
在第一区第一部分外面的第一区第二部分中形成第一MOS晶体管的至少一部分；
在形成第一MOS晶体管的有源区之后在重叠第一双极晶体管的该部分的有源区和第一MOS晶体管的有源区的第一区上形成保护层；以及
形成穿过保护层且暴露一部分第一区的第一开口，其中，第一开口重叠第一双极晶体管的该部分且留下重叠第一MOS晶体管有源区的保护层。
9.一种制作半导体器件的方法，它包含：
提供第一导电类型的第一半导体材料的衬底；
在衬底第一部分的表面上形成场隔离区；
用填充有与第一导电类型相反的第二导电类型的第二半导体材料的第一隔离沟槽环绕衬底的第一部分，包括形成延伸穿过一部分场隔离区且延伸第一距离而进入到衬底中的沟槽，其中，至少一部分第二半导体材料与一部分衬底形成P-N结；
在衬底的第一部分中形成第一MOS晶体管的至少一部分；以及
在衬底第一部分外面的衬底的第二部分中形成第一电器件。
10.权利要求9的方法，其中，提供衬底包括提供块材半导体衬底；在块材半导体衬底的表面上和衬底第一部分内形成第一导电类型的第一埋置层区；以及在衬底第一部分内形成重叠第一埋置层区域的外延层。
11.权利要求10的方法，还包括用填充有第二导电类型的第二半导体材料的第二隔离沟槽环绕衬底的第三部分，包括形成延伸第一距离而进入衬底中的第二隔离沟槽，其中，至少一部分第二半导体材料与一部分衬底形成P-N结。
12.权利要求9的方法，其中，用填充有与第一导电类型相反的第二导电类型的第二半导体材料的第一隔离沟槽环绕衬底第一部分，包括形成延伸第一距离而进入到衬底中的开口以及在开口内形成掺杂的多晶硅。
13.一种制作半导体器件的方法，它包含：
提供第一导电类型的半导体衬底；
在半导体衬底的表面上形成与第一导电类型相反的第二导电类型的第一区；以及
采用在沟槽内具有第一导电类型的半导体材料的隔离沟槽，隔离第一电器件以免电流经过第一区流到第二电器件。
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HK (1) HK1097104A1 (zh)
TW (1) TWI408779B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194471A (zh) * 2010-03-17 2011-09-21 西部数据技术公司 具有电连接到不锈钢表面上的金涂层的微驱动器的悬挂组合件
CN102754227A (zh) * 2010-01-22 2012-10-24 因西亚瓦(控股)有限公司 硅发光器件及其制造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070093150A (ko) * 2004-01-10 2007-09-17 에이치브이브이아이 세미콘덕터즈, 인크. 전력 반도체 장치 및 그 방법
US8530963B2 (en) * 2005-01-06 2013-09-10 Estivation Properties Llc Power semiconductor device and method therefor
US7511346B2 (en) * 2005-12-27 2009-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Design of high-frequency substrate noise isolation in BiCMOS technology
US7656003B2 (en) * 2006-08-25 2010-02-02 Hvvi Semiconductors, Inc Electrical stress protection apparatus and method of manufacture
US7666750B2 (en) * 2006-09-13 2010-02-23 Agere Systems Inc. Bipolar device having improved capacitance
US7888746B2 (en) * 2006-12-15 2011-02-15 Hvvi Semiconductors, Inc. Semiconductor structure and method of manufacture
US7608538B2 (en) * 2007-01-05 2009-10-27 International Business Machines Corporation Formation of vertical devices by electroplating
US7846789B2 (en) * 2007-10-16 2010-12-07 Texas Instruments Incorporated Isolation trench with rounded corners for BiCMOS process
US7880269B2 (en) * 2008-03-27 2011-02-01 Qimonda Ag Integrated circuit including a capacitor and method
CN101847663B (zh) * 2010-04-30 2012-08-15 上海新进半导体制造有限公司 一种瞬间电压抑制器及形成瞬间电压抑制器的方法
JP2016009808A (ja) * 2014-06-25 2016-01-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN113725215A (zh) * 2021-09-03 2021-11-30 电子科技大学 一种具有隔离结构的氮化镓集成电路

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4090254A (en) * 1976-03-01 1978-05-16 International Business Machines Corporation Charge injector transistor memory
JPS5586151A (en) * 1978-12-23 1980-06-28 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor integrated circuit
US4574469A (en) 1984-09-14 1986-03-11 Motorola, Inc. Process for self-aligned buried layer, channel-stop, and isolation
NL8500526A (nl) * 1985-02-25 1986-09-16 Philips Nv Werkwijze voor het als vertragingslijn adresseren van een geheugen met willekeurige toegankelijkheid en signaalverwerkingsinrichting voorzien van zo een vertragingslijn.
US4696097A (en) * 1985-10-08 1987-09-29 Motorola, Inc. Poly-sidewall contact semiconductor device method
US4663831A (en) * 1985-10-08 1987-05-12 Motorola, Inc. Method of forming transistors with poly-sidewall contacts utilizing deposition of polycrystalline and insulating layers combined with selective etching and oxidation of said layers
JPH0414868A (ja) * 1990-05-09 1992-01-20 Hitachi Ltd 半導体記憶装置とその製造方法
US5057895A (en) * 1990-08-06 1991-10-15 Harris Corporation Trench conductor and crossunder architecture
US5196373A (en) * 1990-08-06 1993-03-23 Harris Corporation Method of making trench conductor and crossunder architecture
JPH0653311A (ja) * 1992-07-31 1994-02-25 Kawasaki Steel Corp 半導体集積回路装置
US6249030B1 (en) * 1992-12-07 2001-06-19 Hyundai Electronics Industries Co., Ltd. BI-CMOS integrated circuit
JP3324832B2 (ja) * 1993-07-28 2002-09-17 三菱電機株式会社 半導体装置およびその製造方法
US5789776A (en) * 1995-09-22 1998-08-04 Nvx Corporation Single poly memory cell and array
AU8369398A (en) * 1997-07-11 1999-02-08 Telefonaktiebolaget Lm Ericsson (Publ) A process for manufacturing ic-components to be used at radio frequencies
US6271070B2 (en) 1997-12-25 2001-08-07 Matsushita Electronics Corporation Method of manufacturing semiconductor device
US6025225A (en) * 1998-01-22 2000-02-15 Micron Technology, Inc. Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same
KR100285701B1 (ko) * 1998-06-29 2001-04-02 윤종용 트렌치격리의제조방법및그구조
JP3532770B2 (ja) * 1998-07-08 2004-05-31 松下電器産業株式会社 半導体装置及びその製造方法
US7186609B2 (en) * 1999-12-30 2007-03-06 Siliconix Incorporated Method of fabricating trench junction barrier rectifier
SE0103036D0 (sv) * 2001-05-04 2001-09-13 Ericsson Telefon Ab L M Semiconductor process and integrated circuit
JP4306162B2 (ja) * 2001-08-22 2009-07-29 株式会社デンソー 半導体装置およびその製造方法
EP1353368A1 (en) * 2002-04-11 2003-10-15 AMI Semiconductor Belgium BVBA Semiconductor structure and method for manufacturing the same
US6855985B2 (en) * 2002-09-29 2005-02-15 Advanced Analogic Technologies, Inc. Modular bipolar-CMOS-DMOS analog integrated circuit & power transistor technology
US7041572B2 (en) * 2002-10-25 2006-05-09 Vanguard International Semiconductor Corporation Fabrication method for a deep trench isolation structure of a high-voltage device
SG141228A1 (en) * 2003-05-19 2008-04-28 Asml Netherlands Bv Lithographic apparatus and device manufacturing method
US7285458B2 (en) * 2004-02-11 2007-10-23 Chartered Semiconductor Manufacturing Ltd. Method for forming an ESD protection circuit
US7176524B2 (en) * 2005-02-15 2007-02-13 Semiconductor Components Industries, Llc Semiconductor device having deep trench charge compensation regions and method
US7285823B2 (en) * 2005-02-15 2007-10-23 Semiconductor Components Industries, L.L.C. Superjunction semiconductor device structure
US7253477B2 (en) * 2005-02-15 2007-08-07 Semiconductor Components Industries, L.L.C. Semiconductor device edge termination structure
US7482220B2 (en) * 2005-02-15 2009-01-27 Semiconductor Components Industries, L.L.C. Semiconductor device having deep trench charge compensation regions and method

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102754227A (zh) * 2010-01-22 2012-10-24 因西亚瓦(控股)有限公司 硅发光器件及其制造方法
CN102754227B (zh) * 2010-01-22 2015-09-23 因西亚瓦(控股)有限公司 硅发光器件及其制造方法
CN102194471A (zh) * 2010-03-17 2011-09-21 西部数据技术公司 具有电连接到不锈钢表面上的金涂层的微驱动器的悬挂组合件

Also Published As

Publication number Publication date
US7638385B2 (en) 2009-12-29
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