CN1788352A - 位线结构及其制造方法 - Google Patents

Abstract

本发明涉及一种位线结构以及相应的制造方法。根据所述方法，至少在第二接触(KS)和毗邻的第一接触(KD)附近用导电沟槽填充材料(5)填充隔离沟槽(T)，所述层与毗邻第二接触(KS)的第一掺杂区(D)互相连接以得到掩埋接触旁路线。

Description

位线结构及其制造方法

本发明涉及一种位线结构及其制造方法，以及更具体的涉及一种亚100nm位线结构及相关的制造方法，其可用于源极线和漏极线的相应选择驱动的非易失性SNOR存储电路中。

在获得存储电路的过程中，基本上是在存储器结构方面产生差别，所谓的NAND和NOR结构是最普遍的代表。在两种结构中，例如所谓的单晶体管存储单元以矩阵型方式排列并通过所谓的字线和位线被驱动。

虽然在NAND结构中多个开关元件或存储元件互相串联并通过共用选择栅或选择晶体管被驱动，但是NOR结构中的各个开关元件是以平行或矩阵型方式被组织的，其结果是每个开关元件可被单独选择。

图1A示出了所谓的SNOR结构(选择NOR)的简化说明，其中与具有“共源极”结构的NOR结构相比，各个开关元件SE1、SE2...通过相应的源极线SL1、SL2...并通过相应的漏极线DL1、DL2...被选择驱动。这种选择驱动例如借助相应的位线控制器BLC来执行，或者说其通过共用位线BL1、BL2...来实现。这样，由于SNOR结构不依赖于预定最小单元晶体管长度或沟道长度，因此有可能实现半导体电路布置的进一步收缩或更大范围的集成。

图1B示出了根据图1A的SNOR结构的普通布局的简化说明。根据图1B，在具有基本直条型结构的半导体衬底的有源区AA内形成开关元件或存储元件SE1、SE2...。该多个排列成列的条型有源区AA用同样以条型方式形成的成行层叠或字线叠层WL1、WL2...叠加在它们之上。这种条型有源区AA和以条型方式形成的字线叠层WL之间的每个交叉点或交叠区因此组成多个半导体部件或存储元件SE。

接触是为与各个漏区D和源区S形成接触所必需的，所述接触通常在有源区AA之上形成，但它们通常还可以进入毗邻的隔离区STI(浅沟槽隔离)内。在另外的优选代表第一金属化层的覆盖层内，接着为各个位线BL设置源极线SL1、SL2...以及漏极线DL1、DL2....在这种情况下，漏极线通过相应的漏极接触KD连接到有源区AA的相关的漏区D，源极线SL以相同的方式通过相应的源极接触连接到相关的源区S。

然而，这种普通位线结构的不利之处在于，由于附加的源极线的原因，出现比“公共源极”结构密两倍以上的金属化，该金属化表示用于更大范围的集成或进一步收缩的限制因子。

为改善集成密度，因此已经根据文献DE 100 62 245 A1提出在绝缘片(insulating fin)处形成作为隔离物的源极线和漏极线并借助附加的具有相应开口的绝缘层使相关的源区和漏区能够接触。然而，由于在衬底表面形成并保持平行状态的源极线和漏极线的原因，空间需求仍相对高并阻止了更大范围的集成。

图2A和2B示出了例如从文献US 6,438,030，B1得知的另外的位线结构的简化等效电路图以及简化截面图。

根据图2A和2B，在这种情况下，漏极线DL1、DL2...再次在衬底100的表面处形成作为表面位线，在该衬底内为在半导体衬底内获得掩埋源极线BSL1形成相互绝缘p-型阱101、102...。

为将各个源区S接触-连接到掩埋源极线BSL或p-型阱101、102...，所谓的掩埋带或掩埋连接层BS与源区S接触形成，作为一直进入p-型阱101内的p-型掺杂区。通过在表面处形成的硅化物层8，有可能在这种情况下源区S电连接到掩埋连接层BS并因此连接到掩埋源极线BSL。这样，半导体部件SE的每个源区S电连接到p-型阱101或掩埋源极线BSL。

另一方面，根据图2B，漏区D通过漏极接触KD电连接到表面位线DL1。此外，每个p-型阱或掩埋源极线BSL通过阱连接掺杂区WA及相关的源极接触KS电连接到在表面处确定路线的表面源极线SL1。为获得充分低的接触电阻，在半导体衬底内通常每32～64个单元形成这种类型的源极接触KS。

由于在半导体衬底内源极线基本形成作为掩埋源极线BSL并相应地减轻了在衬底表面处金属化的需求，因此可大大改善集成密度。然而，不利之处在于由于表面漏极线DL1和表面源极线SL1之间的线交叠的原因，因此尤其在源极接触KS的位置处仍出现面积损失。

因此，本发明是基于以下目的的，即提供一种能够获得进一步面积优化的位线结构及相关制造方法。

根据本发明，该目的借助关于上述位线结构的专利权利要求1的特征并借助关于上述方法的专利权利要求9的措施来实现。

尤其通过使用至少在第二接触和毗邻后者的第一接触区内填充有导电沟槽填充层的隔离沟槽，为获得掩埋接触旁路线沟槽填充层与毗邻第二接触的第一掺杂区互相电连接，金属化需求可被进一步减轻，其结果是可获得面积优化的位线结构。

优选地，隔离沟槽具有在其沟槽表面处形成的第一沟槽绝缘层、在第一沟槽绝缘层表面处形成的导电或不导电的屏蔽层以及在屏蔽层的表面上形成的第二沟槽绝缘层，沟槽填充层位于隔离沟槽的上面部分内，其结果是可获得尤其还用于亚100nm结构的具有显著的电特性和尤其是绝缘特性的半导体部件。

优选地，第二接触基本位于掩埋连接层之上，其结果是可省去另外的阱接触-连接并得到进一步改善的面积优化。

尤其通过使用自对准高导电性连接层，第一或第二接触之间的电连接和相关掺杂区以及沟槽填充层可以特别简单和有效的方式来实现。

优选地，衬底此外具有阱掺杂区，其中设置位线掺杂区，隔离沟槽伸出阱掺杂区外。这样可进一步显著改善相邻单元之间的绝缘特性。

本发明的更多有利的改进在进一步的权利要求中被表征。

以下参考附图根据示例性实施例更详细地描述本发明。

在图中：

图1A和1B示出了在SNOR存储电路中普通位线结构布局的简化等效电路图和简化平面图；

图2A和2B示出了另外的普通位线结构的简化等效电路图及相关的截面图；

图3A和3B示出了具有根据本发明的位线结构的半导体电路的布局的简化平面图和沿截面I-I的相关截面图；以及

图4A～9C示出了根据图3A的半导体电路布置的简化截面图，用于说明制造根据本发明的位线结构的过程中的基本方法步骤。

图3A和3B示出了半导体电路的布局的简化平面图以及沿截面I-I的相关截面图，用于说明根据本发明的位线结构，相同的参考标记表示相同的或与图1A～2B中的那些对应的元件或层，为此在下面省去重复描述。

在这种情况下，借助实例，图3A示出了根据本发明的可用于SNOR半导体存储电路内的位线结构的布局的简化平面图。

根据图3A和3B，在具有例如半导体衬底并优选结晶硅的衬底内，借助多个条型隔离沟槽T，多个条型有源区AA以列型方式在衬底内形成。如同在根据图1B的现有技术中一样，字线叠层WL垂直于所述条型有源区AA以行型方式在衬底的表面处形成，为获得例如作为半导体部件的非易失性存储元件SE，所述字线叠层具有例如栅氧化层或隧道层的第一绝缘层7A、例如浮置栅层的电荷存储层7B、例如ONO层序列(氧化物/氮化物/氧化物)的第二绝缘层7C以及作为实际驱动字线的控制层7D。

为了绝缘在字线叠层WL的侧壁处形成侧壁绝缘层或隔离物SO，指向第二接触或源极接触KS的隔离物被处理或被修整并具有减小的厚度。这些隔离物SP或被修整的隔离物TSP通常包括多个隔离层，借此有可能获得充分绝缘和相关的连接掺杂区或实际的第一和第二或漏极和源极掺杂区D和S。由于这些层及相关隔离物以及掺杂区被本领域的技术人员充分已知，因此这里省去其详细描述。

因此，在有源区AA和字线叠层WL之间的每个交叉点或交叠点处形成半导体部件或非易失性存储元件SE，为获得场效应晶体管结构，在字线叠层侧处所述元件具有作为例如n⁺的第一导电类型的第一和第二掺杂区的漏区D和源区S。

为获得根据本发明的面积优化的位线结构，现在至少在第二接触或源极接触KS和与后者毗邻的第一接触或漏极接触KD区内用导电沟槽填充层5填充隔离沟槽T，为获得掩埋接触旁路线，该沟槽填充层与毗邻第二接触KS或毗邻第一接触KD的第一掺杂区D互相电连接。

图9A～9C示出了根据图3A的半导体电路布置的另外的沿截面A-A、B-B和C-C的简化截面图，相同的参考标记再次表示相同的或与图1～3B中的那些对应的层或元件并在下面省去重复描述。

根据这些截面图以及相关的平面图，隔离沟槽T因此具有在其沟槽表面处形成的第一沟槽绝缘层2、在第一沟槽绝缘层2的表面处形成的屏蔽层3和在屏蔽层3的表面处形成的第二沟槽绝缘层4，获得掩埋接触旁路线的沟槽填充层5在隔离沟槽T的上面部分内形成并覆盖有与在第一接触KD附近的未覆盖连接区分开的第三沟槽绝缘层6。高掺杂多晶半导体材料优选用于屏蔽层3，原则上也可能使用例如金属的其它导电材料或例如未掺杂半导体材料或绝缘材料(SiO₂)的不导电材料。在这种情况下半导体材料尤其可以特别简单的方式被淀积并且不会在深沟槽内形成不希望有的间隙或空隙。所述屏蔽层3因此基本上用于相邻单元之间的改善的绝缘或屏蔽并尤其防止寄生晶体管沿着沟槽在衬底的方向产生或寄生晶体管沿着沟槽从一个单元阵列到相邻的单元阵列产生。采用相同方法穿通或封闭(latch-up)效应由此也被可靠地防止。

在半导体衬底内，为获得至少一个掩埋位线BSL，第二导电类型p的至少一个位线掺杂区101形成，如同在根据图2B的现有技术的情况下一样，并借助第二导电类型的掩埋连接层BS与第二掺杂区S电连接在一起。

更准确地说，如同在根据图2B的现有技术的情况下一样，优选借助在第二掺杂区S的区域内离子注入在位线掺杂区或p-型阱101内形成这种掩埋连接层或掩埋带BS，其结果是例如使用在掩埋连接层BS和第二掺杂区S的表面处以自对准方式形成的高导电性连接层8得到源区S和掩埋源极线BSL或p-型阱101之间的接触。

然而，优选地，与根据图2B的现有技术相比，现在源极接触或第二接触KS直接形成在掩埋连接层BS之上并且在形成在表面处的第一和第二表面绝缘层I1和I2内不使用另外的阱连接掺杂区WA，其结果是已经得到面积优化或面积增加。原则上，另外的阱连接掺杂区WA也可保持为用于位线掺杂区101的连接的位线连接掺杂区，如同在根据图2B的现有技术的情况下一样。

特别地，由于掩埋接触旁路线的原因的实际面积增加是由以下事实引起的，即形成作为第二表面位线的源极线SL现在直接位于形成作为第一表面位线的漏极线DL之上，并因此有可能获得最小位线结构宽度和最小位线间距的最小尺寸BLP(位线间距)。

在这种情况下，在第二接触KS区内在每个情况下第一表面位线DL具有中断，该中断通过位于隔离沟槽T内的掩埋接触旁路线被结束而没有另外的表面需求。

尤其是当获得亚100nm范围的半导体电路时，为改善电特性，第三沟槽绝缘层6借助所谓的STI法(浅沟槽隔离)优选形成作为浅沟槽绝缘层。这样得到衬底的优化的表面钝化以及在半导体衬底内形成的半导体部件的所得到的改善的电特性。

此外，衬底可具有第一导电类型n的阱掺杂区100，其中设置位线掺杂区101，隔离沟槽T伸出阱掺杂区100外进入半导体衬底1内。这样得到可靠地防止尤其是寄生晶体管结构以及封闭和穿通效应的尤其用于高压电路的高效绝缘结构。因此这种类型的位线结构对于具有亚100nm范围的结构的半导体电路是尤其重要的。

虽然尤其借助上述优选具有硅化物的自对准高导电性连接层8以特别简单的方式可获得相应掺杂区之间的电连接和相关接触以及沟槽填充层5，但根据未被说明的另外的示例性实施例，这种类型的连接层8也可借助相应配置的接触KS和KD而被直接获得。

因此，为获得第一掺杂区D和沟槽填充层5的未覆盖连接区之间的电连接，根据上述连接层8的区域，第一接触KD的底区可从第一掺杂区D延伸到沟槽填充层5的未覆盖连接区。采用相同方式，第二接触KS也可具有上述自对准连接层8的底区，并且因此把第二掺杂区S和掩埋连接层BS电连接在一起。这导致相应的第一和第二表面位线DL和SL以依赖于在每种情况下可得到的标准方法的方式接触-连接到相关的第一和第二掺杂区D和S以及掩埋连接层或掩埋接触旁路线。

图4A～9C示出了沿各个截面A-A、B-B和C-C的简化截面图，用于说明在制造根据本发明的位线结构的过程中的基本方法步骤，相同的参考标记再次表示相同的或与图1～3B中的那些对应的元件或层，并且在下面省去重复描述。

根据图4A～4C，于是在半导体衬底1内形成第一导电类型n的阱掺杂区100和第二导电类型p的位线掺杂区101之后，其优选通过离子注入来实现，首先使用被构图的第一硬掩蔽层HM1和在下面的垫氧化物(pad oxide)PO形成深隔离沟槽T。在这种情况下，隔离沟槽T优选伸出阱掺杂区100外进入半导体衬底1内，其结果是得到可靠地防止尤其是寄生晶体管结构以及封闭和穿通效应的尤其用于高压电路的高效绝缘结构。

优选执行在DRAM制造中使用的用于形成深隔离沟槽的方法，但所涉及的沟槽不是局部分隔的沟槽，而是细长的隔离沟槽。

其后，优选采用所谓的内衬氧化物(liner oxide)形式的第一沟槽绝缘层2例如在隔离沟槽T的沟槽表面处用热的方法形成。虽然第一硬掩蔽HM1具有Si₃N₄，但例如SiO₂优选用于第一沟槽绝缘层2和垫氧化物PO。

根据图5A～5C，导电或不导电的屏蔽层3随后在隔离沟槽T的下面部分内在沟槽绝缘层2的表面处形成，优选地，用例如高掺杂或未掺杂的半导体材料(例如多晶硅)或一些其它导电或不导电的材料完全填充沟槽并且其后执行内腐蚀(etching-back)步骤。

第二沟槽绝缘层4随后在屏蔽层3的表面处形成，在这种情况下，由于对屏蔽层3使用半导体材料，因此氧化层优选借助热处理生长。为在第二沟槽绝缘层4的表面处形成作为掩埋接触旁路线的导电沟槽填充层5，借助实例，执行进一步的淀积工艺以优选用高掺杂半导体材料(多晶硅)填充沟槽填充层5，其后内腐蚀直到衬底表面，由Si₃N₄构成的第一硬掩蔽层HM1最终被去除或剥离。再次还可能对沟槽填充层5使用替换的导电材料。

其后，根据图6A～6C，使用第二硬掩蔽层HM2，例如借助标准STI方法，从上面沟槽部分去除沟槽填充层5的不需要的部分，第二硬掩蔽层也具有Si₃N₄，并且尤其至少部分地覆盖提供用于掩埋接触旁路线的沟槽填充层5的连接区。作为替换，恰好在这里有可能在未覆盖区内另外形成氧化层，因而结果在未覆盖浅沟槽内形成另外的内衬氧化物。

根据图7A～7C，第二硬掩蔽层HM2接着经受所谓的“拉回式(pull-back)”刻蚀，其结果是该层被部分内腐蚀并且边缘被弄圆。其后例如借助HDP法(高密度等离子体)淀积优选作为浅沟槽隔离(STI)的第三沟槽绝缘层6，其结果是沟槽T的未覆盖的上面部分现在再次被填充，与沟槽填充层5的被剩余的第二硬掩蔽层HM2覆盖的连接区分开。为去除剩余的垫氧化层PO以及剩余的第二硬掩蔽层HM2，借助实例有可能进行化学机械抛光(CMP)及其后的HF浸渍。

此外，恰好在这里，在半导体衬底的未被示出的表面部分内，有可能例如获得高压电介质并优选去除图中所示出的相关单元区上的该高压电介质的第一部分。

根据图8A～8C，其后，再次借助普通方法，作为实例，半导体部件在衬底的表面处形成，在当前情况下，非易失性半导体存储元件SE例如通过形成和构图字线叠层WL而被获得，该字线叠层具有第一绝缘层或隧道绝缘层7A、叠置电荷存储层7B、叠置第二绝缘层或ONO层序列7C以及终止控制层7D。

此外，在这种情况下，隔离物SP以及被修整的隔离物TSP在以条型方式形成的字线叠层的侧壁处形成，借此第一和第二掺杂区S和D以及掩埋连接层BS的形成通常优选借助离子注入来实现。采用相同方法，在这种情况下也可能形成用于获得所谓的连接掺杂区的隔离物结构(未示出)。如果合适，为获得用于连接位线掺杂区101的普通位线连接掺杂区，作为实例，此外也有可能形成普通阱连接掺杂区WA，如同在根据图2B的现有技术的情况下一样。

尤其对于形成掩埋连接层BS来说，因此指向第二接触KS的隔离物被修整或被处理，其结果是得到具有减小的厚度的被修整的隔离物TSP。使用这些被修整的隔离物TSP，第二导电类型的掩埋连接层BS的形成可因此采用自对准方式优选借助离子注入来实现。

根据图9A～9C，用于将第一和第二掺杂区D和S电连接到沟槽填充层5或掩埋连接层BS的高导电性连接层8在尤其是去除在沟槽填充层5的连接区处的剩余的第二硬掩蔽层HM2后形成。

为采用自对准方式形成高导电性连接层8，作为实例，首先例如钴、镍或铂的可硅化材料或可硅化金属层被淀积在整个区域上方。其后使用用于形成高导电性连接区8以及字线叠层WL的任选的高导电性控制层7F的可硅化材料来转变未覆盖的半导体材料的表面层，在不与半导体材料(硅)接触的表面处没有硅化物形成，相反淀积材料(金属)剩余，为此被淀积但没有被硅化的金属层可借助优选湿化学腐蚀法被选择性地内腐蚀。这样，可采用自对准方式形成高导电性连接层8以及高导电性控制层7F。

其后，第一表面绝缘层I1在衬底表面处形成作为中间电介质并且其中在第一掺杂区D上面产生第一接触或漏极接触KD。第一接触KD优选包括通向第一掺杂区D上面的连接层8的接触孔(通孔)，其中TiN层优选形成作为阻挡层以及钨层作为填充层。其后，在第一表面绝缘层I1的表面处或在第一金属化平面内形成第一表面位线BL，该表面位线通过第一接触KD与第一掺杂区D相接触。

其后，在第一表面绝缘层I1或第一表面位线BL的表面处形成第二表面绝缘层I2，并且第二接触或源极接触KS采用与第一接触KD相似的方式再次形成在掩埋连接层BS之上直到在第二表面绝缘层I1、I2内相关高导电性连接层8。最后，在第二表面绝缘层I2的表面处或在第二金属化平面内，导电层淀积在整个区域上方并以这种方式被构图以便产生第二表面位线SL，其通过第二接触KS与第二掺杂区S形成接触。

这样得到具有最小位线间隔BLP(位线间距)的位线结构，因而结果形成面积优化和改善的集成密度。此外，由于特殊的绝缘结构的原因，甚至在亚100nm范围内也可获得具有显著的电特性的半导体电路。

以上已经根据非易失性SNOR半导体存储电路描述了本发明。然而，本发明不限于此并且以相同的方式包括另外的具有相应的位线结构的半导体电路。此外，本发明并不局限于所描述的硅半导体衬底及相关材料，而是以相同的方式包括具有相应的掺杂或绝缘可能性的替换半导体材料。采用相同方式，还有可能对源区和漏区以及相关的源极线和漏极线进行相应的互换。

Claims (17)

1.一种位线结构，包括

半导体衬底(1，100，101)，其用于获得多个半导体部件(SE)，每个半导体部件具有第一导电类型(n)的第一掺杂区(D)和与第一导电类型相反的第二导电类型(p)的第二掺杂区(S)；

第二导电类型(p)的位线掺杂区(101)，其用于获得至少一个掩埋位线(BSL)，该区在半导体衬底内形成并电连接到第二掺杂区(S)；

至少一个隔离沟槽(2)，其形成在半导体衬底内基本平行于掩埋位线(BSL)用于其绝缘；

第一表面绝缘层(I1)，其在半导体衬底的表面处形成；

第一表面位线(DL)，其在第一表面绝缘层(I1)的表面处形成并且通过第一接触(KD)电连接到第一掺杂区(D)；

第二表面绝缘层(I2)，其在第一表面绝缘层(I1)和/或第一表面位线(DL)的表面处形成；以及

第二表面位线(SL)，其在第二表面绝缘层(I2)的表面处形成并且通过至少一个第二接触(KS)电连接到第二掺杂区(S)，

其特征在于

第一表面位线(DL)在第二接触(KS)区内具有中断，以及

隔离沟槽(T)至少在第二接触(KS)和毗邻后者的第一接触(KD)区内具有导电沟槽填充层(5)，为获得掩埋接触旁路线该导电沟槽填充层与毗邻第二接触(KS)的第一掺杂区(D)互相电连接。

2.如权利要求1所述的位线结构，

其特征在于隔离沟槽(T)具有在其沟槽表面处形成的第一沟槽绝缘层(2)、在第一沟槽绝缘层(2)的表面处形成的导电或不导电的屏蔽层(3)和在屏蔽层(3)的表面上形成的第二沟槽绝缘层(4)，并且在该第二沟槽绝缘层上沟槽填充层(5)形成在隔离沟槽(T)的上面部分内。

3.如权利要求1或2所述的位线结构，

其特征在于第二掺杂区(S)通过相关的掩埋连接层(BS)连接到掩埋位线(BSL)，并且第二接触(KS)基本形成在掩埋连接层(BS)的其中一个之上或阱连接掺杂区(WA)之上用于连接掩埋位线(BSL)。

4.如权利要求3所述的位线结构，

其特征在于第二接触(KS)直接或借助自对准高导电性连接层(8)连接到第二掺杂区(S)及相关的掩埋连接层(BS)。

5.如权利要求1～4中的一个所述的位线结构，其特征在于浅沟槽绝缘层(6)在沟槽填充层(5)的表面处形成。

6.如权利要求1～5中的一个所述的位线结构，其特征在于毗邻第二接触(KS)的第一接触(KD)直接或借助自对准高导电性连接层(8)连接到毗邻第二接触(KS)的第一掺杂区(D)及沟槽填充层(5)的相关的未覆盖连接区。

7.如权利要求1～6中的一个所述的位线结构，其特征在于衬底具有阱掺杂区(100)，其中设置位线掺杂区(101)，并且隔离沟槽(T)伸出阱掺杂区(100)外。

8.如权利要求1～7中的一个所述的位线结构，其特征在于半导体部件具有多个以矩阵型方式布置并具有第一绝缘层(7A)、电荷存储层(7B)、第二绝缘层(7C)和控制层(7D)的非易失性存储元件(SE)。

9.一种用于至少在第二接触(KS)和毗邻后者的第一接触(KD)区内制造位线结构的方法，包括以下步骤：

a)在衬底(1，100)内形成位线掺杂区(101)；

b)在衬底内形成隔离沟槽(T)；

c)在沟槽(T)的沟槽表面处形成第一沟槽绝缘层(2)；

d)在隔离沟槽(T)的下面部分内在沟槽绝缘层(2)的表面处形成屏蔽层(3)；

e)在屏蔽层(3)的表面处形成第二沟槽绝缘层(4)；

f)在第二沟槽绝缘层(4)的表面处形成作为掩埋接触旁路线的导电沟槽填充层(5)；

g)至少在第二接触(KS)区内在沟槽填充层(5)的表面处形成第三沟槽绝缘层(6)；

h)在衬底的表面处形成多个将被连接并分别具有第一和第二掺杂区(D，S)的半导体部件(SE)；

i)形成至少一个用于连接位线掺杂区(101)的位线连接掺杂区(BS，WA)；

j)在衬底表面处形成第一表面绝缘层(I1)；

k)在第一表面绝缘层(I1)内至少形成毗邻将要形成的第二接触(KS)的第一接触(KD)；

1)在第一表面绝缘层(I1)的表面处采用其在将要形成的第二接触(KS)区内具有中断的方式形成第一表面位线(DL)；

m)在第一表面绝缘层(I1)和/或第一表面位线(DL)的表面处形成第二表面绝缘层(I2)；

n)在第一和第二表面绝缘层(I1；I2)内至少形成第二接触(KS)；以及

o)在第二表面绝缘层(I2)的表面处形成第二表面位线(SL)；

10.如权利要求9所述的方法，

其特征在于，在步骤d)中，在隔离沟槽(T)内淀积不导电或导电材料作为屏蔽层(3)并被内腐蚀。

11.如权利要求9或10所述的方法，

其特征在于，在步骤g)中，第三沟槽绝缘层(6)借助STI法形成。

12.如权利要求9～11中的一个所述的方法，

其特征在于，在步骤k)中，第一接触(KD)直接或借助自对准高导电性连接层(8)把沟槽填充层(5)的未覆盖连接区与相关的第一掺杂区(D)连接起来。

13.如权利要求9～12中的一个所述的方法，

其特征在于

步骤i)包括形成作为位线连接掺杂区的掩埋连接层(BS)和/或阱连接掺杂区(WA)用于连接掩埋位线(BSL)；以及

在步骤n)中，第二接触(KS)直接或借助自对准高导电性连接层(8)基本形成在位线连接掺杂区(BS，WA)之上。

14.如权利要求13所述的方法，

其特征在于，

在步骤a)中，结晶硅用作衬底，

在步骤f)中，高掺杂多晶硅被淀积作为第二沟槽填充层(5)，以及

硅化物是从可硅化材料转变来的，作为自对准高导电性连接层(8)。

15.如权利要求9～14中的一个所述的方法，

其特征在于SiO2形成作为第一到第三沟槽绝缘层(2，4，6)。

16.如权利要求9～15中的一个所述的方法，

其特征在于，在步骤a)中，第一导电类型(n)的阱掺杂区(100)此外在衬底内形成，在该区中设置第二导电类型(p)的位线掺杂区(101)，以及

在步骤b)中，隔离沟槽(T)伸出阱掺杂区(100)外。

17.如权利要求9～16中的一个所述的方法，

其特征在于半导体部件具有多个以矩阵型方式形成并具有第一绝缘层(7A)、电荷存储层(7B)、第二绝缘层(7C)和控制层(7D)的非易失性存储元件(SE)。

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