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CN1638148A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件包括多个单元，每一单元包括垂直金属氧化物半导体场效应晶体管(MOSFET)。单元包括：在第一基极区里形成的第一源极区，在第一基极区里形成的且与第一源极区分离的第二源极区，以及在第一基极区里形成的且布置在第一和第二源极区之间的第二基极区。该半导体器件还包括在多个单元中的每一个的附近形成的沟槽栅极。单元的第二基极区与相邻单元的第二基极区分离，并且单元的第一或第二源极区与相邻单元的第一或第二源极区分离。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种具有多个垂直金属氧化物半导体场效应晶体管(MOSFET)单元的半导体器件。
背景技术
在功率电子学领域里使用垂直MOSFET。一般使用的垂直MOSFET是沟槽栅极型MOSFET。该垂直MOSFET包括第一和第二源电极区以及基极区。当从上看时，以第一源极区、基极区和第二源极区的顺序布置这三个区域。第一和第二源极区为第一导电类型(例如，N+源极区)，基极区为与第一导电类型相对的第二导电类型(例如，P+基极区)。
在日本未审查专利公开No.2000-031484中描述了具有多个垂直MOSFET单元的半导体器件的例子。该半导体器件目的在于增加单元密度和降低导通电阻。图20示出了该半导体器件。在P+基极区101上形成N+源极区102。该N+源极区102具有露出P+基极区101的开口。图21是该器件的顶视图。在该器件的表面部分中顺序地布置第一N+源极区103、P+基极区104和第二N+源极区105三个区域。
在图20和21中示出的半导体器件具有成排地布置的多个单元。因此，两个相邻单元的P+基极区101是连续的。进一步，N+源极区102为两个相邻单元所共有。换句话说，相邻单元的N+源极区102是连续的。
在该半导体器件中，仅在N+源极区102的两侧里形成沟道区106。因此该器件不能获得高沟通道密度，其阻止了达到更大功率的MOSFET。
另外，图20和21中示出的半导体器件具有在P+基极区104两侧中连接第一和第二N+源极区103和105的连接部分107。形成连接部分107和P+基极区104所需要的最小宽度限制了集成度的增加。因此限制了整个沟道宽度，使得难以减小导通电阻。
一般在垂直MOSFET中，当施加超过耐压的高反偏压电压时，雪崩电流流过基极区。因此，如果反偏压电压增加，由于雪崩击穿雪崩电流流出。
因此，如果多个垂直MOSFET的基极区相互接近，那么集中巨大的电流将引起栅极氧化层击穿等等。
发明内容
根据本发明的第一方面，半导体器件包括多个单元，每一单元包括垂直金属氧化物半导体场效应晶体管(MOSFET)。该单元包括：在第一基极区里形成的第一源极区，在第一基极区里形成的且与第一源极区分离的第二源极区，以及在第一基极区里形成的且布置在第一和第二源极区之间的第二基极区。该半导体器件还包括：在多个单元中的每一个的附近形成的沟槽栅极。一个单元的第二基极区与相邻单元的第二基极区分离，并且一个单元的第一或第二源极区与相邻单元的第一或第二源极区分离。
根据本发明的另一方面，半导体器件包括多个单元，每一单元包括垂直金属氧化物半导体场效应晶体管(MOSFET)。该单元包括：在第一基极区里形成的第一源极区，在第一基极区里形成的且与第一源极区分离的第二源极区，以及在第一基极区里形成的且布置在第一和第二源极区之间的第二基极区。该半导体器件还包括：在多个单元中的每一个的附近形成的沟槽栅极。除了与第二基极区相邻的部分外，沿着每一单元的侧面形成在第一和第二源极区下的第一基极区里的沟道区。
附图说明
参考附图，从下面的描述中本发明的上述和其它目的、优点以及特征将更加明显，其中：
图1是表示本发明实施例的半导体器件的单元的平面布局的视图；
图2A和2B是图1的半导体器件分别沿着线A-A和线B-B的横剖面视图；
图3是表示本发明另一实施例的半导体器件的单元的平面布局的视图；
图4A和4B是图3的半导体器件分别沿着线A-A和线B-B的横剖面视图；
图5是为了说明图1和图3的半导体器件的制造方法的横剖面视图；
图6是为了说明图1和图3的半导体器件的制造方法的横剖面视图；
图7是为了说明图1和图3的半导体器件的制造方法的横剖面视图；
图8是为了说明图1和图3的半导体器件的制造方法的横剖面视图；
图9是为了说明图1和图3的半导体器件的制造方法的横剖面视图；
图10是为了说明图1和图3的半导体器件的制造方法的横剖面视图；
图11A和11B是为了说明图3的半导体器件的制造方法的横剖面视图；
图12A和12B是为了说明图3的半导体器件的制造方法的横剖面视图；
图13A和13B是为了说明图3的半导体器件的制造方法的横剖面视图；
图14A和14B是为了说明图3的半导体器件的制造方法的横剖面视图；
图15A和15B是表示本发明变化的实施例的半导体器件的横剖面视图；
图16A和16B是为了说明本发明变化的实施例的半导体器件制造方法的横剖面视图；
图17是图1和图3的半导体器件的部分放大视图；
图18是表示单元之间的间隔是十字形的单元的平面布局视图；
图19是表示单元的平面布局的另一实施例视图；
图20是相关技术的半导体器件的透视图；
图21是表示图20的半导体器件中的单元的平面布局视图；
具体实施方式
参考示例性的实施例，现在在此描述本发明。本领域技术人员将知道：使用本发明的讲解能实现许多可替换的实施例，以及本发明不限于为了说明的目的所阐述的实施例。
在下文中参考附图说明本发明的优选实施例。图1表示在一种实施例的半导体器件中的单元的平面布局。图2A和2B表示分别沿着图1的线2A-2A和线2B-2B的横剖面。
本实施例的半导体器件1具有多个垂直MOSFET(单元)2。在MOSFET 2之间的间隔中形成的沟槽栅极电极(栅极)4包围垂直MOSFET 2。因此，垂直MOSFET 2是沟槽栅极型MOSFET，也称为UMOS。
垂直MOSFET 2具有如图2A和2B中示出的P-基极区(低浓度基极区)30。在栅极电极4包围的区域里形成P-基极区30。
垂直MOSFET 2还具有：第一N+源极区(第一源极区)21，P+基极区(高杂质基极区)22，以及第二N+源极区(第二源极区)23。当从上看时，以该顺序布置这三个区：第一源极区21，基极区22和第二源极区23。
在P-基极区30的表面部分里形成第一N+源极区21。在P-基极区30的至少表面部分里形成P+基极区22。在该实施例中，P+基极区22存在于如图2A和2B中所示的P-基极区30的整个深度里。在不同于形成第一N+源极区的那部分的P-基极区30的表面部分中形成第二N+源极区23。P-基极区30存在于第一和第二N+源极区21和23下。
当从上看时，第一N+源极区21、P+基极区22和第二N+源极区23的三个区每一个都基本上是矩形形状。他们基本上是立方体形。为了简化，图1示出了附图标记21、22和23分别表示仅一个MOSFET 2的第一N+源极区，P+基极区，和第二N+源极区。
在每个垂直MOSFET 2中，第一N+源极区21和第二N+源极区23相互分离。
进一步，因为栅极电极4存在于相邻的垂直MOSFET 2之间，MOSFET 2的N+源极区(第一N+源极区21和第二N+源极区23)相互分离。MOSFET 2的P+基极区也相互分离。
当从上看时，布置三个区21、22、23所沿着的布置方向C在如图1和17中所示的所有垂直MOSFET 2中是相同的。垂直MOSFET 2可以具有相同尺寸。
在如图1和17中所示的布置方向C上相互偏移垂直于布置方向C的正交方向D上的相邻的垂直MOSFET 2的P+基极区22的位置。换言之，可相互交替地布置垂直MOSFET 2。具体地，如果垂直MOSFET2在布置方向C上的长度为L，那么偏移距离为L/2。因此，垂直MOSFET2之间的间隔为T形。
图3和图4示出了另一实施例的半导体器件。图3示出了在半导体器件40中的单元的平面布局。图4A和4B示出了分别沿着图3的线4A-4A和线4B-4B的横剖面。
除了垂直MOSFET 2，半导体器件40具有P+基极区(高杂质基极区)3，每一个作为一个单元。该P+基极区具有与MOSFET 2基本相同的尺寸。除了上述区别，半导体器件40具有与半导体器件1相同的结构。在半导体器件40中，单元中的一些不是垂直MOSFET 2而是P+基极区3。
在下文中参考图5至14说明半导体器件1和40的制造方法。为了简化，图5至10示出了相应于图1和3的线1A-1A和3A-3A的仅仅一部分的横剖面。
图11到14示出了半导体器件40的制造方法。象图4那样，图11到14示出了相应于图3的线4A-4A和4B-4B的整个部分的横剖面。
参考第一到图5，在N+硅衬底(半导体衬底)5上形成N-外延层6。
N+硅衬底5优选地具有晶体表面(100)，并掺杂1*1019/cm3到8*1019/cm3的砷(As)。例如对于6英寸的晶片，N+硅衬底5的厚度为600到700μm。
基于MOSFET的耐压和导通电阻确定N-外延层6的厚度和杂质浓度。在该实施例中，N-外延层6具有约5μm的厚度，并掺杂约2*1016/cm3的磷(P)。
接着参考图6，通过热氧化形成厚度10到50nm的氧化层(SiO2)7。然后，通过化学蒸气淀积(CVD)在其上连续淀积厚度为100到200nm的氮化物层(Si3N4)8和厚度为100到200nm的氧化层9。通过光刻对氧化层7、氮化物层8和氧化层9的复合层进行构图。
然后，使用复合层作为掩模执行硅蚀刻，因此，在N-外延层6里形成沟槽10。
由于他们影响垂直MOSFET 2的耐压和导通电阻，所以，沟槽10的深度和宽度以及沟槽之间的距离应该为合适值。然而，关于后来淀积的杂质扩散层的形成，允许一些自由度。例如通过微加工，沟槽10的宽度能为0.5μm或更小。沟槽10的深度优选地小于N-外延层6的厚度并大于后来形成的P基极层的厚度。在该实施例中，沟槽10的厚度约为1到1.5μm。
参考图7，蚀刻掉复合层，沟槽10的开口和底部的拐角是圆的。使拐角变圆的方法包括下面的方法。
日本未审查专利公开No.10-223891介绍了在氧气中约1100℃下在硅表面上生长牺牲氧化层，然后将它蚀刻掉。“Proceedings ofInternational Symposium on Power Semiconductor Devices andICs(2000)”介绍了在氢气中约950℃下执行热处理的另一方法。
接着，参考图8，在N-外延层6的表面上和沟槽10的内表面上通过热氧化形成厚度为10到100nm的栅极氧化层11。进一步，在其上通过CVD淀积多晶硅12。
为了保证用多晶硅12填满沟槽10，多晶硅12的厚度大于沟槽10的开口宽度。例如，如果沟槽10的开口宽度为0.35μm，由于沟槽10的开口宽度通过圆处理能增加，所以多晶硅12的厚度为0.35到0.7μm。
由于它用作栅极电极4，多晶硅12优选地为低电阻。一个方法是扩散P或As到淀积的多晶硅12中以使其为高浓度N型。另一方法是淀积其中扩散了杂质的多晶硅12。
参考图9，回蚀刻多晶硅12使得多晶硅12只保留在沟槽10内以用作栅极电极4。例如，蚀刻多晶硅12直到其上端低于N-外延层6的表面0.1到0.3μm。
在此之后，如图10中所示，通过CVD在栅极电极4和栅极氧化层11上生长氧化层，然后回蚀刻直到N-外延层6的表面露出。因此，栅极电极4以及栅极电极11的上表面被氧化层覆盖。
现在参考图11A和11B，向N-外延层6的上部中注入离子。例如，注入的离子是硼(B)或氟化硼(BF2)。此后，在氧化物或氮化物气体中热处理N-外延层6的上部。该离子注入和热处理改变N-外延层6的上部为P-基极区(低浓度基极区)30。例如，P-基极区30的厚度小于沟槽10。
在该工艺中，具有30到80keV的能量和5*1012/cm2到5*1013/cm2的剂量的B离子注入、以及在950℃到1150℃的几十分钟的热处理使得形成厚度约为0.5到1.5μm的P-基极区30。热处理的温度可以根据期望的P-基极区30的深度设定。
进一步，在因此形成的P-基极区的上部里，连续地执行As离子注入和在氧化物或氮化物气体中的热处理。如图11A和11B中所示，离子注入和热处理使P-基极区30的上部变成N+源极区21或23。离子注入工艺使用具有给定掩模图案的光刻胶掩模13来形成在图3或1中示出的布局中的N+源极区21和23。在该离子注入工艺中，作为P+基极区22或P+扩散区3的区域被掩模。
在该工艺中，具有30到100keV能量和1*1015/cm2到5*1016/cm2的剂量的As离子注入以及在800℃到900℃的几分钟到几十分钟的热处理使得形成厚度约为0.1到0.5μm的N+源极区21，23。
此后，如图12A和12B所示去除光刻胶掩模13。
接着参考图13A和13B，在不同于N+源极区21和23的P基极区里注入B或BF2离子。此后，在氧化物或氮化物气体中执行热处理。该离子注入和热处理使P基极区的上部变成P+基极区22或P+区3。离子注入工艺使用具有给定掩模图案的光刻胶掩模14。在N+源极区21和23上形成光刻胶掩模14。这形成了在图3中示出的布局中的P+基极区22和P+区3或形成了在图1中示出的布局中的P+基极区22。
此后，如图14A和14B中所示去除光刻胶掩模14。
最后，例如，淀积由钛(Ti)或氮化钛(TiN)组成的阻挡金属15，并在其上形成铝层16，如图2和4中所示。进一步，在N+硅衬底5的背面上形成漏极电极17。
上面的工艺分别生产如图2和4中所示的半导体器件1和40。
在上面的制造工艺中，在图13的阶段的热处理可以减少处理时间。如图15中所示，这导致与图14中所示的结构比较时P+基极区22和3的厚度减小。由此P+基极区30保留在P+基极区22和3的下面。
可替换地，在图13的阶段的离子注入工艺可以省略如图16中所示的光刻胶掩模14的形成。在这种情况下，为了在N+源极区21和23下留下P-基极区30，应该仅将该离子注入到P基极区的表面部分里。为此，优选地形成比图15中示出的那些更薄的P+基极区22和3。
如前所述，半导体器件的每一单元是布置在单元之间的沟槽栅极电极4所包围的垂直MOSFET 2。垂直MOSFET 2在栅极电极4包围的区域里具有P-基极区30。垂直MOSFET 2还具有：第一N+源极区(第一源极区)21，P+基极区(高杂质基极区)22，以及第二N+源极区(第二源极区)23。在P-基极区30的表面部分里形成这三个区。P+基极区22可以达到P-基极区30的底部。当从上看时，这三个区以这样的方式布置：在第一和第二源极区之间设置高浓度基极区。
因此，P-基极区30至少在第一和第二N+源极区21和23下存在。一个垂直MOSFET 2的第一和第二N+源极区21和23相互分离。相邻的垂直MOSFET 2的P+基极区22也相互分离。相邻的垂直MOSFET 2的N+源极区(第一和第二N+源极区21和23)也相互分离。
由此，如图17中所示，沿着栅极电极4形成在垂直MOSFET 2的第一和第二N+源极区21和23下的P-基极区30中的沟道区18。该结构允许比图21中示出的结构更高的沟道密度，增加电流容量以实现更高功率的MOSFET。
在上面的实施例中，第一N+源极区21，P+基极区22，以及第二N+源极区23基本上是矩形形状。因此，当从上看时，沟道区18基本上是U形。
该实施例允许比其中沟槽结构具有条形形状的图21的结构更高的集成密度。进一步，第一和第二N+源极区21和23在P+基极区22中不存在。这消除了在P+基极区22的两侧里形成N+源极区的需求，其使得具有更高的集成密度。更高的集成密度使得沟道密度增加，因此提高电流容量。
由此该实施例实现更低的导通电阻。
如以前所述，在布置方向C上相互偏移在垂直于布置方向C的正交方向D上的相邻的垂直MOSFET 2的P+基极区22的位置。换言之，P+基极区22不对准。这避免了流过每一个P+基极区22的雪崩电流的集中，因而实现高击穿电阻。
尤其，由于偏移距离是垂直MOSFET 2在布置方向C上的长度L的一半，所以最优化了P+基极区22的位置，由此实现可能的最高击穿电阻。
在本发明的半导体器件中，可能以这种方式布置垂直MOSFET2：MOSFET 2之间的间隔是十字形的。然而，在这种情况下，难以以多晶硅12(栅极电极4)完全填充间隔，导致将在十字形的中心部分形成孔或凹槽。
为了避免这一点，半导体器件1和40以这种方式放置垂直MOSFET 2：MOSFET 2之间的间隔是T形的。这使得该间隔容易被多晶硅12填满。这防止了在间隔区域里孔或凹槽的形成。
上面的说明示出了这种情况，其中：第一和第二源极区是N+源极区21和23，高浓度基极区是P+基极区22和3，以及低浓度基极区是P-基极区30。然而该发明不限于此，并且每一个区的导电类型可以相反。第一和第二源极区可以是P+源极区，高浓度基极区可以是N+基极区，以及低浓度基极区是N-基极区。在这种情况下，半导体衬底是P+型以及外延层是P-型。
上面的说明示出了这种情况，其中：在布置方向C上相互偏移在垂直于布置方向C的正交方向D上的相邻的垂直MOSFET 2的P+基极区22的位置。然而，本发明不限于此。如果在布置方向C上或者在正交方向D上相互偏移相邻的垂直MOSFET 2的P+基极区22的位置，那么能避免雪崩电流的集中。因此，例如，如图19中所示，在垂直于布置方向C的正交方向D上相互偏移相邻的垂直MOSFET 2的P+基极区22的位置。在该结构中，偏移距离优选为W/2，其中W是垂直MOSFET 2在正交方向D上的宽度。进一步，在图19的结构中，通过使用带有狭缝图案的光刻胶可以一次形成垂直MOSFET 2的P+基极区22。在图1、3和17的结构中，通过使用孔形的光刻胶图案来形成P+基极区22。
明显的是本发明不限于上面的实施例，在不脱离本发明的范围和精神的情况下可以修改和变化。

Claims (20)

1.一种半导体器件包括：
多个单元，每一单元包括垂直金属氧化物半导体场效应晶体管(MOSFET)，其包括：在第一基极区里形成的第一源极区；在第一基极区里形成的且与第一源极区分离的第二源极区，和在第一基极区里形成的且布置在第一和第二源极区之间的第二基极区；以及
在多个单元中的每一个的附近形成的沟槽栅极，
其中一个单元的第二基极区与相邻单元的第二基极区分离，并且一个单元的第一或第二源极区与相邻单元的第一或第二源极区分离。
2.根据权利要求1的半导体器件，其中第一源极区、第二源极区和第二基极区每一个都是矩形形状。
3.一种半导体器件，包括：
多个单元，每一单元包括垂直金属氧化物半导体场效应晶体管(MOSFET)，其包括：在第一基极区里形成的第一源极区，在第一基极区里形成的且与第一源极区分离的第二源极区，和在第一基极区里形成的且布置在第一和第二源极区之间的第二基极区；以及
在多个单元中的每一个的附近形成的沟槽栅极，
其中除了与第二基极区相邻的部分外，沿着每一单元的侧面形成在第一和第二源极区下的第一基极区里的沟道区。
4.根据权利要求3的半导体器件，其中第一源极区、第二源极区和第二基极区每一个都是矩形形状，以及每一单元里的沟道区基本上是U形。
5.根据权利要求1的半导体器件，其中在相同的第一方向上布置单元的第一源极区、第二源极区和第二基极区。
6.根据权利要求3的半导体器件，其中在相同的第一方向上布置单元的第一源极区、第二源极区和第二基极区。
7.根据权利要求5的半导体器件，其中在第一方向或垂直于第一方向的第二方向上相互偏移相邻单元的第二基极区的位置。
8.根据权利要求6的半导体器件，其中在第一方向或垂直于第一方向的第二方向上相互偏移相邻单元的第二基极区的位置。
9.根据权利要求7的半导体器件，其中偏移距离为一个单元在第一方向上的长度的一半。
10.根据权利要求8的半导体器件，其中偏移距离为一个单元在第一方向上的长度的一半。
11.根据权利要求1的半导体器件，其中以单元之间的间隔是T形的方式布置单元。
12.根据权利要求3的半导体器件，其中以单元之间的间隔是T形的方式布置单元。
13.根据权利要求1的半导体器件，其中多个单元的一些单元包括具有与垂直MOSFET基本上相同尺寸的杂质扩散区。
14.一种制造半导体器件的方法，包括：
在半导体衬底上形成沟槽栅极并定义具有基本上为矩形形状的多个单元区；
在多个单元的每一个中形成第一基极区；
在第一基极区上形成第一源极区和第二源极区；以及
在第一和第二源极区之间形成第二基极区。
15.根据权利要求14的制造半导体器件的方法，其中在第一和第二源极区之间以这样的方式形成第二基极区：除了与每一单元里的第二基极区相邻的部分外，沿着每一单元的侧面形成在第一和第二源极区下的第一基极区里的沟道区。
16.根据权利要求14的制造半导体器件的方法，其中第一源极区、第二源极区和第二基极区每一个都是矩形形状。
17.根据权利要求14的制造半导体器件的方法，其中在相同的第一方向上布置单元的第一源极区、第二源极区和第二基极区。
18.根据权利要求14的制造半导体器件的方法，其中在第一方向或垂直于第一方向的第二方向上相互偏移相邻单元的第二基极区的位置。
19.根据权利要求18的制造半导体器件的方法，其中偏移距离为一个单元在第一方向上的长度的一半。
20.根据权利要求14的制造半导体器件的方法，其中以单元之间的间隔是T形的方式布置单元。
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