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CN1545652A - 乘法器电路 - Google Patents

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CN1545652A
CN1545652A CNA028161181A CN02816118A CN1545652A CN 1545652 A CN1545652 A CN 1545652A CN A028161181 A CNA028161181 A CN A028161181A CN 02816118 A CN02816118 A CN 02816118A CN 1545652 A CN1545652 A CN 1545652A
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多纳图·艾图勒
布鲁诺·米利斯
阿弗莱多·拉斯奇图
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Abstract

本发明提出的迭代乘法器电路(10)包括将相应输入信号(Zn，Jn)再分成一个为刚小于或等于输入信号的2的幂的第一部分(msb(Zn)，msb(Jn))和一个与输入信号与上述第一部分之差相应的第二部分(Zn－msb(Zn)，Jn－msb(Jn))的模块(15至18)。移位器模块(19)通过实现与为2的幂的数的乘法运算的移位操作产生一个相应输出信号。电路按照一种通用的迭代方案工作，在每次迭代中计算出输出信号(X·Y)的与一个都为2的幂的两个因子的积和两个至少有一个为2的幂的两个因子的积相应的三个分量。迭代方案中的迭代次数是可控的，因此允许改变计算输出值(X·Y)的精度。

Description

乘法器电路
技术领域
本发明与乘法器电路(multiplier circuit)有关。
技术背景
能以高效率方式利用其所集成的半导体面积的快速乘法器电路构成了数字信号处理系统基本功能块。
例如，在电信行业中有许多电路(数字滤波器，自动频率控制器，均衡器，各种补偿电路等)需要对数字值对执行快速乘法。
在这方面可以参见众所周知的J.G.Proakis的“DigitalCommunications”，3rd edition，McGraw-Hill，1995年。
在这样一些应用中，乘法器必须足够小，以大量集成在甚至一个很小的芯片上。
除了速度和大小(占用面积)之外，另一个需考虑的因素是所得到的结果的精度或准确度，因为有许多应用只需要大致准确，而不要求绝对确定积的精确值。
现有技术的乘法器电路的解决方案或多或少有着配置和操作刻板的缺点。具体地说，这些现有技术的解决方案不便于依据所需的精度或准确度进行编程，不允许例如用计算时间来“换取”所需的精度和/或占用面积。
在这方面还应注意的是，至少在有些应用中一个特别快的乘法器电路实际上可能呈现为(就它所占用的相当多面积来说)一个普通未用的资源。这是因为在迅速执行了它的操作后，这种乘法器电路必须等待乘法器电路与之关联的其他电路完成较慢执行的处理操作，从而导致空闲时间增长。
发明内容
本发明的目的是提供一种能克服现有技术解决方案的固有缺点的乘法器电路。
按照本发明，所述目的是用一种具有在后面的权利要求书中具体说明的特征的乘法器电路来达到的。
按照本发明设计的解决方案允许得到这样一种迭代乘法器电路，它与其他现有技术的阵列乘法器解决方案相比可以大大减少占用面积。
在现有技术中，已知各种类型的迭代乘法器电路将它们的操作建立在所谓的修正Booth算法的基础上，在这方面，可以参见文献US-A-5220 525、EP-A-0 497 622、EP-A-0 825 523和WO-A-00/59112。
就所述现有技术解决方案而论，按照本发明设计的电路除了其他优点以外特别是具有完全可依据获得的最终结果的精度进行编程的优点。
特别是，在它进行操作期间可以简单地通过改变最多迭代次数(可以例如用一个DSP(数字信号处理器)外部控制的参数)修改精度。
这个优点由按照本发明设计的解决方案与由本发明的申请者在同一天提出的工业发明专利申请中所揭示的幂升电路共享。
附图说明
下面将结合附图对本发明进行例示性的说明。在这些附图中：
图1和2以几何方式例示了本发明所依据的理论基础；
图3以方框图形式示出了一种按照本发明设计的乘法器电路的结构；
图4示出了实现图3这个方框图中所示的这些模块中的一个模块的可行电路；以及
图5为例示图3所示的乘法器电路的工作情况的流程图。
具体实施方式
为了进行说明，首先结合图1和2例示按照本发明设计的乘法器电路的操作所依据的(几何)原理是有益的。
首先来看图1，假设X和Y表示需执行乘法运算的两个因子。
如通常在数字信号处理电路中所出现的那样，这两个因子表示为相应的二进制信号，即一串取值“0”或“1”的比特。
还假设X和Y为任何正数，这两个因子的可能符号的处理可以很容易用别的已知电路执行。
积X·Y因此表示图1所示的长方形的面积。
然后，假设A和B为两个分别构成刚小于或等于X和Y的2的幂的数，也就是说，按照普通的二进制数的表示法，A＝msb(X)和B＝msb(Y)，其中msb表示最高有效比特。
由图1可见，积X·Y的值可以近似为：
S1＝A·B+B·(X-A)+A·(Y-B)
近似值S1与第一、第二和第三部分的面积之和相应，这三部分面积分别为
图1中左下的长方形的面积A·B，
右下的矩形的面积B·(X-A)，以及
左上的矩形的面积A·(Y-B)。
示为右上阴影部分的矩形R′的面积构成了近似误差，由图1所示的几何意义可见，它的值等于积(X-A)·(Y-B)。
这个误差的值(实际上即为图1中所示的矩形R′的面积)又可以近似为：
S2＝C·D+D·(X-A-C)+C·(Y-B-D)
在这种情况下，从图2的几何表示中很容易看出这种近似的几何意义。
在这种情况下，值C和D确定为分别刚小于(X-A)和(Y-B)的2的幂，即C＝msb(X-A)，D＝msb(Y-B)。
在这种情况下，同样还有一个剩余误差，与图2右上角的矩形R″的面积相应。
然而，很容易理解，所说明的这种过程可以迭代M次(M＝log2(max(X，Y)-1)，其中max(X，Y)表示X和Y的可能输入值的分布的最大值)，从而可以按照下式得到积的精确值：
X·Y＝S1+S2+...+SM
当然，图1和2(以及以后的直到第M次这一系列迭代在概念上显然都可从图1和2的模型得出)与可以假设的最普通的步骤相应。有一些X和Y值的对，剩余近似误差只是由相乘因子中的一个因子而不是两个因子引起的，如在几何表示1和2的情况下。
在这方面应指出的是，在这些附图中所示的应用于两个因子X和Y的这种二分法(dichotomous method)实际上也可以只用于其中一个因子。
类似，按照本发明设计的方法也可以至少实质上用于三个或更多个因子的积。
本发明建立在认识到两个都是2的幂的因子的积(例如，积AB和CD)或其中至少一个是2的幂的因子的积(例如积A·(Y-B)或B·(X-A))很容易通过按其中一个为2的幂的因子的指数对另一个因子(无论它是否为2的幂)执行简单的移位操作来实现的基础上。
在图3这个方框图中，按照本发明设计的乘法器电路总体标为数字标注10。
相乘的两个因子X和Y分别作为数字值加到11和12的输入端上。
标为13和14的两个开关在迭代乘法过程的第一步骤期间处在标为1的位置。然后，开关13和14在迭代过程的改善最终结果的后续步骤期间转到标为2的位置。
标为15和16的两个模块(可以用按照时分多路复用方案工作的单个模块代替)与相应加法节点17和18配合，分别将相应输入信号Zn、Jn再分成一个为刚小于Zn和Jn的2的幂的第一部分msb(Zn)、msb(Jn)和一个与相应输入信号与上述第一部分之差相应的第二部分，即Zn-msb(Zn)和Jn-msb(Jn)。
在本说明书的以下说明中，符号J表示从信号X得出的信号，符号Z表示从信号Y得出的信号，而下标n表示是迭代乘法过程的步骤的一般表示。
模块15和16是确定上述第一信号部分的电路，用来提取加到它们的输入端上的二进制比特串的最高有效比特(msb)而屏蔽掉其次的比特(即将这些比特设置为零)。
图4示出了一个可行的相应电路图，I和A分别标示一些逻辑反相器和AND型的逻辑门。符号Xn、Xn-1、Xn-2...和An、An-1、An-2...表示从最有效比特开始的模块15或16的输入信号的各个比特和输出信号的各个比特。
两个加法节点17和18在它们的输入端接收出现在它们所关联的模块15或16的输入端(正号)和输出端(负号)上的信号。因此，在加法节点17和18的输出端得到信号的上述第二部分。
由于msb(Zn)和msb(Jn)为刚小于或等于Zn和Jn的2的幂，因此它们的值各表示为一个只有一个比特为“1”的二进制比特串。信号的上述第二部分因此可以用一个具有基本结构的组合网络以简单的方式确定。
标为19的可编程移位器模块接收模块15、16和加法节点17、18输出的信号作为输入。
在模块19的输出端接有另一个加法节点20，加法节点20再接到一个累加模块21上，累加模块21在它的输出端上提供积X·Y的值(近似的或精确的，取决于所执行的迭代次数)。所产生的相应信号出现在标为22的输出线上。
从图5这个流程图和在图3中信号传播路径上所标的指示可以很好理解图3这个电路的工作情况。
在初始操作步骤(图5中的步骤100)，两个因子X和Y分别加到线11和12上，送至电路10的输入端。开关13和14处在标为1的位置，因此值X和Y馈送至电路15和16的输入端(步骤102)，电路15和16在标为104的步骤的第一次迭代中计算出值A＝msb(X)和B＝msb(Y)，在这点上可参见图1。
迭代乘法过程的第一次迭代继续进行，在标为106的随后步骤期间，加法节点17、18和移位器模块19一起计算出值S1＝A·B+B·(X-A)+A·(X-B)。在标为108的步骤，这个值在模块21内累加。
同时，在标为110的步骤，两个出现在加法节点17和18的输出端的信号X-A和Y-B(确定剩余误差(即图1中矩形R′的面积)的两个因子)分别通过相应的反馈线171和181反馈给已经转到标为2位置的开关13和14。
就此启动迭代计算过程的逐次迭代。
在第n次迭代中，过程用信号：
Jn＝Jn-1-msb(Jn-1)和
Zn＝Zn-1-msb(Zn-1)作为向模块15和16提供的输入信号。
类似，加法节点17、18和移位器电路49以及节点20一起计算出值
Sn＝msb(Zn)·msb(Jn)+msb(Zn)·[Jn-msb(Jn)]+msb(Jn)·[Zn-msb(Zn)]
在这方面，可以理解，在加法节点17和18内执行的操作只是相当于消去信号Zn和Jn的表示串内的确定比特，而在模块19内执行的操作也只是相当于按所确定的位置数进行比特移位。
如前面所述，在迭代计算过程中执行的迭代次数可以还在运行时间的状况下有选择地从电路10外部例如用一个诸如DSP之类的控制装置或电路给出。
得到最终(精确的或近似的)结果后，电路10复位，以便馈送一对新的输入值X和Y、使开关13和14回到标为1的位置和将模块21的内容置零。
还可以命令电路10不进行迭代，使得电路10在输出端只将由直接根据加到线11和12上的输入数据X和Y计算出的项S1给出的积X·Y的近似值加到线23上，而开关13和14不转到标为2的位置，从而不执行改善结果的额外步骤。
这可按照熟悉该技术的人员很容易得出的准则进行，因此在这里不须详细说明。还可以在电路10的输入端存在一些能识别因子X和/或Y的特定值的单元，以允许绕过或跳过在这里所说明的操作方法中的一个或多个步骤。
当然，根据本发明的原理，可以对在这里所说明和例示的实现细节和实施例进行种种改变，这并不脱离本发明的专利保护范围。

Claims (10)

1.一种乘法器电路(10)，用于从表示要相乘的相应因子的至少一个第一二进制数字信号(X)和一个第二二进制数字信号(Y)开始，产生一个表示所述因子的积的输出信号(X·Y)，其特征是所述电路包括：
至少一个提取2的幂的提取模块(15至18)，用来将相应输入信号(Zn，Jn)再分成一个为刚小于或等于所述相应输入信号(Zn，Jn)的2的幂的第一部分(msb(Zn)，msb(Jn))和一个与所述相应输入信号与所述第一部分之差相应的第二部分(Zn-msb(Zn)，Jn-msb(Jn))；
一个输入模块(13，14)，用来将所述第一和第二二进制数字信号中的至少一个二进制数字信号(X或Y)作为所述相应输入信号加到所述至少一个提取模块(15至18)；以及
一个移位器模块(19)，与所述至少一个提取模块(15至18)合作，用来通过按由所述提取模块(15至18)产生的所述第一(X)和第二(Y)二进制数字信号中的所述一个二进制数字信号的第一部分标识的位置数，对所述第一和第二二进制数字信号中的另一个二进制数字信号(Y或X)执行移位操作，产生所述输出信号(X·Y)的至少一个第一部分。
2.如在权利要求1中所提出的电路，其特征是：
所述输入模块(13，14)配置成将所述第一(X)和第二(Y)二进制数字信号作为输入信号加到所述至少一个提取模块(15至18)，使得所述提取模块(15至18)能产生所述至少第一(X)和第二(Y)二进制数字信号的所述第一部分(A，B)和所述第二部分(X-A，Y-B)；以及
所述移位器模块配置成通过移位操作产生所述输出信号(X·Y)的至少一个第一部分、一个第二部分和一个第三部分，分别相应于
所述第一二进制数字信号(X)的第一部分(A)与所述第二二进制数字信号(Y)的第一部分(B)之积(A·B)，
所述第二二进制数字信号(Y)的第一部分(B)与所述第一二进制数字信号(X)的第二部分(X-A)之积，以及
所述第一二进制数字信号(X)的第一部分(A)与所述第二二进制数字信号(Y)的第二部分(Y-B)之积。
3.如在权利要求1或权利要求2中所提出的电路，其特征是：
所述输入模块(13，14)与至少一个反馈通路(171，181)关联，用来按照一种包括一系列后续步骤的迭代方案，将在所述迭代方案的前一步骤中产生的所述第二部分反馈到所述至少一个提取模块(15至18)的输入端，作为要在所述迭代方案的下一步骤中使用的相应输入信号(Zn，Jn)；以及
所述移位器模块(19)与一个累加单元(21)关联，用来迭代累加所述移位器模块(19)在所述迭代方案的后续步骤中产生的所述输出信号的所述至少一个第一部分。
4.如在权利要求2和权利要求3中所提出的电路，其特征是：在所述迭代方案的每个所述后续步骤中，所述移位器模块(19)产生所述输出信号(X·Y)的在所述累加单元(21)内累加的一个第一部分、一个第二部分和一个第三部分，分别相应于
由所述至少一个提取模块(15至18)分别从所述第一(X)和第二(Y)二进制数字信号开始产生的两个相应第一部分之积(msb(Zn)·msb(Jn))，
由所述至少一个提取模块(15至18)从所述第一二进制数字信号(X)开始产生的信号的一个第一部分与由所述至少一个提取模块(15，16)从所述第二二进制数字信号(Y)开始产生的信号的一个第二部分之积(msb(Zn)·((Jn)-msb(Jn)))，以及
由所述至少一个提取模块(15至18)从所述第二二进制数字信号(Y)开始产生的信号的一个第一部分与由所述至少一个提取模块(15至18)从所述第一二进制数字信号(X)开始产生的信号的一个第二部分之积(msb(Jn)·((Zn)-msb(Zn)))。
5.如在权利要求3或权利要求4中所提出的电路，其特征是一个控制电路，用于有选择地控制所述迭代方案的步骤数。
6.如在任何以上权利要求中所提出的电路，其特征是所述至少一个提取模块包括：
一个单元(15，16)，用来接收所述相应输入信号(Zn，Jn)，并从中产生小于或等于所述相应输入信号的2的幂的信号的所述第一部分，作为相应输出信号(msb(Zn)，msb(Jn))；以及
一个加法节点(17，18)，用来以相反符号接收所述相应输入信号(Zn，Jn)和所述相应输出信号(msb(Zn)，msb(Jn))，并从它们确定信号的所述第二部分(Zn-msb(Zn)，Jn-msb(Jn))。
7.一种方法，用于从表示要相乘的相应因子的至少一个第一二进制数字信号(X)和一个第二二进制数字信号(Y)开始，产生一个表示所述因子的积的输出信号(X·Y)，其特征是所述方法包括下列步骤：
从表示相应输入信号(Zn，Jn)的所述至少第一或第二二进制数字信号提取一个为刚小于或等于所述相应输入信号(Zn，Jn)的2的幂的第一部分(msb(Zn)，msb(Jn))和一个与所述相应输入信号与所述第一部分之差相应的第二部分(Zn-msb(Zn)，Jn-msb(Jn))；以及
通过按由所述第一(X)和第二(Y)二进制数字信号中的一个二进制数字信号的第一部分标识的位置数，对所述第一和第二二进制数字信号中的另一个二进制数字信号(Y或X)执行移位操作，产生所述输出信号(X·Y)的至少一个第一部分。
8.如在权利要求7中所提出的方法，其特征是所述方法还包括下列步骤：
通过移位操作产生所述输出信号(X·Y)的至少一个第一部分、一个第二部分和一个第三部分，分别相应于
所述第一二进制数字信号(X)的第一部分(A)与所述第二二进制数字信号(Y)的第一部分(B)之积(A·B)，
所述第二二进制数字信号(Y)的第一部分(B)与所述第一二进制数字信号(X)的第二部分(X-A)之积，以及
所述第一二进制数字信号(X)的第一部分(A)与所述第二二进制数字信号(Y)的第二部分(Y-B)之积。
9.如在权利要求7或权利要求8中所提出的方法，其特征是所述方法采用一种包括下列步骤的迭代方案：
反馈在前一步骤中产生的所述第二部分，作为要在所述迭代方案的下一步骤中使用的相应新的输入信号(Zn，Jn)；
从所述相应新的输入信号(Zn，Jn)提取一个为刚小于或等于所述新的输入信号(Zn，Jn)的2的幂的一个新的相应第一部分(msb(Zn)，msb(Jn))和一个与所述新的输入信号与所述新的第一部分之差相应的新的第二部分(Zn-msb(Zn)，Jn-msb(Jn))；
通过对所述相应新的输入信号(Zn，Jn)执行移位操作产生所述输出信号(X·Y)的至少一个新的第一部分；以及
累加在所述迭代方案的后续步骤中产生的所述输出信号的所述至少一个新的第一部分。
10.按照权利要求9所述的方法，其特征是所述方法还包括下列步骤：
有选择地控制所述迭代方案的步骤数。
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