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CN1540742A - 半导体装置及其制造方法 - Google Patents

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CN1540742A
CN1540742A CNA200410008239XA CN200410008239A CN1540742A CN 1540742 A CN1540742 A CN 1540742A CN A200410008239X A CNA200410008239X A CN A200410008239XA CN 200410008239 A CN200410008239 A CN 200410008239A CN 1540742 A CN1540742 A CN 1540742A
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CNA200410008239XA
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�Ÿ���˹
永久克巳
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Renesas Technology Corp
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Abstract

本发明提供可有效抑制逆狭沟道效应的STI构造的半导体装置及其制造方法。在硅基板1的上层部形成的沟槽10淀积形成分离绝缘膜2，由分离绝缘膜2将硅基板1的上层部规定为MOSFET形成区域。沿硅基板1中沟槽10的侧壁形成薄的SiGe层4，在该SiGe层4内(沟槽10侧)形成B含有SiGe层5。

Description

半导体装置及其制造方法
技术领域
本发明涉及通过浅沟槽分离(STI(Shallow Trench Isolation))来元件分离半导体元件的半导体装置及其制造方法。
背景技术
通过STI元件分离的MOSFET中，由于制造工艺中的离子注入处理工序或热处理工序产生的沟道区域端部的沟道杂质的损失，或最终的分离形状引起的栅电极的边缘电解，沟道区域端部的阈值电压降低，从而观察到对于沟道宽度的减少，阈值电压降低的逆狭沟道效应(inverse narrow channel effect)。
为了抑制该逆狭沟道效应，进行分离形状的优化和离子注入条件或热处理条件的优化。而且，为了抑制逆狭沟道效应，提出了所谓的侧壁注入，即，在分离沟槽形成后，在绝缘膜淀积工序的前阶段中，向活化区域侧壁(也有沟槽侧壁)注入和沟道杂质相同导电型的杂质离子。另外，例如专利文献特开平10-4137号公报公开了侧壁注入的相关内容。
在侧壁注入中，N型的MOSFET的沟道掺杂物一般采用扩散系数大的B(硼)，在侧壁注入采用B时，在随后的分离或MOSFET形成的热处理工序中，B扩散而导致局部浓度降低，有不能有效抑制逆狭沟道效应的问题点。另外，考虑用In代替B时，In的扩散系数仅仅为B的数分之一左右，执行高温的热处理工序会产生与B同样的问题。
本发明鉴于解决上述问题点，其目的在于提供可有效抑制绝缘栅极型晶体管的逆狭沟道效应的STI构造的半导体装置及其制造方法。
发明内容
本发明第1方面的半导体装置，包括：半导体基板；从上述半导体基板的表面以规定深度选择性形成的沟槽；在上述沟槽内淀积形成的分离绝缘膜。其中，由上述分离绝缘膜分离的上述半导体基板的上层部规定为绝缘栅极型的规定晶体管的晶体管形成区域。还包括：沿上述沟槽侧面在上述晶体管形成区域形成的第1半导体层；在上述第1半导体层内的上述沟槽侧面侧形成的第2半导体层。其中，上述第2半导体层包含与上述规定晶体管的沟道区域相同导电型的规定杂质，上述第1半导体层具有对伴随热处理产生的上述规定杂质的扩散进行抑制的性质。
本发明第2方面的半导体装置的制造方法，包括：(a)从半导体基板的表面以规定深度选择性形成沟槽的步骤；(b)从上述半导体基板的上述沟槽侧面注入第1杂质，沿上述半导体基板的上述沟槽侧面形成第1杂质注入区域的步骤；(c)从上述半导体基板的上述沟槽侧面注入第2杂质，形成处于上述第1杂质注入区域内的第2杂质注入区域的步骤；(d)在上述步骤(b)、(c)后进行热处理，对上述第1及第2杂质区域内的上述第1及第2杂质进行活化，从而沿上述沟槽侧面在上述半导体基板形成第1及第2半导体层的步骤；(e)在上述沟槽内形成分离绝缘膜的步骤。其中，由上述分离绝缘膜分离的上述半导体基板的上层部规定为绝缘栅极型的规定晶体管的晶体管形成区域。还包括：(f)在上述晶体管形成区域形成上述规定晶体管的步骤。其中，上述第2杂质包含与上述规定晶体管的沟道区域相同导电型的杂质，上述第1半导体层具有抑制上述第2杂质的扩散的性质。
本发明第3方面的半导体装置的制造方法，包括：(a)从半导体基板的表面以规定深度选择性形成沟槽的步骤；(b)从上述半导体基板的上述沟槽侧面注入第1杂质，沿上述半导体基板的上述沟槽侧面形成第1杂质注入区域的步骤；(c)在上述步骤(b)后进行热处理，对上述第1杂质区域内的上述第1杂质进行活化，从而在上述沟槽侧面的上述半导体基板上形成第1半导体层的步骤；(d)从上述半导体基板的上述沟槽侧面注入第2杂质，形成处于上述第1半导体层内的第2杂质注入区域的步骤；(e)在上述步骤(d)后进行热处理，对上述第2杂质注入区域内的上述第2杂质进行活化，从而在上述第1半导体层内形成第2半导体层的步骤；(f)在上述沟槽内形成分离绝缘膜的步骤。其中，由上述分离绝缘膜分离的上述半导体基板的上层部规定为绝缘栅极型的规定晶体管的晶体管形成区域。还包括：(g)在上述晶体管形成区域形成上述规定晶体管的步骤。其中，上述第2杂质包含与上述规定晶体管的沟道区域相同导电型的杂质，上述第1半导体层具有抑制上述第2杂质的扩散的性质。
附图说明
图1是本发明实施例1的半导体装置的构造的截面图。
图2是本发明实施例2的半导体装置的构造的截面图。
图3是本发明实施例3的半导体装置的制造方法的截面图。
图4是本发明实施例3的半导体装置的制造方法的截面图。
图5是本发明实施例3的半导体装置的制造方法的截面图。
图6是本发明实施例3的半导体装置的制造方法的截面图。
图7是本发明实施例3的半导体装置的制造方法的截面图。
图8是本发明实施例4的半导体装置的制造方法的截面图。
图9是本发明实施例4的半导体装置的制造方法的截面图。
图10是本发明实施例4的半导体装置的制造方法的截面图。
图11是本发明实施例4的半导体装置的制造方法的截面图。
图12是本发明实施例4的半导体装置的制造方法的截面图。
图13是本发明实施例5的半导体装置的制造方法的截面图。
图14是本发明实施例5的半导体装置的制造方法的截面图。
图15是本发明实施例5的半导体装置的制造方法的截面图。
图16是本发明实施例5的半导体装置的制造方法的截面图。
图17是本发明实施例6的半导体装置的制造方法的截面图。
图18是本发明实施例6的半导体装置的制造方法的截面图。
图19是本发明实施例6的半导体装置的制造方法的截面图。
图20是本发明实施例6的半导体装置的制造方法的截面图。
图21是本发明实施例6的半导体装置的制造方法的截面图。
具体实施方式
发明的原理
本发明的原理为：在侧壁注入中注入B(In)时，仅仅着眼于沟槽侧壁(即，包围沟槽的部分基板)，为了不会对通过STI元件分离的MOSFET造成坏影响，仅仅在沟槽侧壁选择性形成B扩散抑制层，通过向B扩散抑制层内注入B来实现B的扩散抑制。
作为B扩散抑制层，考虑SiGe(硅锗)层。这是因为，已知在基础物性的领域中，随着SiGe中Ge浓度的上升，表示晶格间Si类的扩散的杂质的扩散系数降低。
而且，本发明者确认若在沟槽侧壁形成薄SiGe，不会对MOSFET的性能造成坏影响。
实施例1
图1是本发明实施例1的半导体装置的构造的截面图。如同图所示，在半导体基板即硅基板1的上层部形成的沟槽10中，淀积形成分离绝缘膜2。由分离绝缘膜2将硅基板1的上层部规定为MOSFET形成区域(晶体管形成区域)。
在硅基板1的沟槽10外的硅基板1的表面上形成栅氧化膜18，在栅氧化膜18上形成由多晶硅等形成的栅极电极层3。另外，图1是沿沟道宽度方向切断N型的MOSFET的沟道区域的截面，在图1的向内方向形成源极·漏极区域。
然后，沿硅基板1中的沟槽10的侧壁(侧面)形成薄的第1半导体层即SiGe层4，在该SiGe层4内(沟槽10侧)形成第2半导体层即B含有SiGe层5。从而，硅基板1的上层部中的SiGe层4及B含有SiGe层5成为MOSFET的沟道区域的端部区域。
SiGe层4的膜厚设定成可有效抑制B的扩散，且不会通过沟槽10从其他元件对分离形成的MOSFET的性能造成坏的影响。例如，沟槽10、10(图1中沟槽10仅仅表示了一处，但是有多个)之间为100nm时，SiGe层4的膜厚最好设定在20nm以下。这样设定的SiGe层4的膜厚不会对形成的MOSFET的性能造成坏的影响。
为了获得抑制B的扩散系数的效果，使SiGe层4(B含有SiGe层5)中的Ge浓度为数(at)％(原子百分率(at：是原子数))左右，最好包含1at％以上的Ge。
另外，B含有SiGe层5中的B的浓度最好在不超过4×1018cm-3的范围内(PN接合部的能带间隧道效应变得显著，则无法忽视泄漏电流的增大)，设定成可局部补偿沟道掺杂物的程度的浓度。另外，为了在后面的氧化工序不会吸出到分离绝缘膜2侧，在沟道区域角部附近中，B含有SiGe层5的膜厚最好形成数10nm左右以下的厚度。另外，SiGe层4的膜厚最好相对于B含有SiGe层5的膜厚进行优化，形成可以可靠地覆盖B含有SiGe层5。
这样，实施例1的半导体装置在作为B扩散抑制层的SiGe层4内形成B含有SiGe层5。从而，即使在B含有SiGe层5形成后的热处理工序中，也可通过SiGe层4及B含有SiGe层5的SiGe抑制B从B含有SiGe层5的扩散，因而，可以在可抑制逆狭沟道效应的水平下维持B的局部浓度。
结果，实施例1的半导体装置对由STI分离形成的MOSFET的性能不会有坏影响，可有效抑制逆狭沟道效应的效果。
实施例2
图2是本发明实施例2的半导体装置的构造的截面图。如同图所示，与实施例1同样，在沟槽10的侧壁形成薄的SiGe层4，在该SiGe层4内(沟槽10侧)形成In含有SiGe层6。
另外，In含有SiGe层6中的In的浓度最好在不超过4×1018cm-3的范围内，设定成可局部补偿沟道掺杂物的程度的浓度。另外，为了在后面的氧化工序不会吸出到分离绝缘膜2侧，在沟道区域角部附近中，In含有SiGe层6的膜厚最好形成数10nm左右以下的厚度。另外，SiGe层4的膜厚最好相对于In含有SiGe层6的膜厚进行优化，形成可以可靠地覆盖In含有SiGe层6。
另外，与实施例1同样，在硅基板1的沟槽10外的硅基板1的表面上形成栅氧化膜18，在栅氧化膜18上形成栅电极层3。
这样，实施例2的半导体装置，在作为In扩散抑制层的SiGe层4内形成In含有SiGe层6。从而，即使在In含有SiGe层6形成后的热处理工序中，可通过SiGe层4及In含有SiGe层6的SiGe抑制In从In含有SiGe层6扩散，因而，与实施例1同样，不会对MOSFET的性能造成坏影响，具有可有效抑制逆狭沟道效应的效果。
另外，由于In比B的扩散系数小，因而，可以形成比实施例1更薄的SiGe层4的膜厚。
实施例3
图3～图7是本发明实施例3的半导体装置的制造方法的截面图。另外，实施例3的制造方法是用于获得实施例1的半导体装置的第1制造方法。
首先，如图3所示，在硅基板1的表面依次形成掩模层11～13，构图后，以掩模层11～13作为掩模，通过从硅基板1的表面进行刻蚀处理，在硅基板1的上层部选择性地形成沟槽10。另外，作为掩模层11、12及13，例如可考虑氧化膜、多晶硅层及氮化膜的3层积层构造。或，氧化膜、氮化膜的2层积层构造。
接着，如图4所示，从掩模层11～13开口部20向沟槽10侧壁部斜注入Ge离子7，沿沟槽10的侧面形成第1杂质注入区域即Ge注入区域14。本说明书中，Ge是对于硅基板1的第1杂质。
接着，如图5所示，从掩模层11～13的开口部20向沟槽10侧壁部斜注入B离子8，形成第2杂质注入区域即B注入区域15。此时，B注入区域15在Ge注入区域14内形成。B是与N型的MOSFET的沟道区域相同导电型的第2杂质。
然后，在氧化氛围执行热处理工序，使Ge注入区域14及B注入区域15内的Ge及B活化，从而，如图6所示，形成SiGe层4及包含于SiGe层4内的B含有SiGe层5。此时，在沟槽10的内壁也同时形成薄的热氧化膜17。通过该热氧化膜17的形成，可以使沟槽10的上部角部变圆，在MOSFET形成后可缓和从栅极电极到上述上部角部的电场集中。另外，热处理工序也可考虑在氮化氛围等氧化氛围以外的环境下进行。
然后，如图7所示，以掩模层11～13作为掩模，在沟槽10内淀积绝缘膜，通过CMP处理形成分离绝缘膜2(与热氧化膜17一体化)。由该分离绝缘膜2分离的硅基板1的上层部规定为MOSFET形成区域。
然后，除去掩模层11～13，在MOSFET形成区域形成P阱区域(硅基板1为P型时可省略)、栅氧化膜18、栅电极层3(参照图1)及源极·漏极区域等，通过已知方法形成MOSFET，从而，可以获得图1所示实施例1的构造。通过在制造MOSFET中执行湿刻蚀处理时除去上部，分离绝缘膜2形成图1所示的构造。另外，实施例3的制造方法中，SiGe层4的膜厚、Ge浓度、B含有SiGe层5的膜厚、B浓度等要满足实施例1的条件。
这样，实施例3的制造方法，通过图6所示热处理工序同时形成SiGe层4及B含有SiGe层5。从而，B注入区域15中的B在SiGe内扩散，其扩散系数降低，因而，可获得实施例1的半导体装置，它具有可有效抑制通过图5的B离子8的注入工序而局部导入的B的扩散的B含有SiGe层5。
而且，实施例3的制造方法中，在图4所示Ge离子7注入时以高剂量(为了抑制B的扩散系数，用1at％以上的浓度就足够了)注入Ge，从而，可以使沟槽10的侧壁部非晶化，抑制B离子8的注入时的沟道效应。
另外，在注入Ge离子7或B离子8时，通过控制离子注入的倾角，可由掩模层11～13的屏蔽来控制导入到沟槽10的底部的Ge及B的有无。另外，本实施例中，与导入沟槽10的底部的Ge或B的有无无关。
实施例4
图8～图12是本发明实施例4的半导体装置的制造方法的断面图。另外，实施例4的制造方法是获得实施例1的半导体装置的第2制造方法。
首先，如图8，在硅基板1的表面依次形成掩模层11～13，构图后，以掩模层11～13作为掩模，从硅基板1的表面进行刻蚀处理，在硅基板1的上层部选择性形成沟槽10。
接着，如图9所示，从掩模层11～13的开口部20向硅基板1中的沟槽10侧壁部斜注入Ge离子7，沿沟槽10的侧面形成Ge注入区域14。
然后，在氧化氛围执行热处理工序，使Ge注入区域14内的Ge活化，从而，如图10所示，形成SiGe层4。此时，在沟槽10的内壁也同时形成薄热氧化膜17。另外，热处理工序也可考虑在氮化氛围等氧化氛围以外的环境下进行。
接着，如图11所示，从掩模层11～13的开口部20向沟槽10侧壁部的SiGe层4的表面内斜注入B离子8，在SiGe层4内形成B注入区域15。
然后，如图12所示，在氧化氛围执行热处理工序，使SiGe层4内的B注入区域15内的B活化，形成B含有SiGe层5。此时，为了使B在SiGe内以扩散系数较低的状态下扩散，在SiGe层4内形成B含有SiGe层5。另外，热处理工序也可考虑在氮化氛围等氧化氛围以外的环境下进行。
以下，与实施例3同样，在沟槽10内形成分离绝缘膜2后，用已知的方法形成MOSFET，可以获得图1所示实施例2的半导体装置。另外，实施例4的制造方法中，SiGe层4的膜厚、Ge浓度、B含有SiGe层5的膜厚、B低度等应满足实施例1所述条件。
这样，实施例4的制造方法，通过图10及图12所示热处理工序分别独立形成SiGe层4及B含有SiGe层5。图12所示工序中，由于在SiGe内扩散B，其扩散系数降低，因而，可以获得能有效抑制图11的B离子8的注入工序中局部导入的B的扩散的实施例1的半导体装置。
而且，由于实施例4中通过独立工序形成SiGe层4和B含有SiGe层5，因而，可以不考虑B含有SiGe层5的形成而通过适合于SiGe层4的热处理形成SiGe层4。
另外，由于在注入B离子8前，执行SiGe层4形成用的热处理，因而，Ge离子7的注入中在沟槽10的侧壁部发生的晶格缺陷可在B离子8注入前完全恢复，可抑制对B的扩散的影响。
即，实施例3的制造方法中，由于SiGe的结晶和B的扩散同时发生，因而，由于Ge注入中发生的晶格缺陷导致B产生TED(TransientEnhanced Diffusion：过渡增速扩散)现象，不能有效抑制B的扩散，但是实施例4中，由于B扩散时恢复了上述的晶格缺陷，因而可以可靠地避免上述TED现象。
另外，在注入Ge离子7或B离子8时，通过控制离子注入的倾角，可由掩模层11～13的屏蔽来控制导入到沟槽10的底部的Ge及B的有无。另外，本实施例中，与导入沟槽10的底部的Ge或B的有无无关。
实施例5
图13～图16是本发明实施例5的半导体装置的制造方法的截面图。另外，实施例5的制造方法的获得实施例2的半导体装置的第1制造方法。
首先，如图13及图14所示，与实施例3的图3及图4所示工序同样，形成沟槽10及Ge注入区域14。
接着，如图15所示，从掩模层11～13的开口部20向沟槽10侧壁部斜注入In离子9，形成第2杂质注入区域即In注入区域16。此时，In注入区域16在Ge注入区域14内形成。
然后，通过执行热处理工序，如图16所示，形成SiGe层4及在SiGe层4内形成In含有SiGe层6。此时，在沟槽10的内壁同时形成薄的热氧化膜17。
以下，与实施例3同样，在沟槽10内形成分离绝缘膜2后，用已知的方法形成MOSFET，可以获得图2所示实施例2的半导体装置。另外，实施例5的制造方法中，SiGe层4的膜厚、Ge浓度、In含有SiGe层6的膜厚、In浓度等要满足实施例2所述条件。
这样，实施例5的制造方法，通过图16所示热处理工序同时形成SiGe层4及In含有SiGe层6。从而，由于In注入区域16中的In在SiGe内扩散，其扩散系数降低，因而，可以获得具有能有效抑制图15的In离子9的注入工序中局部导入的In的扩散的In含有SiGe层6的实施例2的半导体装置。
而且，实施例5的制造方法中，在图14所示Ge离子7注入时以高剂量注入Ge，从而，可以使沟槽10的侧壁部非晶化，抑制In离子9的注入时的沟道效应。
另外，在注入Ge离子7或In离子9时，通过控制离子注入的倾角，可由掩模层11～13的屏蔽来控制导入到沟槽10的底部的Ge及In的有无。另外，本实施例中，与导入沟槽10的底部的Ge或In的有无无关。
实施例6
图17～图21是本发明实施例6的半导体装置的制造方法的截面图，另外，实施例6的制造方法是获得实施例2的半导体装置的第2制造方法。
如图17～图19所示，与实施例4中的图8～图10所示工序同样，依次形成沟槽10、Ge注入区域14(图10所示工序中为SiGe层4)、SiGe层4及栅氧化膜18。
接着，如图20所示，从掩模层11～13的开口部20向沟槽10侧壁部的SiGe层4的表面内斜注入In离子9，在SiGe层4内形成In注入区域16。
然后如图21所示，通过热处理使In从SiGe层4内的In注入区域16扩散，形成In含有SiGe层6。此时，为了使In在SiGe内以扩散系数较低的状态扩散，在SiGe层4内形成In含有SiGe层6。
以下，与实施例3同样，在沟槽10内形成分离绝缘膜2后，用已知的方法形成MOSFET，可以获得图2所示实施例2的半导体装置。另外，实施例6的制造方法中，SiGe层4的膜厚、Ge浓度、In含有SiGe层6的膜厚、In浓度等应满足实施例2所述条件。
这样，实施例6的制造方法，通过图19及图21所示热处理工序分别独立形成SiGe层4及In含有SiGe层6。图21所示工序中，由于In在SiGe内扩散，其扩散系数降低，因而可以获得能有效抑制图20的In离子9的注入工序中局部导入的In的扩散的实施例2的半导体装置。
而且，由于实施例6中以独立工序形成SiGe层4和In含有SiGe层6，因而可以通过适合于SiGe层4的热处理形成SiGe层4。
另外，由于在注入In离子9前，执行SiGe层4形成用的热处理，因而，Ge离子7的注入中在沟槽10的侧壁部发生的晶格缺陷可在In离子9注入前完全恢复，可抑制对In的扩散的影响。
即，实施例5的制造方法中，由于SiGe的结晶和In的扩散同时发生，因而，由于Ge注入中发生的晶格缺陷导致产生In的TED现象，不能有效抑制In的扩散，但是实施例6中，由于In扩散时恢复了上述的晶格缺陷，因而可以可靠地避免上述TED现象。
另外，在注入Ge离子7或In离子9时，通过控制离子注入的倾角，可由掩模层11～13的屏蔽来控制导入到沟槽10的底部的Ge及In的有无。另外，本实施例中，与导入沟槽10的底部的Ge或In的有无无关。
[发明的效果]
如以上所述，本发明中的第1方面所述的半导体装置，在具有抑制伴随热处理的规定杂质扩散的性质的第1半导体层内，形成包含规定杂质的第2半导体层，因而可有效抑制制造阶段中规定杂质的扩散，有效抑制规定晶体管的逆狭沟道效应。
本发明中的第2方面所述的半导体装置的制造方法通过步骤(b)、(c)的处理，在第1杂质区域内形成第2杂质区域。由于在该状态执行步骤(d)的热处理，因而同时形成第1及第2半导体层。
从而，由于在具有抑制第2杂质的扩散的性质的第1半导体层内扩散第2杂质，因而可以获得可有效抑制第2杂质的扩散，有效抑制规定晶体管的逆狭沟道效应的半导体装置。
本发明中的第3方面所述的半导体装置的制造方法，通过步骤(b)～(d)的处理在第1半导体层内形成第2杂质区域。由于在该状态执行步骤(e)的第2半导体层形成用的热处理，因而，在具有抑制第2杂质的扩散的性质的第1半导体层内扩散第2杂质。
结果，可以获得通过有效抑制第2杂质的扩散，可有效抑制规定晶体管的逆狭沟道效应的半导体装置。
而且，由于通过相互独立的步骤(c)及(f)的热处理分别形成第1及第2的半导体层，因而在步骤(c)执行时可以不考虑第2半导体层的形成而执行适合于第1半导体层的热处理。

Claims (7)

1.一种半导体装置，其特征在于，
包括：
半导体基板；
从上述半导体基板的表面以规定深度选择性形成的沟槽；
在上述沟槽内淀积形成的分离绝缘膜，
其中，由上述分离绝缘膜分离的上述半导体基板的上层部规定为绝缘栅极型的规定晶体管的晶体管形成区域，
还包括：
沿上述沟槽侧面在上述晶体管形成区域形成的第1半导体层；
在上述第1半导体层内的上述沟槽侧面侧形成的第2半导体层，
其中，上述第2半导体层包含与上述规定晶体管的沟道区域相同导电型的规定杂质，上述第1半导体层具有对伴随热处理产生的上述规定杂质的扩散进行抑制的性质。
2.权利要求1所述的半导体装置，其特征在于：
上述第1半导体层包含SiGe层，
上述规定杂质包含B(硼)，
上述第2半导体层包含含有B的SiGe层即B含有SiGe层。
3.权利要求1所述的半导体装置，其特征在于：
上述第1半导体层包含SiGe层，
上述规定杂质包含In(铟)，
上述第2半导体层包含含有In的SiGe层即In含有SiGe层。
4.一种半导体装置的制造方法，其特征在于，
包括：
(a)从半导体基板的表面以规定深度选择性形成沟槽的步骤；
(b)从上述半导体基板的上述沟槽侧面注入第1杂质，沿上述半导体基板的上述沟槽侧面形成第1杂质注入区域的步骤；
(c)从上述半导体基板的上述沟槽侧面注入第2杂质，形成处于上述第1杂质注入区域内的第2杂质注入区域的步骤；
(d)在上述步骤(b)、(c)后进行热处理，对上述第1及第2杂质区域内的上述第1及第2杂质进行活化，从而沿上述沟槽侧面在上述半导体基板形成第1及第2半导体层的步骤；
(e)在上述沟槽内形成分离绝缘膜的步骤，
其中，由上述分离绝缘膜分离的上述半导体基板的上层部规定为绝缘栅极型的规定晶体管的晶体管形成区域，
还包括：
(f)在上述晶体管形成区域形成上述规定晶体管的步骤，
其中，上述第2杂质包含与上述规定晶体管的沟道区域相同导电型的杂质，上述第1半导体层具有抑制上述第2杂质的扩散的性质。
5.一种半导体装置的制造方法，其特征在于，
包括：
(a)从半导体基板的表面以规定深度选择性形成沟槽的步骤；
(b)从上述半导体基板的上述沟槽侧面注入第1杂质，沿上述半导体基板的上述沟槽侧面形成第1杂质注入区域的步骤；
(c)在上述步骤(b)后进行热处理，对上述第1杂质区域内的上述第1杂质进行活化，从而在上述沟槽侧面的上述半导体基板上形成第1半导体层的步骤；
(d)从上述半导体基板的上述沟槽侧面注入第2杂质，形成处于上述第1半导体层内的第2杂质注入区域的步骤；
(e)在上述步骤(d)后进行热处理，对上述第2杂质注入区域内的上述第2杂质进行活化，从而在上述第1半导体层内形成第2半导体层的步骤；
(f)在上述沟槽内形成分离绝缘膜的步骤，
其中，由上述分离绝缘膜分离的上述半导体基板的上层部规定为绝缘栅极型的规定晶体管的晶体管形成区域，
还包括：
(g)在上述晶体管形成区域形成上述规定晶体管的步骤，
其中，上述第2杂质包含与上述规定晶体管的沟道区域相同导电型的杂质，上述第1半导体层具有抑制上述第2杂质的扩散的性质。
6.权利要求4或权利要求5所述的半导体装置的制造方法，其特征在于：
上述半导体基板包含硅基板，
上述第1杂质包含Ge(锗)，
上述第2杂质包含B，
上述第1半导体层包含SiGe层，
上述第2半导体层包含含有B的SiGe层即B含有SiGe层。
7.权利要求4或权利要求5所述的半导体装置的制造方法，其特征在于：
上述半导体基板包含硅基板，
上述第1杂质包含Ge，
上述第2杂质包含In，
上述第1半导体层包含SiGe层，
上述第2半导体层包含含有In的SiGe层即In含有SiGe层。
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