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CN1521857A - 半导体装置及其制造方法 - Google Patents

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CN1521857A
CN1521857A CNA2004100048524A CN200410004852A CN1521857A CN 1521857 A CN1521857 A CN 1521857A CN A2004100048524 A CNA2004100048524 A CN A2004100048524A CN 200410004852 A CN200410004852 A CN 200410004852A CN 1521857 A CN1521857 A CN 1521857A
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Sanyo Electric Co Ltd
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Abstract

本发明涉及半导体装置及其制造方法。提供能够一边希望维持晶体管的性能，一边适当地抑制其电阻增大的半导体装置及其制造方法。在P阱30中，在P沟道的高耐压晶体管UNT的源极区域31和沟道33之间，或在漏极区域32和沟道33之间形成槽34、35，在该槽34、35内填充绝缘物34z、35z。而且，在P阱30中，从沟道33一侧向源极区域31一侧沿着槽34形成其杂质浓度比源极区域31小的LDD区域36。另外，在P阱30中，从沟道33一侧向漏极区域32一侧沿着槽35形成其杂质浓度比漏极区域32小的的LDD区域37。

Description

半导体装置及其制造方法
技术领域
本发明涉及具有LDD(Lightly Doped Drain)区域(低浓度搀杂漏极)的半导体装置及其制造方法。
背景技术
近几年来，对半导体装置的高集成化的要求日益增大。在这样的状况下，在同一半导体基片上形成耐压特性不同的多个晶体管的要求也正越来越高。在同一半导体基片上形成这样的耐压特性不同的多个晶体管能够通过对每个晶体管调整栅极长度以及向源极区域和漏极区域的杂质的注入浓度进行。
但是，若通过这样的调整形成晶体管，那么就容易加大该元件尺寸。例如，在形成了高耐压晶体管后，当应形成比它耐压更低的通常耐压的晶体管的LDD区域并在半导体基片中注入低浓度的杂质的场合，该杂质就会也被注入高耐压晶体管的源极区域和漏极区域。而且，若这样地在高耐压晶体管的源极区域和漏极区域注入杂质，那么容易降低高耐压晶体管的上述被注入的杂质和该高耐压晶体管所形成的阱的结点耐压。而且，在该场合，为了给该高耐压晶体管付与所希望的耐压特性，有必要将栅极长度设定得长一些。
这样，在向同一半导体基片形成具有各种耐压特性的晶体管的场合，由于高耐压晶体管的元件尺寸容易增大，因此满足半导体装置的微细化的要求将变得困难。
因此，在此之前，例如象在下述专利文献1中所看到的那样，也提案通过利用STI(Shallow Trench Isolation)技术，在该栅极下方的两侧形成槽的同时，在该槽中填充绝缘物，并且在该槽下形成源极区域和漏极区域，形成高耐压晶体管。通过在这样的状态下形成高耐压晶体管，在形成通常耐压晶体管的LDD区域时，能够使被填充在上述槽中的绝缘物变成掩模并避免向高耐压晶体管所形成的阱注入杂质。因此，能够缩短高耐压晶体管的栅极长度，进而能够使半导体装置微细化。
【专利文献1】
专利第3125752号
发明内容
但是，上述专利文献1记载的高耐压晶体管为了希望维持该源极区域和漏极区域之间动作时的耐压等晶体管的性能，要求减小源极区域和漏极区域的杂质浓度。但是，若减小源极区域和漏极区域的杂质浓度，就会由于增大源极区域和漏极区域的电阻而在晶体管的动作速度等方面产生问题。
本发明就是鉴于这样的实际情况而形成的，其目的在于提供能够一边希望维持晶体管的性能，一边适当地抑制其电阻的增大的半导体装置及其制造方法。
本发明通过具备在半导体基片的主面上隔开规定的间隔形成的源极区域和漏极区域，在所述半导体基片上所形成的栅极电极，在半导体基片的主面上，在所述栅极电极的下方以及所述源极区域和漏极区域的至少一方之间以规定的深度形成、并填充绝缘物的槽，以及沿着所述槽形成、具有比所述源极区域和漏极区域低的杂质浓度的LDD，使一边希望维持晶体管的性能，一边适当地抑制其电阻的增大变为可能。
另外，本发明通过在半导体基片的主面隔开规定的间隔并具有源极区域和漏极区域，同时，与源极区域和漏极区域对应形成LDD，通过在这样的半导体装置的制造方法中包含在半导体基片的主面与所述源极区域和漏极区域的至少一方邻接并形成规定深度的槽的第1工序，对所述槽注入杂质、沿着所述槽形成LDD的第2工序，在所述槽中填充绝缘物的第3工序，在所述半导体基片上经由栅极绝缘膜形成栅极电极的第4工序，以及在所述源极区域和漏极区域注入高浓度的杂质、形成所述源极区域和漏极区域的第5工序，使一边希望维持晶体管的性能，一边适当地抑制其电阻的增大变为可能。
附图说明
图1是表示涉及本发明的半导体装置的第1实施形态的构成的图。
图2是表示该实施形态的制造工序的剖面图。
图3是表示该实施形态的制造工序的剖面图。
图4是表示该实施形态的制造工序的剖面图。
图5是表示涉及本发明的半导体装置的第2实施形态的构成的剖面图。
图6是表示该实施形态的制造工序的剖面图。
具体实施方式
第1实施例
以下，一边参照附图，一边说明关于涉及本发明的半导体装置的第1实施形态。
在图1(a)中表示涉及本实施形态的半导体装置的断面构成。涉及本实施形态的半导体装置具备通常耐压晶体管和比它耐压高的高耐压晶体管。此处，所谓通常耐压假定其驱动电压例如是“1.0～5.5V”，所谓高耐压假定驱动电压比它高(例如“10～30V”)。另外，这些通常耐压晶体管和高耐压晶体管都作为互补型的晶体管(CMOS)形成。
而且，为了形成P沟道和N沟道的通常耐压晶体管，以及P沟道和N沟道的高耐压晶体管，涉及本实施形态的半导体装置被构成具有三重阱构造。即，在P型半导体基片1的主面上形成用于形成通常耐压晶体管的N阱10和P阱20，以及用于形成高耐压晶体管的P阱30和N阱40。而且，设法包含形成这些高耐压晶体管的P阱30和N阱40并形成N型的深阱50。此外，此处所谓阱意思是具有在半导体基片上所形成的P型和N型的任何一种导电型的井状扩散区域。
顺便说一下，希望将上述P阱20的杂质浓度例如规定为“1×1017～5×1018个/cm3”，而将N阱10的杂质浓度例如规定为“1×1017～5×1018个/cm3”。另外，希望将P阱30的杂质浓度例如规定为“5×1016～5×1018个/cm3”，而将N阱40的杂质浓度例如规定为“5×1016～1×1017个/cm3”。此外，希望将深阱50的杂质浓度例如规定为“1×1016～1×1017个/cm3”。此外，这时，设法使上述P阱30和N阱40的杂质浓度变得比上述深阱50的杂质浓度高。另外，希望将深阱50的深度例如设定为“2～4μm”，而将上述P阱20、30以及N阱10、40的深度例如设定为“1～3μm”。但是，P阱20、30以及N阱10、40的深度被设定得比深阱50的深度小。
在这些P阱20、30以及N阱10、40的各表面区域中分别形成半导体元件。而且，应将各半导体元件进行分离并形成元件分离槽，在该元件分离槽60中填充元件分离绝缘膜61。在图1(a)中，示出在通常耐压晶体管以及高耐压晶体管中N沟道的通常耐压晶体管LNT以及N沟道的高耐压晶体管UNT，为方便起见，关于P型的通常耐压晶体管以及P型的高耐压晶体管在该记载中被省略。
此处，以N沟道的通常耐压晶体管LNT为例说明关于通常耐压晶体管。在P阱20的表面区域中形成具有N型的导电型的的源极区域21以及漏极区域22。此外，在该P阱20中虽然具有与源极区域21以及漏极区域22相同的导电型，可是还形成其杂质浓度是比源极区域21以及漏极区域22低的浓度的LDD区域23、24。而且，在这些源极区域21以及漏极区域22之间所形成的沟道25上方，形成栅极绝缘膜26以及栅极电极27。此外，在这些栅极绝缘膜26以及栅极电极27的侧壁形成衬垫28。此外，上述源极区域21、漏极区域22、以及栅极电极27上面被硅化物化。
此处，希望N沟道的通常耐压晶体管LNT的源极区域21以及漏极区域22的杂质浓度例如设定为“5×1018～5×1020个/cm3”。另外希望LDD区域23、24的杂质浓度例如设定为“1×1017～1×1019个/cm3”。
另外，希望未图示的P沟道的通常耐压晶体管的源极区域以及漏极区域的杂质浓度设定为“1×1018～1×1020个/cm3”。另外，希望P沟道的通常耐压晶体管的LDD区域的杂质浓度例如设法变成“1×1017～1×1019个/cm3”。
此外，设法使上述源极区域和漏极区域以及LDD区域的各杂质浓度变得比它所形成的阱的杂质浓度高。
接着，以N沟道的高耐压晶体管UNT为例说明关于高耐压晶体管。即，在P阱30中，在N沟道的高耐压晶体管UNT的源极区域31和沟道33之间形成槽34，在该槽34中填充绝缘物34z。另外，在P阱30中，在N沟道的高耐压晶体管UNT的漏极区域32和沟道33之间形成槽35，在该槽35内填充绝缘物35z。
此外，在P阱30中，从沟道33一侧向源极区域31一侧并沿着槽34形成其杂质浓度比源极区域31小的LDD区域36。该LDD区域36具有沿着上述槽34的第1区域36a和位置在源极区域31的下方的第2区域36b。另外，在P阱30中，从沟道33一侧向漏极区域32一侧并沿着槽35形成其杂质浓度比漏极区域32小的LDD区域37。该LDD区域37具有沿着上述槽35的第1区域37a和位置在漏极区域32的下方的第2区域37b。
这样，通过具有LDD区域36、37，就能够充分地维持源极区域31和漏极区域32之间的动作时的耐压。而且，由于使该LDD区域36、37与浓度比它们高的源极区域31和漏极区域32连接，因此就能够减小它们的电阻，进而能够适当地维持晶体管的动作速度等。
另外，上述源极区域31其底面被LDD区域36覆盖，其侧面被绝缘物34z和元件分离绝缘膜61所覆盖。另一方面，上述漏极区域32其底面被LDD区域37覆盖，其侧面被绝缘物35z和元件分离绝缘膜61覆盖。因此，能谋求提高源极区域31和P阱30，以及漏极区域32和P阱30的结点耐压。即，源极区域31和漏极区域32的侧面通过绝缘物34z、35z、元件分离绝缘膜61防止与P阱30的电接合。另外，为了使源极区域31和漏极区域32的底面与LDD区域26、37接触，缓和(减小)源极区域31和漏极区域32与P阱30之间的杂质浓度梯度，因此能谋求源极区域31和漏极区域32与P阱30之间的结点耐压的提高。
在上述沟道33上方，形成栅极绝缘膜38和栅极电极39。而且，在这些栅极绝缘膜38和栅极电极39的侧壁形成衬垫S。此外，上述源极区域31、漏极区域32、以及栅极电极39上面被硅化物化。
此处，希望将N沟道的高耐压晶体管UNT的源极区域31和漏极区域32的杂质浓度例如设定为“5×1018～5×1020个/cm3”，希望将LDD区域36、37的杂质浓度例如设定为“2×1017～2×1019个/cm3”。
另外，希望未图示P沟道的高耐压晶体管的源极区域和漏极区域的杂质浓度设定为“1×1018～5×1020个/cm3”，将LDD区域的杂质浓度例如设定为“2×1017～2×1019个/cm3”。
此外，设法使上述各源极区域和漏极区域以及LDD区域的杂质浓度变得比它所形成的阱的杂质浓度高。
在图1(b)中表示上述N沟道的高耐压晶体管UNT的平面图，是关于源极区域31、漏极区域32、沟道33、以及LDD区域36、37的从垂直上方向垂直下方的投影图。如该图1(b)所示那样，LDD区域36形成以便使其幅度(沟道幅度方向的长度)在沟道33一侧变得比源极区域31一侧更狭窄。即，在槽34的下方区域中，从源极区域31到沟道33，幅度分阶段变窄。另外，在LDD区域37中也同样形成以便使其幅度在沟道一侧变得比漏极区域32更狭窄，并在槽35的下方区域，幅度分阶段变窄。
与此相对，在图1(c)所示的通常耐压晶体管LNT的LDD区域23、24的栅极幅度方向的长度没有变化。
以下，使用图2～图4说明关于上述半导体装置的制造方法。
在这一连串的工序中，首先如图2(a)所示那样，在P型半导体基片1上，顺次堆积热氧化膜80和硅氮化膜81。接着，利用光刻技术，在上述硅氮化膜81中，使设定为上述槽34、35和元件分离槽60的区域开口。如图2(b)所示那样，通过将硅氮化膜81和热氧化膜80作为掩模，并蚀刻半导体基片1，形成槽34、35、元件分离槽60。此处，槽34、35的深度例如设定为“0.05～0.45μm”即可，另外，其幅度例如设定为“0.3～3.0μm”就可以。
此外，在这些图2(a)和图2(b)所示的工序中，也同时形成上述P沟道的高耐压晶体管用的槽等。顺便说一下，在这些图2(a)和图2(b)所示的工序是利用众所周知的STI(Shallow Trench Isolation)技术的工序。
接着，如图2(c)所示那样，通过一边在抗蚀剂中掩蔽元件分离槽60等，一边在半导体基片1的槽34、35的开口部分从斜方向进行与N型导电型对应的杂质的注入，形成上述LDD区域36、37中的第1区域36a、37b。在图2(c)中，例示了向上述N沟道的高耐压晶体管UNT的槽34、35注入杂质的场合，这时，在P沟道的高耐压晶体管用的槽中形成抗蚀剂82的掩模。另外，当该杂质注入时，在前面的图1(b)所示的状态下，应使LDD区域36、37的幅度(沟道幅度方向的长度)分阶段变狭窄那样形成，抗蚀剂82与该形状配合并被形成。
此外，在该图2(c)所示的工序之前或该工序之后，向与P沟道的高耐压晶体管用的槽对应的半导体基片1的开口部分进行注入与P型的导电型对应的杂质的处理，这时，对N沟道的高耐压晶体管用的槽进行掩蔽。然后，由此，形成是沿着P沟道的高耐压晶体管的LDD区域中的槽的区域的第1区域。
这样，在设定为源极区域31和漏极区域32的区域以及设定为沟道33的区域之间，当形成槽324、35之后，通过利用该槽34、35在半导体基片1上注入杂质，形成LDD区域36、37。
接着，如图3(a)所示那样，在半导体基片1上堆积硅氧化膜83。此处，硅氧化膜83的堆积量希望设定为在槽34、35和元件分离槽60上方的硅氧化膜83的高度变成硅氮化膜81的上面以上那样的量。
然后，将硅氮化膜81设定为挡块，用化学机械研磨(CMP)方法除去硅氧化膜83。再如图3(b)所示那样，蚀刻除去硅氮化膜81和热氧化膜80。由此，就会在元件分离槽60中填充元件分离绝缘膜61，而在槽34、35中填充绝缘物34z、35z。
再如图3(b)所示那样，分别形成上述深阱50以及上述P阱20、30和上述N阱10、40。此处，对于深阱50的形成，设法将作为通常耐压晶体管的形成区域的P阱20和N阱10的形成区域进行掩蔽，并进行与N型导电型对应的杂质的注入就可以。另外，对于P阱20、30和N阱10、40的形成，可以将设定为这些各阱的区域以外区域进行掩蔽，并各自不同地能进行与该各阱的导电型对应的杂质的注入。
此外，通过将上述LDD区域36、37设定为前面的图1(b)所示的形状，就能够适当地避免对于在前面的图2(c)所示的工序和图3(b)所示的工序中掩蔽的配合偏移等的LDD区域36和LDD区域37的端部彼此之间的短路。
接着，如图3(c)所示那样，形成各晶体管的栅极绝缘膜。它例如可以具有以下那样的工序进行。(可)在半导体基片上用规定的膜厚形成绝缘膜。(口)将高耐压晶体管形成的区域掩蔽，并在上述(イ)的工序中所形成的绝缘膜中间，除去通常耐压晶体管形成的区域的绝缘膜。(ハ)在半导体基片1上形成与上述栅极绝缘膜26对应的膜厚的绝缘膜。此外，上述(イ)工序中的规定的膜厚做到使在该(イ)工序和(ハ)工序中所形成的绝缘膜膜厚的合计变成上述栅极绝缘膜38的膜厚。
这样，在形成了各栅极绝缘膜后，同时成批形成上述栅极电极27、39等通常耐压晶体管和高耐压晶体管的栅极电极。
接着，如图4(a)所示那样，通过一边将N阱10、40和P阱20掩蔽，一边也注入与N型导电型对应的杂质，在LDD区域36、37中，从槽34、35到元件分离绝缘膜61形成上述第2区域36b、37b。此外，在该图4(a)所示的工序之前或之后，通过一边将N阱10和P阱20、30掩蔽，一边注入与P型导电型对应的杂质，形成P沟道的高耐压晶体管的上述第2区域。
接着，如图4(b)所示那样，在通常耐压的N沟道晶体管和P沟道晶体管的规定区域，注入与N型或P型对应的杂质，形成通常耐压晶体管用的LDD区域。
这样，在形成了通常耐压晶体管的LDD区域后，如图4(b)所示那样，形成上述通常耐压晶体管的衬垫28和高耐压晶体管的衬垫S等。对于该衬垫的形成可以这样进行，例如通过当用化学气相生长法(CVD)在半导体基片1上堆积了硅氧化膜之后，用各向异性蚀刻将该被堆积的硅氧化膜进行蚀刻。
接着，如图4(c)所示那样，通过将P阱20、30以外的区域掩蔽，注入与N型导电型对应的杂质，成批形成N沟道的通常耐压晶体管LNT的源极区域21和漏极区域22，以及N沟道的高耐压晶体管UNT的源极区域31和漏极区域32。此外，在该图4(c)所示的工序之前或之后，通过将N沟道10、40以外的区域掩蔽，注入与P型导电型对应的杂质，成批形成通常耐压和高耐压的P沟道晶体管的源极区域和漏极区域。
若依据以上说明的本实施形态，就能得到以下的效果。
(1)在高耐压晶体管的源极区域以及漏极区域和沟道之间形成绝缘物被填充的槽，同时，从沟道一侧向源极区域以及漏极区域一侧沿着槽形成了LDD区域。因此，就能够充分地维持源极区域以及漏极区域之间的动作时的耐压。并且，由于该LDD区域与浓度比它们高的源极区域以及漏极区域连接，因此就能够减小它们的电阻，进而能够适当地维持晶体管的动作速度等。
(2)用元件分离绝缘膜61等绝缘物和LDD区域掩盖高耐压晶体管的源极区域和漏极区域的边界面。因此，就能够适当地确保高耐压晶体管的源极区域和漏极区域与P阱30和N阱40的结点耐压。
(3)设定高耐压晶体管的LDD区域的幅度以便在沟道一侧变得比源极区域和漏极区域一侧狭窄。因此，对于在LDD区域的形成中使用的光掩模的位置偏移能够设置容限。即，为了形成LDD区域36、37而使用的光掩模的掩模图案在图1(b)所示的LDD区域36和LDD区域37的边界没有分离，而是从LDD区域36连续到LDD区域37。因此，在LDD区域36、37的幅度与沟道区域的幅度大致相同并从沟道一侧到源极区域和漏极区域一侧是恒定的场合，若假定在图1(b)的纵方向光掩模产生偏移，那么在比沟道33的端部更外的区域中，LDD区域36和LDD区域37将连续并被形成。而且由此，在源极区域和漏极区域之间将有短路之虞。与此相反，若依据本实施形态，由于在沟道一侧幅度被设定得狭窄，因此即使光掩模有若干位置偏移，LDD区域36和LDD区域37也不会连续被形成，在源极区域和漏极区域之间不会发生短路。
(4)做到具有三重阱构造并包含用于高耐压晶体管形成的N阱40和P阱30，形成了深阱50。因此，对形成它的每个P阱能够各自不同地设定N沟道的高耐压晶体管的动作电压。另外，也能够避免来自通常耐压晶体管一侧的噪音向高耐压晶体管一侧侵入。
(5)当在设定为高耐压晶体管的源极区域和漏极区域的区域以及设定为沟道的区域之间形成了槽之后，通过在该半导体基片的槽的开口部分注入杂质，沿着该槽形成了LDD区域。由此，由于LDD区域对于槽的位置配合变得容易，因此能够使位置配合正确，形成LDD区域。因此，在配置栅极电极之前，LDD区域不会从正规的位置产生大的偏移，并使栅极电极和LDD区域的位置配合变得容易。因此，能够考虑栅极电极和LDD区域的配合的偏移，尽量抑制为栅极电极所设置的容限，并能够谋求半导体装置的微细化。
(6)同时形成了高耐压晶体管的槽和元件分离槽60。因此能够简化制造工序。
(7)通过同时向槽进行绝缘物的填充以及向元件分离槽60进行元件分离绝缘膜60的填充，能够简化制造工序。
(第2实施形态)
以下，以与前面的第1实施形态的不同点为中心参照附图说明关于涉及本发明的半导体装置的第2实施形态。
在图5中表示涉及本实施形态的半导体装置的断面构成。涉及本实施形态的半导体装置也具备通常耐压晶体管，以及耐压比它高的高耐压晶体管。并且，这些通常耐压晶体管和高耐压晶体管都作为互补型的晶体管(CMOS)被形成。此外，在图5中，关于与前面的图1对应的构件，为方便计，附加相同的符号。
而且，为了形成这些各P沟道和N沟道的通常耐压晶体管，以及P沟道和N沟道的高耐压晶体管，涉及本实施形态的半导体装置也具有三重阱构造被构成。即，在P型半导体基片1上用于形成通常耐压晶体管的N阱110和P阱120，以及用于形成高耐压晶体管的P阱130和N阱140被形成。而且，设法包含形成这些高耐压晶体管的P阱130和N阱140，并形成具有N型导电型的深阱150。
但是，这些P阱130、深阱150在槽34、35的下方区域具有使距离半导体基片1表面的深度扩大的台阶高差130d、150d被形成。
以下，使用图6说明关于涉及本实施形态的半导体装置的制造工序。
图6(a)表示继续前面的图2(b)所示的工序的工序。如图6(b)所示那样，在形成了槽34、35和元件分离槽60后，在热氧化膜80和硅氮化膜81中除去由槽34、35产生的半导体基片1的开口上端部分附近的部分。而且，之后，通过一边用抗蚀剂82将元件分离槽60掩蔽，一边在由半导体基片1的槽34、35产生的开口部分从斜方向进行与N型导电型对应的杂质的注入，形成上述LDD区域36、37。在该图(a)中，例示了在上述N沟道的高耐压晶体管UNT的槽34、35中注入杂质的场合，这时，在P沟道的高耐压晶体管用的槽中形成抗蚀剂82所产生的掩模。另外，在注入该杂质时，在前面的图1(b)所示的状态下应形成LDD区域36、37以便缩小沟道幅度方向的长度，并且抗蚀剂82被形成以便对于槽34、35的规定部位也将它掩蔽。
这样，通过除去了在热氧化膜80和硅氮化膜81中由槽34、35所产生的半导体基片1的开口上端部分附近的部分后，进行杂质的注入，不但形成LDD区域36的第1区域36a、37a，也同时形成第2区域36b、37b。
接着，如图6(b)所示那样，通过将在用于形成LDD区域36、37的杂质注入中使用的抗蚀剂82、硅氮化膜81规定为原有的状态，并在半导体基片1上注入与N型导电型对应的杂质，形成作为上述深阱150的原型的阱150’。因此，在半导体基片1中，在上述N沟道的高耐压晶体管的形成区域形成具有与上述深阱150相同的N型导电型的阱150’。该阱150’在上述槽34、35的下方区域应具有使距离半导体基片1表面的深度扩大的台阶高差150d。
而且，如图6(c)所示那样，通过将在用于形成LDD区域36、37的杂质注入中使用的抗蚀剂82、硅氮化膜81规定为原有的状态，并在半导体基片1上注入与P型导电型对应的杂质，形成作为上述P阱130的原型的阱130’。该阱130’在上述槽34、35的下方区域应具有使距离半导体基片1表面的深度扩大的台阶高差130d。
此外，虽未图示，但在该图6(a)的工序之前或图6(c)的工序之后，即使在P沟道的高耐压晶体管的形成区域中也进行与图6(a)～图6(c)所示的处理相同的处理。此外，至于P沟道的高耐压晶体管，在阱中没有必要形成台阶高差。即，P沟道的高耐压晶体管在P型半导体基片1的表面区域形成N型阱，在该N型阱内再形成N型阱。因此，在P沟道的高耐压晶体管中，能确保在槽的下方区域的N型阱的深度方向的距离。
若依据以上已说明的本实施形态，那么除前面的第1实施形态的上述(1)～(7)的效果外，而且还能够得到以下的效果。
(8)在槽的下方区域具有使距离半导体基片1表面的深度扩大的台阶高差形成P阱130、深阱150。因此，能够充分地确保在LDD区域和P阱130之间，以及在LDD区域和深阱150之间的距离，进而能够避免闭锁等。
(9)通过在除去了热氧化膜80和硅氮化膜81中由槽34、35产生的半导体基片1的开口上端部分附近的部分后，进行杂质的注入，不但能够形成LDD区域36的第1区域36a、37a，而且还能够同时形成第2区域36b、37b。
此外，上述实施形态也可以象以下那样进行变更并实施。
在第2实施形态中，用于形成LDD区域36、37的杂质的注入不一定限于在除去了在热氧化膜80和硅氮化膜81中由槽34、35产生的半导体基片1的开口部分附近的部分之后进行。即使是该场合，通过在槽的下方区域具有距离半导体基片1上面的深度变大的那样的台阶高差并形成P阱130、深阱150，能够得到上述(8)记载的效果。
在第2实施形态中，可以不一定在槽的下方区域具有使距离半导体基片1表面的深度扩大的台阶高差并形成P阱130、深阱150。即使是该场合，通过在除去了热氧化膜80和硅氮化膜81中由槽34、35产生的半导体基片1的开口上端部分附近的部分后进行杂质的注入，也能够减少LDD区域36、37的形成工序。
源极区域和漏极区域的两端即使通过槽和元件分离绝缘膜的至少一方没有被覆盖，通过沿着槽具备LDD区域也能够确保源极区域和漏极区域之间的耐压。而且，通过使LDD区域与源极区域和漏极区域连接，能够抑制晶体管的电阻。
关于高耐压晶体管形成用的槽，也可以不必用与元件分离槽相同工序形成。
高耐压晶体管形成用的槽的深度也可以不必与元件分离槽的深度一致。
关于高耐压晶体管的构造，可以在具有沿着槽形成LDD区域(低浓度扩散区域)的构造的范围内进行适当变更。例如硅化物构造和衬垫S可以不设置。这时，槽可以不必挟持沟道33并在两侧形成，只在外加比源极区域高的电压的漏极区域一侧形成。在该场合，源极区域和与它对应的LDD区域具有与通常耐压晶体管的源极区域和LDD区域相同的构造。
深阱等各阱的形成时期不受在上述各实施形态中例示的限制。例如可以在槽的形成之前形成深阱。
作为半导体装置不限于具有互补型(CMOS)构造和三重阱构造。另外，也不限于具有特性不同的多个晶体管的构成。主要是通过具备在上述各实施形态和它们的变形例中记载的高耐压晶体管，能够一边希望维持晶体管性能，一边适当地抑制其电阻。
若依据本发明，能够一边希望维持晶体管性能，一边适当地抑制其电阻。

Claims (11)

1.一种半导体装置，其特征在于，它具备：在半导体基片的主面隔开规定距离形成的源极区域和漏极区域；在所述半导体基片上形成的栅极电极；在所述半导体基片的主面，在所述栅极电极的下方以及所述源极区域和漏极区域的至少一方之间用规定的深度形成、并填充了绝缘物的槽；沿着所述槽形成、具有比所述源极区域和漏极区域低的杂质浓度的LDD。
2.如权利要求1记载的半导体装置，其特征在于，所述LDD除所述槽的表面外，还延伸到所述源极区域和漏极区域的至少一方的下方区域，被配置在所述源极区域和漏极区域的至少一方的下方区域的所述LDD的一端在与所述槽连接的同时，另一端与元件分离区域连接。
3.如权利要求1或2记载的半导体装置，其特征在于，所述LDD区域在所述栅极电极的下方区域附近幅度变窄。
4.如权利要求1记载的半导体装置，其特征在于，它还具备在所述半导体基片的主面形成的第1阱，以及在所述第1阱内形成比所述槽更深的第2阱。
5.如权利要求4记载的半导体装置，其特征在于，所述第1阱和第2阱在所述槽的下方区域具有使距离所述半导体基片的主面的深度扩大的台阶高差。
6.一种半导体装置的制造方法在具有在半导体基片的主面隔开规定的间隔的源极区域和漏极区域的同时，与源极区域和漏极区域对应形成LDD，其特征在于，它包含：在半导体基片的主面与所述源极区域和漏极区域的至少一方连接并形成规定深度的槽的第1工序；对所述槽注入杂质，沿着所述槽形成LDD的第2工序；在所述槽中填充绝缘物的第3工序；在所述半导体基片上经由栅极绝缘膜形成栅极电极的第4工序；以及在所述源极区域和漏极区域注入高浓度的杂质，形成所述源极区域和漏极区域的第5工序。
7.如权利要求6记载的半导体装置的制造方法，其特征在于，它还包含在所述第3工序后，将所述栅极电极设定为掩模，并在所述半导体基片的主面注入所述杂质，在所述源极区域和漏极区域形成所述LDD的工序。
8.如权利要求6记载的半导体装置的制造方法，其特征在于，所述第1工序具有在所述半导体基片上图案形成设定为掩模的工序，以及将所述被图案形成的膜设定为掩模并对所述半导体基片进行蚀刻的工序，所述第2工序具有部分地除去所述被图案形成的膜中的所述槽的开口上端部分附近的工序，以及将所述部分地被除去的膜设定为掩模，注入杂质，并沿着所述槽形成所述LDD，同时，在所述源极区域和漏极区域的至少一方中形成所述LDD的工序。
9.如权利要求6～8的任何一项记载的半导体装置的制造方法，其特征在于，它还具有这样的工序，即，通过在所述第1工序后，在所述第3工序前，在所述槽的底部一旦注入杂质，在所述第3工序后，在所述半导体基片中注入杂质，在所述槽的下方区域形成具有使距离所述半导体基片的主面的深度扩大的台阶高差的阱。
10.如权利要求6～9的任何一项记载的半导体装置的制造方法，其特征在于，在所述第1工序中，与形成所述槽的同时，形成元件分离槽。
11.如权利要求10记载的半导体装置的制造方法，其特征在于，在所述第3工序中，与在所述槽中填充绝缘物的同时，在所述元件分离槽中填充绝缘物。
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