CN1463031A - 一种边界扫描芯片容错测试方法及系统 - Google Patents
一种边界扫描芯片容错测试方法及系统 Download PDFInfo
- Publication number
- CN1463031A CN1463031A CN 02121723 CN02121723A CN1463031A CN 1463031 A CN1463031 A CN 1463031A CN 02121723 CN02121723 CN 02121723 CN 02121723 A CN02121723 A CN 02121723A CN 1463031 A CN1463031 A CN 1463031A
- Authority
- CN
- China
- Prior art keywords
- chip
- boundary scanning
- test
- testing
- scanning chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 103
- 238000000034 method Methods 0.000 title claims abstract description 22
- 238000003780 insertion Methods 0.000 claims abstract description 8
- 230000037431 insertion Effects 0.000 claims abstract description 8
- 230000006870 function Effects 0.000 description 14
- 238000004088 simulation Methods 0.000 description 8
- 230000004224 protection Effects 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 5
- 239000013078 crystal Substances 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 208000024891 symptom Diseases 0.000 description 2
- 238000010998 test method Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000739 chaotic effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000012966 insertion method Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000036316 preload Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
本发明涉及在容错测试中边界扫描芯片故障插入的一种方法和系统。一种边界扫描芯片容错测试方法，其特征在于包括如下步骤：向边界扫描芯片发送测试命令，模拟边界扫描芯片故障状态；将模拟故障状态与边界扫描芯片正常状态做对比，得出测试数据。一种测试系统，包括终端机、故障插入测试板，其特征在于还包括一个测试头，所述的测试头上带有一个芯片，该芯片中存储有驱动程序，用来产生JTAG信号驱动，所述的终端机通过并行端口与测试头相连，所述的测试头通过测试电缆与测试板相连。利用本发明将更加方便和简捷地实现对芯片的故障插入。
Description
技术领域
本发明涉及通信及微电子领域，尤其涉及在容错测试中边界扫描芯片故障插入的一种方法和系统。
技术背景
容错测试对于产品的稳定性起到十分的重要作用。所谓容错(The ability ofa system to respond gracefully to an unexpected hardware or softwarefailure.)指通过冗余设计等手段避免或减小某些故障对系统造成的影响以及在外部异常条件恢复后系统能够自动恢复正常的能力。容错测试的目的是要检验系统对异常情况是否有足够的保护，是否在某些异常条件造成故障时，有不能自动恢复的严重后果。
在实际应用中，系统出现故障的原因是由于芯片异常引起的，原因是：
1、任何器件都有一定的失效率，哪怕失效率很低。
2、有些器件由于生产厂家的原因，会出现批次性失效。
3、器件都有一定生命周期，到达一定使用时间后也必然会逐步失效。
为了避免上述缺陷给系统造成严重的后果，业界通常通过各种测试手段发现这类问题，将故障隐患消灭在萌芽状态。
芯片异常测试是一种攻击性容错测试方法，通过模拟芯片的各种故障方式，测试芯片故障对电路板及系统的影响，评估芯片故障对电路板及系统的影响程度，使得在电路板内某器件失效时，技术人员能通过该方法了解该器件对电路板或系统的各种影响，去验证是否有保护措施，各种保护措施能否启动。
在数字信号处理芯片中，较常见的故障模式有：芯片整体失效、某管脚输出常高/常低、输入/输出管脚短路、输出管脚高阻态、输出信号电平过低、多电源工作芯片上电顺序混乱、输入指标越限、地址/数据总线故障、无法复位或异常、中断故障、无法初始化、存储器控制功能故障、串口故障、主机接口故障、工作环境异常(高低温)时未考虑散热及加热设计等。
芯片异常测试的前提必须是一个可以实现完整功能的电路板或系统。通过电路板或系统工作状态、输出指标的变化，可以判断芯片异常对于电路板或系统的影响程度。电路板或系统的选择，由被测试芯片实现的功能而定。例如测试晶振异常对于系统定时的影响，需要以系统时钟性能做为验证考察对象；而测试晶振异常对于锁相环时钟跟踪性能的影响，则以电路板时钟性能做为验证考察的对象。
在目前的芯片故障模拟中，由于缺乏合适的方法和工具，一般只能采用外部施加故障的方法。
在模拟芯片的输入数据异常时，主要是将其输入数据管脚强行拉高或拉低这样，容易造成人为的损坏。
在模拟芯片无输入/输出的情况时，强行将芯片的输入/输出管脚撬开，用导线将开关串联在芯片的输入/输出管脚和输入/输出信号线之间。将开关首先闭合，然后当电路板处于正常工作状态时，打开开关，使芯片的输入/输出信号中断。检查此时电路板工作状态是否异常，检查与此异常芯片相关的性能指标是否劣化，检查电路板是否有故障告警产生。这种方法不仅麻烦，而且可能随之带来器件的损坏。
在模拟寄存器读写异常时，首先使得电路板处于正常工作状态下，然后修改单板软件，增加测试部分，测试部分应完成的功能是读出关键寄存器内容，将错误的内容写入寄存器，同时可由后台控制。通过测试软件修改芯片关键寄存器的内容。再检查此时电路板工作状态是否异常，检查与此异常芯片相关的性能指标是否劣化，检查电路板是否有故障告警产生，非常烦琐。
模拟使能控制信号线异常的时候，首先将芯片(如驱动器件、晶振等)的使能控制信号线通过开关和电阻接高电平或低电平。使能控制信号线是使芯片使能，回到初始状态的控制线，在电路板正常工作之后，控制开关使芯片的控制信号线保持常高或常低电平。使芯片的所有输出无效，模拟芯片整体失效。然后检查此时电路板工作状态是否异常，检查与此异常芯片相关的性能指标是否劣化，检查电路板是否有故障告警产生，同样，这种方法也非常烦琐。
而且，现有的方法如果要模拟寄存器读写异常，则需要编写比较复杂的单板软件才能完成。
当前，边界扫描芯片应用越来越多，在芯片生产、使用及测试领域，都带来很大的方便，现简单介绍一下相关的知识。
如图1所示，是现有技术中一个边界扫描器件的结构图，带边界扫描结构的芯片和不带边界扫描结构的芯片相比较，主要是多了5个测试访问端口TAP引脚：测试时钟信号TCK、测试数据输入信号TDI、测试数据输出信号TDO、测试模式选择信号TMS和测试复位TRST，其中测试复位引脚可选，同时多了一个TAP控制器、一个指令寄存器和一组数据寄存器，其中，数据寄存器又包括边界扫描单元寄存器、旁路(BYPASS)寄存器，还可能包括器件代码(IDCODE)寄存器、用户代码(USERCODE)寄存器或其余用户自定义寄存器。下面以一个简单的六D触发器为例进行图示说明。
图2是一个不带边界扫描结构的六D触发器结构图，图3是一个带边界扫描结构的六D触发器结构图，图2及图3的对比中可以看出，带边界扫描结构的芯片和不带边界扫描结构的芯片相比较，在外部引脚和芯片内核之间，多了一些边界扫描单元，这些扫描单元的一般结构如图4所示。
JTAG(Joint Test Action Group)也就是指的边界扫描技术，JTAG接口是内置调试工具，通过该JTAG接口，设计人员能够观察到该处理器中待处理信息的一个有限的子集，比如该处理器中寄存器的内容。
发明内容
本发明就是针对如上所述的问题，提出一种新的测试方法及测试系统，可以避免测试过程中对芯片的物理损坏，从而方便测试人员进行测试工作。
一种边界扫描芯片容错测试方法，其特征在于包括如下步骤：
a、向边界扫描芯片发送测试命令，模拟边界扫描芯片故障状态；
b、通过模拟故障状态与该芯片真实状态做对比，得出测试数据。
所述的测试命令是通过JTAG接口来发送的。
当所述的测试命令为外部测试指令时，可将边界扫描芯片的外部引脚和内核电路从逻辑上断开，从而模拟整个芯片失效。
当所述的测试命令为内部测试指令时，可通过输入型扫描单元向边界扫描芯片内部写入确定的数值，改写该芯片的内部寄存器值，从而模拟芯片局部故障。
一种测试系统，包括终端机、故障插入测试板，所述的终端上安装有输入装置，该输入装置可完成测试信息的读写，其特征在于还包括一个测试头，所述的测试头上带有一个芯片，该芯片中存储有驱动程序，用来产生JTAG信号驱动，所述的终端机通过并行端口与测试头相连，所述的测试头通过测试电缆与测试板相连。
所述的并行端口为25针端口。
所述的测试信息，是通过终端机发送给JTAG接口，进而加在测试芯片上的。
利用本发明的边界扫描容错故障测试方法及系统，不需要进行强行将器件引脚拉高或拉低的操作，也不需要操作人员强行撬开器件的引脚，只是通过JTAG接口发送测试指令，所以不会对电路板有任何损伤。而且还能在电子集成度不断提高，器件引脚密度越来越大，电路板上有的器件引脚甚至成为隐性结点的情况下，克服现有物理接触方法不再适用的缺点，并利用边界扫描进行芯片的故障插入，顺利完成故障测试。同时，因为边界扫描芯片的公有特性，可以做成专门的工具来完成芯片故障插入，所以，用户不必了解边界扫描的知识，不需要编写专门的程序，只需要简单操作就可以完成芯片故障插入，进而使得故障测试更加方便和简捷。
附图说明
图1是现有技术中边界扫描器件的结构图；
图2是一个不带边界扫描结构的六D触发器结构图；
图3是一个带边界扫描结构的六D触发器结构图；
图4是一个边界扫描单元的结构图；
图5是TAP控制器的十六状态机；
图6是外部测试指令期间数据流示意图；
图7是内部测试指令执行期间信号流示意图；
图8是本发明利用边界扫描进行芯片故障插入测试的系统结构图。
具体实施方式
下面结合说明书附图来说明本发明的具体实施方式。
对于一个功能正常的边界扫描芯片，在正常工作时，外部引脚和芯片内核在逻辑上是直通的，在进行芯片外部测试或内部测试时，外部引脚和芯片内核在逻辑上是断开的。
而控制边界扫描逻辑，主要是通过TCK、TMS和TDI三根输入线来完成的，TAP控制器的工作原理依据如图5所示的十六状态机，该十六状态机的功能是控制器跟踪原理基础，系统将根据需要，进入某个状态，可以在各状态之间进行切换。
在芯片生产领域，器件(IC)生产厂家可以自己定义公用指令(PublicInstruction)或专用指令(Private Instruction)。专用指令只能供生产厂家使用，专用指令的操作不必形成文件。公用指令(Public Instruction)由生产厂家随同器件一起以边界扫描描述语言BSDL(Boundary Scan DescriptionLanguage)文件的方式提供。这些指令为用户提供测试器件特性的方法。
公用指令(Public Instruction)可分为器件厂家必须提供的指令和器件厂家可选择的指令。器件厂家必须提供的指令有三个：旁路(BYPASS)指令、采样/预置(SAMPLE/PRELOAD)指令和外部测试(EXTEST)指令。器件厂家可选择提供的指令有：器件标志代码(IDCODE)指令、用户代码(USERCODE)指令、内部测试(INTEST)指令、运行内建自测试(RUNBI ST)指令、高阻态(HIGHZ)指令等。
外部测试(EXTEST)指令是器件厂家必须提供的公用指令，利用它来进行芯片的整体失效模拟是最适合的。外部测试指令将选择串行连接在TDI与TDO之间的边界扫描寄存器构成的扫描链，同时器件内核逻辑从输入/输出管脚中隔离出来。外部测试(EXTEST)指令本意主要用于电路板上芯片的互连测试。
如图6所示，在外部测试(EXTEST)指令执行期间：
(1)Mode信号为‘1’，表示器件输入/输出管脚与核心逻辑之间的直接通路被隔离开。
(2)TAP控制器在捕获数据寄存(Capture_DR)状态下，在TCK时钟脉冲的上升沿，器件输入管脚所接受的信号将被装入边界扫描寄存器。
(3)TAP控制器在移位数据寄存(Shift_DR)状态下，TCK时钟脉冲的上升沿，串行连接在TDI与TDO之间的边界扫描寄存器里的数据向数据输出端串行移位。
(4)TAP控制器在更新数据寄存(Update_DR)状态下，TCK时钟脉冲的下降沿，边界扫描寄存器的移位寄存器里的数据将被装入边界扫描寄存器的并行输出寄存器或锁存器里，并通过器件输出管脚输出。
图6的粗线示出了外部测试(EXTEST)指令执行期间，器件内部的边界扫描单元之间的数据流，从图上也可以看出EXTEST指令期间，没有任何信号流经芯片内核。
利用外部测试(EXTEST)指令可以完成以下功能：
进行芯片之间的互连测试，这是目前的常规应用；
模拟芯片整体失效功能，这是本发明的创新应用；
可以控制边界扫描器件对其余器件进行读写等操作，这也是本发明的创新应用。
内部测试(INTEST)指令是器件厂家可选择提供的公用指令。在器件安装到PCB电路板上后，内部测试(INTEST)指令允许对器件内部的核心逻辑进行测试。在执行这条指令期间，移入边界扫描寄存器的信号值可以被施加到器件内部的核心逻辑上，核心逻辑输出的测试结果也可以被捕获进边界扫描寄存器里，然后通过边界扫描寄存器串行移出到计算机进行分析。
如图7所示，在内部功能测试(INTEST)指令执行期间：
(1)Mode信号为‘1’，表示器件输入和输出管脚与核心逻辑之间的直接通路被隔离开。
(2)TAP控制器在移位数据寄存(Shift_DR)状态下，在TCK时钟脉冲的上升沿，通过TDI引脚将指定的测试数据串行移入边界扫描寄存器里。
(3)TAP控制器在更新数据寄存(Update_DR)状态下，TCK时钟脉冲的下降沿，边界扫描寄存器的移位寄存器里的数据将被装入边界扫描寄存器的并行输出寄存器或锁存器里，并把数据施加到核心逻辑上。
(4)进入TAP控制器的运行-测试/空闲(Run_Test/Idle)状态，等待核心逻辑完成测试。
(5)TAP控制器在捕获数据寄存(Capture_DR)状态下，在TCK时钟脉冲的上升沿，核心逻辑输出的测试结果被捕捉进边界扫描寄存器里。
(6)TAP控制器在移位数据寄存(Shift_DR)状态下，在TCK时钟脉冲的上升沿，串行连接在TDI与TDO之间的边界扫描寄存器里的测试结果通过TDO引脚串行移出。
图中的粗线表示了内部测试(INTEST)指令执行期间，器件内部的边界扫描单元之间的数据流，由图可以看出此时内核逻辑和外部引脚是断开的，而且可以通过边界扫描单元操作和控制内核电路。
利用外部测试(INTEST)指令可以完成以下功能：
测试芯片的内部逻辑功能(常规应用)；
控制或操作芯片内核电路，完成故障预置(本发明创新应用)。
本发明就是基于以上的理论而设计的测试系统及测试方法。
如图8所示，是本发明利用边界扫描进行芯片故障插入测试的系统结构图。本发明使用的测试系统，包括终端机、故障插入测试板，在该终端机上安装有输入装置，该输入装置可完成测试信息的读写，这样可以通过该终端机发送各种测试信息及各种控制命令。
在该测试系统中，还包括一个测试头，该测试头上带有一个芯片，该芯片中存储有驱动程序，用来产生JTAG信号驱动。
该终端机通过25针的并行端口与测试头相连，该测试头通过测试电缆与测试板相连。
在使用过程中，终端机发送测试命令给JTAG接口，JTAG接口在将该测试命令发送给芯片，进而从芯片上读取所需的信息给终端机，完成数据的交互。
本发明使用的边界扫描芯片容错测试方法如下：
首先向边界扫描芯片发送影响芯片正常功能的测试命令，这是由终端机发送该影响芯片正常功能的测试命令，经JTAG接口加到芯片上的。其中，影响边界扫描芯片正常功能的测试命令包括内部测试命令(INTEST)和外部测试命令EXTEST等，具体使用哪一种测试命令可以依据测试用户不同的测试目的而定。JTAG接口加载前述的测试命令后，实际上就使被测试芯片模拟了故障状态，这样，就通过测试命令使芯片产生与物理故障相同的症状。
如果发送的测试命令为外部测试指令，就将使边界扫描芯片的外部引脚和内核电路从逻辑上断开，从而模拟整个芯片失效，这种现象与芯片物理损坏的现象是完全一致的。
如果发送的测试命令为内部测试指令，就可以通过输入型扫描单元向芯片内部写入确定的数值，这些新写入的数值将改写芯片的内部寄存器值，从而模拟芯片局部故障。
通过前面故障模拟，可以产生与芯片出现物理故障完全一样的症状，对这些模拟物理故障进行分析，即可得出与真实物理故障完全一致的测试结论。将这些模拟物理故障的各种特征状态进行概括，与芯片正常状态做对比，即可得出测试数据。
本发明利用电路板上的边界扫描器件本身的特性完成芯片的故障插入，成本很低，操作简单方便，是一种高效低成本的芯片故障插入方法，不会对电路板造成任何损伤，而且本发明不需要编写专门的程序，经过简单的说明就可以使用该方法完成故障插入。给使用者带来了巨大的方便，并且在经济上大大削减了成本。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。
Claims (7)
1、一种边界扫描芯片容错测试方法，其特征在于包括如下步骤：
a、向边界扫描芯片发送测试命令，模拟边界扫描芯片故障状态；
b、通过模拟故障状态与边界扫描芯片正常状态做对比，得出测试数据。
2、如权利要求1所述的边界扫描芯片容错测试方法，其特征在于所述的测试命令是通过JTAG接口来发送的。
3、如权利要求1或2所述的边界扫描芯片容错测试方法，其特征在于所述的测试命令为外部测试指令时，可将边界扫描芯片的外部引脚和内核电路从逻辑上断开，从而模拟整个边界扫描芯片失效。
4、如权利要求1或2所述的边界扫描芯片容错测试方法，其特征在于所述的测试命令为内部测试指令时，可通过输入型扫描单元向边界扫描芯片内部写入确定的数值，改写边界扫描芯片的内部寄存器值，从而模拟边界扫描芯片局部故障。
5、一种边界扫描芯片容错测试系统，包括终端机、故障插入测试板，所述的终端机上安装有输入装置，可完成测试信息的读写，其特征在于还包括一个测试头，所述的测试头上带有一个芯片，该芯片中存储有驱动程序，用来产生JTAG信号驱动，所述的终端机通过并行端口与测试头相连，所述的测试头通过测试电缆与测试板相连。
6、如权利要求5所述的测试系统，其特征在于所述的并行端口为25针端口。
7、如权利要求5所述的测试系统，其特征在于所述的测试信息，是通过终端机发送给JTAG接口，进而加在被测试的边界扫描芯片上的。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 02121723 CN1230885C (zh) | 2002-05-28 | 2002-05-28 | 一种边界扫描芯片容错测试方法及系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 02121723 CN1230885C (zh) | 2002-05-28 | 2002-05-28 | 一种边界扫描芯片容错测试方法及系统 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1463031A true CN1463031A (zh) | 2003-12-24 |
| CN1230885C CN1230885C (zh) | 2005-12-07 |
Family
ID=29743056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 02121723 Expired - Fee Related CN1230885C (zh) | 2002-05-28 | 2002-05-28 | 一种边界扫描芯片容错测试方法及系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1230885C (zh) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100439930C (zh) * | 2005-05-11 | 2008-12-03 | 华为技术有限公司 | 产品容错性测试方法及其故障插入装置 |
| CN103605063A (zh) * | 2013-10-23 | 2014-02-26 | 上海华力微电子有限公司 | 测试多端口器件的端口错误值反馈系统和方法 |
| CN103839582A (zh) * | 2012-11-27 | 2014-06-04 | 英业达科技有限公司 | 通过边界扫描进行电路板上芯片烧录读写的系统及其方法 |
| CN105740114A (zh) * | 2016-01-26 | 2016-07-06 | 惠州Tcl移动通信有限公司 | 移动终端的容错测试方法及装置 |
| CN110837035A (zh) * | 2018-08-15 | 2020-02-25 | 珠海恒途电子有限公司 | 一种空调系统的软硬件测试系统及其测试方法 |
| CN111289886A (zh) * | 2020-03-16 | 2020-06-16 | 电子科技大学 | 一种基于边界扫描测试链路的故障注入方法 |
| CN111398701A (zh) * | 2019-01-02 | 2020-07-10 | 深圳市广和通无线股份有限公司 | 设备测试方法、装置、计算机设备和存储介质 |
| CN112415358A (zh) * | 2019-08-22 | 2021-02-26 | 上海为彪汽配制造有限公司 | 一种故障追溯方法、存储介质、电子设备及系统 |
| CN114113893A (zh) * | 2021-11-24 | 2022-03-01 | 中国电子科技集团公司第五十八研究所 | 一种微系统芯片内部互联线故障快速测试方法 |
| US11408934B2 (en) | 2017-12-22 | 2022-08-09 | Nvidia Corporation | In system test of chips in functional systems |
-
2002
- 2002-05-28 CN CN 02121723 patent/CN1230885C/zh not_active Expired - Fee Related
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100439930C (zh) * | 2005-05-11 | 2008-12-03 | 华为技术有限公司 | 产品容错性测试方法及其故障插入装置 |
| CN103839582A (zh) * | 2012-11-27 | 2014-06-04 | 英业达科技有限公司 | 通过边界扫描进行电路板上芯片烧录读写的系统及其方法 |
| CN103605063A (zh) * | 2013-10-23 | 2014-02-26 | 上海华力微电子有限公司 | 测试多端口器件的端口错误值反馈系统和方法 |
| CN103605063B (zh) * | 2013-10-23 | 2016-04-27 | 上海华力微电子有限公司 | 测试多端口器件的端口错误值反馈系统和方法 |
| CN105740114A (zh) * | 2016-01-26 | 2016-07-06 | 惠州Tcl移动通信有限公司 | 移动终端的容错测试方法及装置 |
| CN105740114B (zh) * | 2016-01-26 | 2020-09-25 | 惠州Tcl移动通信有限公司 | 移动终端的容错测试方法及装置 |
| US11408934B2 (en) | 2017-12-22 | 2022-08-09 | Nvidia Corporation | In system test of chips in functional systems |
| US12078678B2 (en) | 2017-12-22 | 2024-09-03 | Nvidia Corporation | In system test of chips in functional systems |
| US11726139B2 (en) | 2017-12-22 | 2023-08-15 | Nvidia Corporation | In-system test of chips in functional systems |
| CN110837035A (zh) * | 2018-08-15 | 2020-02-25 | 珠海恒途电子有限公司 | 一种空调系统的软硬件测试系统及其测试方法 |
| CN111398701A (zh) * | 2019-01-02 | 2020-07-10 | 深圳市广和通无线股份有限公司 | 设备测试方法、装置、计算机设备和存储介质 |
| CN112415358A (zh) * | 2019-08-22 | 2021-02-26 | 上海为彪汽配制造有限公司 | 一种故障追溯方法、存储介质、电子设备及系统 |
| CN111289886A (zh) * | 2020-03-16 | 2020-06-16 | 电子科技大学 | 一种基于边界扫描测试链路的故障注入方法 |
| CN111289886B (zh) * | 2020-03-16 | 2021-02-02 | 电子科技大学 | 一种基于边界扫描测试链路的故障注入方法 |
| CN114113893A (zh) * | 2021-11-24 | 2022-03-01 | 中国电子科技集团公司第五十八研究所 | 一种微系统芯片内部互联线故障快速测试方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1230885C (zh) | 2005-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5708773A (en) | JTAG interface system for communicating with compliant and non-compliant JTAG devices | |
| US5828825A (en) | Method and apparatus for pseudo-direct access to embedded memories of a micro-controller integrated circuit via the IEEE test access port | |
| CN100416288C (zh) | 用于访问一个或多个电子电路的系统和方法 | |
| US7478299B2 (en) | Processor fault isolation | |
| KR101553489B1 (ko) | 고속 입력/출력 인터페이스를 사용하여 검사하는 집적회로 | |
| US7137086B2 (en) | Assertion checking using two or more cores | |
| US7870429B2 (en) | Control apparatus | |
| CN102103535B (zh) | 多核处理器、多核处理器的调试系统和调试方法 | |
| US6829751B1 (en) | Diagnostic architecture using FPGA core in system on a chip design | |
| CN1949723A (zh) | 一种atca中jtag器件远程维护的方法及系统 | |
| Cheng et al. | Signature based diagnosis for logic BIST | |
| CN1828553A (zh) | 片上系统与应用于其中的测试/除错方法 | |
| CN105842615A (zh) | 可于异常状态下进行调试的系统芯片及其调试方法 | |
| CN112015604B (zh) | 一种基于Zynq FPGA的自动化可靠性评估系统及评估方法 | |
| US7676698B2 (en) | Apparatus and method for coupling a plurality of test access ports to external test and debug facility | |
| CN1542459A (zh) | 一种集成电路边界扫描测试装置 | |
| CN106610462B (zh) | 电子系统、系统诊断电路与其操作方法 | |
| US7076708B2 (en) | Method and apparatus for diagnosis and behavior modification of an embedded microcontroller | |
| CN1243307C (zh) | 通过jtag对单板进行测试的方法以及设备 | |
| CN101713814B (zh) | 基于边界扫描的Flash芯片检测方法 | |
| CN1463031A (zh) | 一种边界扫描芯片容错测试方法及系统 | |
| US20110202811A1 (en) | Test access port with address and command capability | |
| US8667346B2 (en) | Semiconductor integrated circuit device, method of controlling the semiconductor integrated circuit device and information processing system | |
| CN102645609B (zh) | Jtag链路测试装置及其测试方法 | |
| US20060069974A1 (en) | One-hot encoded instruction register for boundary scan test compliant devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20051207 Termination date: 20180528 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |