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CN1423420A - 多阈值mis集成电路器件及其电路设计方法 - Google Patents

多阈值mis集成电路器件及其电路设计方法 Download PDF

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Abstract

在芯片50A中,被布置的宏电路单元20A不包括虚拟电源线和高阈值电压的泄漏电流抑制MOS晶体管和高阈值电压的泄漏电流抑制MOS晶体管单元51。晶体管单元51具有一条与该单元的纵方向重合的门线51G,它沿着宏电路单元20A的矩形单元框架的一侧布置,及具有一个连至用于外部连接的VDD焊盘60和61的漏区域51D,一条连至I/O单元73的门线51G以及一个连至宏电路单元20A的VDD端点的源区域51S。此VDD端点用作一条虚拟电源线V_VDD的一个端点。

Description

多阈值MIS集成电路器件及其电路设计方法
技术领域
本发明涉及一种多阈值电压MIS集成电路器件及其电路设计方法，具体地涉及一种MIS(金属绝缘器半导体)，更具体地涉及一种多阈值电压CMOS(互补金属氧化物半导体)集成电路器件及其电路设计方法，该集成电路器件配备有一个包括一个低阈值电压MIS晶体管和一个高阈值电压MIS晶体管的电路，用于在备用时对流过该电路的泄漏电流进行抑制。
背景技术
近年以来，要求携带式电子设备具有更高速度和更低功率消耗以便取得长的电池寿命。在CMOS LSI中，由于功率消耗正比于电压平方，能够通过降低电源电压来减少功率消耗。然而，降低电源电压会导致MOS晶体管运行速度的降低。因此，曾经通过减少MOS晶体管的阈值电压来改进运行速度。
然而，降低阈值电压将会导致备用时MOS晶体管泄漏电流的增加，从而难于达到较低功率消耗。为克服这些问题，曾经使用如图7(A)和7(B)中所示MTCMOS(多阈值电压CMOS)。
在图7(A)中，一个包括低阈值电压MOS晶体管的逻辑电路10连接于一条虚拟电源电压线V-VDD与一条接地电压电源线VSS之间，以及一个高阈值电压的用于抑制泄漏电流的PMOS晶体管T1连接于虚拟电源电压线V VDD与电源电压线VDD之间。在运行时，电源控制信号*PCNT被设为低的以便接通PMOS晶体管T1，从而使V_VDD电源线的电压成为VDD例如1.8V。另一方面，在备用时，电源控制信号*PCNT被设为高的以便关断PMOS晶体管T1，从而抑制逻辑电路10的泄漏电流。
参照图7(B)，一个高阈值电压的用于抑制泄漏电流的PMOS晶体管T2连接于一条虚拟电源电压线V_VDD与一条电源电压线VDD之间，以及一个高阈值电压的用于抑制泄漏电流的NMOS晶体管T3连接于一条虚拟接地电源电压线V_VSS与一条接地电源电压线VSS之间。在运行时，互补的电源控制信号*PCNT和PCNT分别被设为低和高的以便接通PMOS晶体管T2和NMOS晶体管T3。另一方面，在备用时，电源控制信号*PCNT和PCNT分别被设为高和低的以便关断PMOS晶体管T2和NMOS晶体管T3，从而抑制逻辑电路10的泄漏电流。
以下描述的只是图7(A)的泄漏电流抑制电路的情况，但它也能够应用于图7(B)的泄漏电流抑制电路的情况。
如图8中所示，一个宏电路20包括N排单元21至2N。例如，如图9中所示，每排单元包括一批标准单元31、32、33、…，它们包括各PMOS晶体管，其中每个晶体管具有用于抑制泄漏电流的高阈值电压，每个门电路由*PCNT供电，及逻辑门所包括的MOS晶体管中的每一个具有低阈值电压。选代地，如图10中所示，每排单元所包括的标准单元30只包括具有高阈值电压的用于抑制泄漏电流的PMOS晶体管和多个标准单元例如一个NAND门单元31A、一个反相器单元32A、…，它们所包括的MOS晶体管中的每一个具有低阈值电压。布置了多个标准单元30，用于抑制一排单元中的泄漏电流。
当一个宏电路作为IP(知识产权)从其他公司购买时，如果该宏电路不包括一个用于抑制泄漏电流的MOS晶体管，则该MOS晶体管必须如图9或10中所示地被插入。此外，当该宏电路包括一个用于抑制泄漏电流的MOS晶体管时，该用于抑制泄漏电流的MOS晶体管必须从每个单元中去除，或者各用于抑制泄漏电流的MOS晶体管必须从每排单元中去除，以便牺牲备用时功率消耗的减少而获得更高集成度。
此外，在图9中所示的情况下，因为泄漏电流抑制MOS晶体管的门宽度决定于对流经逻辑门的电流界限的考虑以便不阻碍每个逻辑门速度的改进，因此整个电路中的界限变为过度地大，从而增加基片上的宏电路所占据的面积。在图10中所示的情况下，因为泄漏电流抑制单元中不包括逻辑门，因此增加无用面积，从而增加基片上宏电路占据的面积。
发明内容
因此，本发明的一个目的是提供一种多阈值MIS集成电路器件及其电路设计方法，其中宏电路不必包括虚拟电源线和高阈值电压的泄漏电流抑制MIS晶体管。
根据本发明的一个方面，提供了一种多阈值MIS集成电路器件，在一块基片上包括：
一个宏电路，包括一个内部电路和一个连至内部电路的虚拟电源线，该内部电路包括一个具有第一阈值电压的MIS晶体管；及
一个泄漏电流抑制MIS晶体管单元具有一条连至一条电源控制线的门线，具有与门线重合的纵方向，沿着宏电路的宏框架的一侧而形成，具有与第一阈值电压不同的第二阈值电压，具有一条电流路径，其一端和另一端分别连至一条电源线和第一虚拟电源线。
根据此配置，该宏电路的一条电源线不包括虚拟电源线，而一个泄漏电流抑制MIS晶体管能够用作虚拟电源线。此外，这允许减少一个多阈值MIS集成电路器件的设计时间。还有，根据宏电路的电流消耗来合适地确定泄漏电流抑制MIS晶体管单元的尺寸例如长度，以便制止基片上宏电路占据面积的增加(与现有技术比较)。
附图说明
图1是根据本发明第一实施例的多阈值电压MOS集成电路器件的芯片上布局的原理图。
图2是图1中所示PMOS晶体管单元51及其附近区域的更详细的布局图。
图3是图1中所示宏电路20A的一部分的内部详细布局图。
图4是根据本发明第二实施例的多阈值电压MOS集成电路器件的芯片上布局的原理图。
图5是根据本发明第三实施例的多阈值电压MOS集成电路器件的芯片上布局的原理图。
图6是根据本发明第四实施例的多阈值电压MOS集成电路器件的芯片上布局的原理图。
图7(A)和7(B)是用于显示现有技术多阈值电压CMOS电路的图。
图8是用于显示一个包含标准单元阵列的现有技术宏电路的布局图。
图9是用于显示图8中所示一排单元的一部分的电路图。
图10是用于显示图8中所示一排单元的一部分的另一个配置的电路图。
具体实施方式
今后参照附图更详细地描述本发明优选实施例。
第一实施例
图1是根据本发明第一实施例的多阈值电压MOS集成电路器件的芯片上布局的原理图。
宏电路20A、20B和20C被布置于半导体芯片50上面，它们都没有图7(A)或7(B)中所示泄漏电流抑制电路，但都是例如作为IP从其他公司购买的。宏电路20A、20B和20C分别是例如一个存储器、一个DSP(数字信号处理器)和一个CPU。根据本发明，根据是否将宏电路20A至20C中的电源电压线VDD和VSS连至与这些线分开的泄漏电流抑制电路而确定是否分别将这些线用作虚拟电源电压V_VDD和V_VSS的电源线。在第一实施例中，因为宏电路20A至20C中的电源线VDD用作V_VDD电源线，VDD被标为V_VDD。
宏电路20A至20C的宏框架都是矩形形状，及一个高阈值电压的泄漏电流抑制NMOS晶体管单元被沿着每个宏框架的侧面布置。
更具体地，PMOS单元51至53沿着宏框架的三侧被布置于宏电路20A的宏框架的周边部分内。单元51包括一个平行于宏电路20A的宏框架一侧的门线51G，及一个源区域51S和一个漏区域51D分别形成于门线51G两侧的块内。单元51的纵方向与门线51G的方向重合。描述于半导体芯片50的边缘部分中的矩形标示每个用于外部电源电压的I/O单元焊盘，或者一个外部信号的I/O焊盘和I/O缓存门。
PMOS晶体管单元51与宏电路20A之间的关系与图7(A)中所示PMOS晶体管T1与逻辑电路10之间的关系相同。PMOS晶体管单元51的源区域51S连至VDD焊盘60和61，以供外部连接之用，门线51G连至一个I/O单元73，及漏区域51D连至宏电路20A的V_VDD端点。I/O单元73包括一个焊盘73a，及一个具有一个连至焊盘73a的输入端的缓存门73b和一个连至门线51G的输出端。宏电路20A的未示出的VSS电源线连至在半导体芯片50的边缘部分中形成的VSS焊盘。
焊盘73a自外部接收电源控制信号*PCNT。在运行时，电源控制信号*PCNT被设为低的以便接通PMOS晶体管单元51，及加于VDD焊盘60和61上的电源电压VDD通过PMOS晶体管单元51被提供给宏电路20A的V_VDD线。在备用时，电源控制信号*PCNT被设为高的以便关断PMOS单元51，从而在关断状态下阻止泄漏电流流经包括于宏电路20A中的低阈值电压的MOS晶体管。
PMOS晶体管单元52至54的运行和配置类似于PMOS晶体管单元51的运行和配置。
与宏电路20A相同的情况适用于宏电路20B和20C。也即，PMOS晶体管单元54至56分别沿着宏电路20B的宏框架的三侧布置，及PMOS晶体管单元57、58、59A和53分别沿着宏电路20C的四侧布置。PMOS晶体管单元53公共地用于宏电路20A和20C两者。因为宏电路20C具有相对地高的电流消耗，一个PMOS晶体管单元59B被布置为平行于PMOS晶体管单元59A，及PMOS晶体管单元59A和59B被平行地连接于宏电路20C与VDD焊盘69之间。PMOS晶体管单元51至59B的门线公共地彼此连接。VDD焊盘62至72连至相应的PMOS晶体管单元的相应的源区域。
图2是图1中所示PMOS晶体管单元51及其附近区域的更详细的布局图。
在图2中，X和Y方向内的金属线属于不同线层，及参考符号A和B分别标示其上的第一金属线层和第二金属线层中的金属。不同线层中的各线之间的连接通过图中由“O”标示的相应的接触孔中的导体进行连接。在图2中，电  VDD和V_VDD的各线被画上影线。当将宏电路20A和I/O单元看作黑盒时，描述于宏电路20A和I/O单元的边缘部分中的小矩形标示端点，这用于宏电路和I/O单元之间的自动布线设计。一条VDD电源线80A和一条VSS电源线81A分别属于一个VDD电源环80和一个VSS电源环81，在图1中使用虚线标示。在此图中，为了简化起见，每条虚线用于表示VDD和VSS环两者。
一条VDD电源线82B1连接于VDD焊盘60和VDD电源线80A之间，及VDD电源线82B2和82B3连接于VDD电源线80A与源区域51S之间。此外，VDD电源线83B1、83B2和83B3连接于漏区域51D和宏电路20A的相应V_VDD端点之间。VSS电源线81A的一端连至未示出的VSS焊盘，及另一端通过VSS电源线84B1和84A然后再通过VSS电源线84B2和84B3连至宏电路20A的多个VSS端点。缓存门73b的输出端通过控制信号线85B1、85A1、85B2和85A2连至门线51G。在图2中，为简化起见，这些控制信号线被显示为中心线。
图3是图1中所示宏电路20A的一部分的内部详细布局图。
宏电路20A的第一排单元包括一个NAND门单元31A和一个作为标准单元的反相器单元32A。NAND门单元31A和反相器单元32A具有与图10相同的电路配置，及两者都通过一条信号线34彼此连接。在图3中，为简化起见，信号线被显示为中心线。为向第一排单元提供电源电压，一条VDD电源线83B1X和一条VSS电源线84B2X分别沿着第一单元的一端侧和另一端侧形成。一条V_VDD电源线83B2X用于第二排单元。V_VDD电源线83B1X、VSS电源线84B2X和V_VDD电源线83B2X分别连至V_VDD电源线83B1、VSS电源线84B2和V_VDD电源线83B2，这被显示于图2中。每个单元的V_VDD电源线在垂直于其的方向内连至V_VDD电源线86A，同样地，每个单元的VSS电源线在垂直于其的方向内连至VSS电源线87A。
根据第一实施例的多阈值电压MOS集成电路器件，由于高阈值电压的泄漏电流抑制PMOS晶体管是沿着宏电路的宏框架的每一侧布置的，不必要在图9中所示的现有技术宏电路内的每个标准单元中布置高阈值的电压泄漏电流抑制PMOS晶体管T1，或者在图10中所示的每排单元中布置多个泄漏电流抑制标准单元30，这将缩短设计时间。此外，根据宏电路的电流消耗来合适地确定泄漏电流抑制PMOS晶体管单元的尺寸例如长度，其结果是制止由于在每排单元的每个单元中形成PMOS晶体管T1或者由于在多个单元中的每一个中形成泄漏电流抑制标准单元30而增加芯片上宏电路所占据的面积。
第二实施例
图4是根据本发明第二实施例的多阈值电压MOS集成电路器件的芯片上布局的原理图。
在此半导体芯片50A中，电源电压VDD和VSS直接自用于外部连接的VDD焊盘提供给宏电路20D。宏电路20D不具备高阈值电压的电源抑制MOS晶体管。宏电路20D通过一个门线的端点输出一个电源控制信号*PCNT，其中该门线通过一个控制信号线90连至PMOS晶体管单元51至53和57至59B。宏电路20D根据外部信号或内部状态，使用该电源控制信号*PCNT完成PMOS晶体管单元51至53和57至59B的接通/关断控制。
其余与第一实施例相同。
第三实施例
图5是根据本发明第三实施例的多阈值电压MOS集成电路器件的芯片上布局的原理图。
在此半导体芯片50B中，不是图4中沿着宏电路20A的宏框架的一侧布置泄漏电流抑制PMOS晶体管单元51，而是按照预定长度例如100μm安排PMOS晶体管单元511至513，这被登记于单元库内。相邻PMOS晶体管511至513的门线彼此互相连接。根据运行时宏电路20A的电流消耗来确定宏电路20A的PMOS晶体管单元511至513的需要数量。这同样适用于其他PMOS晶体管单元。例外，在图5中省略对应于图4的PMOS晶体管单元59B的那些晶体管单元。
其余与第二实施例相同。
第三实施例允许使用单元库中登记的单个晶体管单元形成每个宏电路的泄漏电流抑制PMOS晶体管单元。
注意到，可以连续地布置具有这一预定长度的晶体管单元而在其间没有空隙，从而构成图1和4中的每个泄漏电流抑制NMOS晶体管单元。
第四实施例
图6是根据本发明第四实施例的多阈值电压MOS集成电路器件的芯片上布局的原理图。
在此半导体芯片50C中，VDD和VSS电源线用作相应的V_VDD和V_VSS电源线。此外，为在VDD电源线侧和VSS电源线侧形成泄漏电流抑制电路，如图7(B)中所示，高阈值电压的泄漏电流抑制PMOS晶体管单元51P、53P、59AP和59BP被连接于供外部连接用的VDD焊盘与宏电路的V_VDD端点之间，以及高阈值电压的泄漏电流抑制NMOS晶体管单元52、57和58被连接于宏电路的用于外部连接的VSS焊盘与V_VSS端点之间。PMOS晶体管单元51P、5P、59AP和59BP的门线和NMOS晶体管单元52、57和58的门线通过控制信号线91和90分别连至宏电路20E的相应的电源控制信号*PCNT和PCNT的端点。
宏电路20E允许将互补的电源控制信号PCNT和*PCNT分别设置为高和低的以便接通NMOS晶体管单元52、57和58及PMOS晶体管单元51P、53P、59AP和59BP，而反过来也允许分别将它们设置为低和高的以便将它们关断。
虽然已经描述了本发明的优选实施例，但应该理解，本发明不限于此，可以在不背离本发明的实质和范围的情况下作出不同变动和修改。
例如，泄漏电流抑制晶体管单元可以采用NMOS而不是PMOS。
此外，虽然图4中所示半导体芯片50A被构成为使宏电路20D同时执行宏电路20A和20C的所有泄漏电流抑制PMOS晶体管单元的接通/关断控制，但宏电路20D可以单独地执行宏电路20A的泄漏电流抑制PMOS晶体管单元的接通/关断控制和宏电路20C的泄漏电流抑制PMOS晶体管单元的接通/关断控制。
还有，低阈值电压晶体管电路只需包括一个MIS晶体管。

Claims (15)

1.一种多阈值MIS集成电路器件，包括：
一个第一宏电路，包括第一内部电路和连至第一内部电路的第一虚拟电源线，该第一内部电路包括具有一个第一阈值电压的一个MIS晶体管；及
一个第一泄漏电流抑制MIS晶体管单元，具有一条连至第一电源控制线的第一门线，具有与第一门线重合的纵方向，沿着第一宏电路的一个宏框架的一侧而形成，具有与第一阈值电压不同的一个第二阈值电压，具有一条电流路径，该电流路径的一端和另一端分别连至一条第一电源线和所述第一虚拟电源线。
其中所述第一宏电路和第一泄漏电流抑制MIS晶体管单元被形成于一块基片上。
2.根据权利要求1的多阈值MIS集成电路器件，其中第一MIS晶体管单元具有一个预定尺寸，多个第一MIS晶体管单元沿着第一宏电路的宏框架的一侧布置，及每对相邻的第一MIS晶体管单元的门线彼此连接。
3.根据权利要求1的多阈值MIS集成电路器件，其中第一宏电路的宏框架具有矩形形状，及第一MIS晶体管单元沿着宏框架的至少两侧布置。
4.根据权利要求1的多阈值MIS集成电路器件，其中第一宏电路还包括一条连至第一内部电路的第二虚拟电源线，
该设备还包括：
一个第二泄漏电流抑制MIS晶体管单元，具有一条连至第二电源控制线的第二门线，具有与第二门线重合的纵方向，沿着第一宏电路的宏框架的一侧而形成，具有与第一阈值电压不同的第三阈值电压，具有一条电流路径，其一端和另一端分别连至第二电源线和第二虚拟电源线。
5.根据权利要求1的多阈值MIS集成电路器件，其中第一电源线连至一个形成于基片上的焊盘，该焊盘用于外部连接。
6.根据权利要求4的多阈值MIS集成电路器件，其中第二电源线连至一个形成于基片上的焊盘，该焊盘用于外部连接。
7.根据权利要求1的多阈值MIS集成电路器件，其中第一电源线具有一个形成于包括第一宏电路和第一MIS晶体管单元在内的周边上的电源环。
8.根据权利要求1的多阈值MIS集成电路器件，其中第一电源控制线连至一个形成于基片上的焊盘，该焊盘用于外部连接。
9.根据权利要求1的多阈值MIS集成电路器件，还包括：一个第二宏电路，包括用于提供控制信号给第一电源控制线的第二内部电路，包括连至第二内部电路和在基片上形成的焊盘两者的第一电源线，该焊盘用于外部连接。
10.一种多阈值MIS集成电路设计方法，包括以下步骤：
布置一个宏电路，该宏电路包括一个内部电路和一条连至内部电路的虚拟电源线，该内部电路包括具有一个第一阈值电压的一个MIS晶体管单元；及
沿着该宏电路的一个宏框架的一侧布置一个泄漏电流抑制MIS晶体管单元，该单元具有与第一阈值电压不同的一个第二二阈值电压，该单元具有一条门线，该单元具有与该门线重合的一个纵方向；及
将MIS晶体管单元的一条电流路径的一端和另一端分别连至一条电源线和所述虚拟电源线，并且将所述门线连至一条电源控制线。
11.根据权利要求10的多阈值MIS集成电路设计方法，其中第一MIS晶体管单元具有一个预定尺寸，多个第一MIS晶体管单元沿着第一宏电路的宏框架的一侧布置，及每对相邻的第一MIS晶体管单元的门线彼此连接。
12.根据权利要求10的多阈值MIS集成电路设计方法，其中第一宏电路的宏框架具有矩形形状，及第一MIS晶体管单元沿着宏框架的至少两侧布置。
13.根据权利要求10的多阈值MIS集成电路设计方法，其中第一电源线连至一个形成于基片上的焊盘，该焊盘用于外部连接。
14.根据权利要求10的多阈值MIS集成电路设计方法，其中第一电源线具有一个形成于包括第一宏电路和第一MIS晶体管单元在内的周边上的电源环。
15.根据权利要求10的多阈值MIS集成电路设计方法，还包括以下步骤：
布置一个第二宏电路，该第二宏电路包括一个用于提供控制信号给第一电源控制线的第二内部电路，及包括连至第二内部电路和在基片上形成的焊盘两者的第一电源线，该焊盘用于外部连接。
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