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CN1283010C - 半导体存储器件以及半导体器件 - Google Patents

半导体存储器件以及半导体器件 Download PDF

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CN1283010C CNB031494250A CN03149425A CN1283010C CN 1283010 C CN1283010 C CN 1283010C CN B031494250 A CNB031494250 A CN B031494250A CN 03149425 A CN03149425 A CN 03149425A CN 1283010 C CN1283010 C CN 1283010C
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Abstract

一种半导体存储器件包括具有多个存储单元的存储单元阵列，以及每个存储单元包括第一MISFET和第二MISFET。第一MISFET包括第一源区、第一漏区和第一栅电极，以及在该第一源区和第一漏区之间的半导体层是处于浮动状态的一个浮动体。第二MISFET包括第二源区、第二漏区和第二栅电极，以及在该第二源区和第二漏区之间的半导体层是与该第一MISFET共用的浮动体。

Description

半导体存储器件以及半导体器件
对相关申请的交叉引用
本申请要求在2002年6月18日递交的日本专利申请No.2002-177072的优先权，其全部内容被包含于此以供参考。
技术领域
本发明涉及半导体存储器件以及半导体器件，特别涉及分别具有共用一个浮动体的两个MISFET的存储单元的半导体存储器件以及半导体器件。
背景技术
第一、第二级以及第三级高速冲存储器由SRAM所构成，作为由CPU所需的高速的存储器，并且最近较高级的存储器或者所有存储器被混合的安装在相同的芯片上。随着级别的升高，这些高速缓冲存储器需要具有更小容量并且可以实现高速存取的存储器。
由于第一级缓冲存储器需要仅仅所谓的6晶体管SRAM才能够获得的这样的高速度，因此在目前的情况中，它难以通过除此之外的其他存储单元来实现，但是考虑到第二级或第三级高速缓冲存储器，对存取时间的要求小于对第一级高速缓冲存储器的要求，因此它可以用DRAM单元来代替。特别是，从最新的设计实例表明第三级高速缓冲存储器的容量已经增加，其中24M位(3M字节)被形成在一个芯片上(D.Weiss等人，“在Itanium微处理器上基于第三级高速缓冲存储器的芯片内3MB子阵列”，ISSCC技术论文文摘，第112-113页，2002年2月)。
在本例中，有第三级高速缓冲存储器所占据的芯片面积与整个CPU的芯片面积的比率接近50％。相应地，当第三级高速缓冲存储器安装在与CPU相同的芯片上时，该单元面积是一个特别重要的因素。因此，在第三级高速缓冲存储器由一个晶体管的-一个电容器(1T-1C)所构成来取代6晶体管SRAM的情况下对于单元面积来说是更加有利的。
但是，其问题是制造1T-1C存储单元的当前工艺与制造CPU的工艺具有很大的不同。这是因为制造1T-1C存储单元的电容器的工艺比制造CPU的工艺更加复杂。因此，如果第三级高速缓冲存储器由1T-1C所构成，这会导致制造成本增加的问题。
特别是，在最近的精细存储单元中，它们是沟槽型或叠层型的，这样难以制造它们的电容器。在沟槽型的情况中，目前的趋势是为每一个电容器挖出具有非常大的高宽比的沟槽并且形成一个垂直晶体管(R.Weis等人“具有用于100纳米和以上的双栅极垂直晶体管器件的高成本效率的8F2DRAM单元”，IEDM技术文摘，第415-418页，2001年12月)。在叠层型的情况中，需要开发出一种具有高介电常数的绝缘膜来取代了二氧化硅(Y.Park和K.Kim“超越100纳米技术节点的COB叠层DRAM单元技术”，IEDM技术文摘，第391-394页，2001年12月)。因此，制造DRAM的存储单元的工艺与制造例如CPU这样的逻辑电路的制造工艺相差很远。相应地，不能够通过现有的技术来实现在具有CPU的一个芯片上形成具有相对较小的存储单元面积的DRAM来作为高速缓冲存储器。
发明内容
为了实现上述和其他目的，根据本发明一个方面，一种半导体存储器件包括具有多个存储单元的存储单元阵列，以及每个存储单元包括：
第一MISFET，其中包括形成在半导体层中的第一源区、形成在该半导体层中并且与该第一源区相分离的第一漏区、以及形成在该第一源区和第一漏区之间的半导体层上的第一栅电极，其中在该第一源区和第一漏区之间的半导体层是处于浮动状态的一个浮动体；以及
第二MISFET，其中包括形成在该半导体层中的第二源区、形成在该半导体层中并且与该第二源区相分离的第二漏区、以及形成在该第二源区和第二漏区之间的半导体层上的第二栅电极，其中在该第二源区和第二漏区之间的半导体层是与该第一MISFET共用的浮动体。
根据本发明另一个方面，一种半导体器件包括：
形成在一个半导体芯片上的半导体存储器；
逻辑电路，其形成在该半导体芯片上并且使用该半导体存储单元而工作，
其中该半导体存储器包括一个具有多个存储单元的存储单元阵列，每个存储单元包括：
第一MISFET，其中包括形成在一个半导体层中的第一源区、形成在该半导体层中并且与该第一源区相分离的第一漏区、以及形成在该第一源区和第一漏区之间的半导体层上的第一栅电极，其中在该第一源区和第一漏区之间的半导体层是处于浮动状态的一个浮动体；以及
第二MISFET，其中包括形成在该半导体层中的第二源区、形成在该半导体层中并且与该第二源区相分离的第二漏区、以及形成在该第二源区和第二漏区之间的半导体层上的第二栅电极，其中该在该第二源区和第二漏区之间的半导体层是与该第一MISFET共用的浮动体。
附图说明
图1为示出根据第一实施例的存储单元的电路图；
图2为用于说明在根据第一实施例的存储单元中的第一MISFET的结构的半导体的截面视图；
图3为根据第一实施例的存储单元中的第二MISFET的结构；
图4为用于说明通过使用栅极电压和浮动体电压之间的关系在该存储单元的阈值电压中的改变的曲线图；
图5为用于说明根据第一实施例的存储单元的连接关系和读出放大器电路的结构的示意图；
图6为示出根据第一实施例的存储单元阵列的结构及其外围电路的结构的示意图；
图7为示出根据第一实施例的第一参考位线选择电路和第二参考位线选择电路的电路结构的电路图；
图8为示出根据第一实施例的一个普通读出放大器电路(刷新读出放大器电路)的结构的电路图；
图9为说明根据第一实施例的参考电压产生电路的结构的电路图；
图10为示出根据第一实施例的读出放大器电路的第一读出放大器和该参考电压产生电路的第二读出放大器的等效电路的示意图；
图11为说明根据第一实施例的由半导体存储器件所执行的操作确定处理的内容(在刷新操作过程中要求普通操作)的流程图；
图12为说明根据第一实施例的半导体存储器件所执行的操作确定处理的内容(在普通操作过程中要求刷新操作)的流程图；
图13为说明根据第一实施例的行地址比较电路的输入/输出信号和阵列控制器的结构的示意图；
图14为根据第一实施例的半导体存储器件的电路结构平面；
图15为说明根据第一实施例的存储单元阵列的布局的平面视图；
图16A为说明根据第一实施例的存储单元阵列的布局的平面视图；
图16B为说明根据第一实施例的包括半导体存储器件的半导体器件以及形成在单个半导体芯片上的逻辑电路的示意图；
图17为说明根据第二实施例的存储单元阵列的连接关系和读出放大器电路的结构的示意图；
图18为说明根据第二实施例的行地址比较电路的输入/输出信号和阵列控制器的结构的示意图；
图19为根据第二实施例的半导体存储器件的电路结构平面；
图20为示出根据第二实施例的半导体存储器件的变型例子的电路结构平面；
图21为示出根据第二实施例的半导体存储器件的另一个变型例子的电路结构平面；以及
图22为示出根据第二实施例的半导体存储器件的另一个变型例子的电路结构平面。
具体实施方式
[第一实施例]
该第一实施例按照这样的方式来设计，使得构成一个存储单元阵列的每个存储单元包括共用一个浮动体的第一MISFET和第二MISFET，使得该存储单元可以从第一MISFET和第二MISFET被存取。另外，通过把在每个存储单元中的第一MISFET的栅极和漏极分别连接到一个普通字线和一个普通位线，以及把第二MISFET的栅极和漏极分别连接到一个刷新字线和刷新位线，可以从该存储器件的外部隐藏该存储单元阵列，另外，将在下文详细描述。
图1示出根据该实施例的存储单元MC，在该实施例中一个单位的存储单元包括两个MISFET Tr1和Tr2。MISFET Tr1的浮动体和MISFET Tr2的浮动体共同连接并且由两个MISFET存储一个数位的信息。
MISFET Tr1的栅极G连接到普通字线NWL、其漏极D连接到普通位线NBL、以及其源极S通过公共源线连接到地(GND)。另一方面，MISFET Tr2的栅极G连接到刷新字线RWL，其漏极D连接到刷新位线RBL，并且其源极S通过公共源连接到“地”。
图1的存储单元MC可以从MISFET Tr1和MISFET Tr2访问，并且可以执行数据读取和数据写入。但是，在该实施例中，不能够执行同时从MISFET Tr1和MISFET Tr2存取。
图2为说明MISFET Tr1的结构的截面视图，以及图3为说明MISFET Tr2的结构的截面视图。
如图2中所示，在根据该实施例的存储单元MC中，绝缘膜22形成在半导体基片20上，例如由硅所形成。在该实施例中，绝缘膜22例如由氧化硅膜所形成，但是可以由其他种类的绝缘膜所形成。
p型半导体层24形成在绝缘膜22上。即，在本实施例中的存储单元MC的MISFET Tr1形成在SOI(绝缘体上硅)基片上。n型源区26和n型漏区28形成在半导体层24中。这些源区26和漏区28形成为相互分离，并且形成得足够深以到达绝缘膜22。在源区26和漏区28之间的半导体层24形成一个浮动体30。栅电极34隔着栅绝缘膜32形成在源区26和漏区28之间的浮动体30上。尽管例如在本实施例中通过氧化硅膜形成栅绝缘膜32，但是可以通过其他种类的绝缘膜形成。
如上文所述，MISFET Tr1的源区26连接到公共源线，其漏区28连接到普通位线NBL，以及其栅电极34连接到普通字线NWL。
类似地，如图3中所示，MISFET Tr2也形成在具有半导体基片20和绝缘膜22的SOI基片上。与MISFET Tr1共用的半导体层24形成在绝缘膜22上。用于MISFET Tr2的n型源区46和n型漏区48形成在半导体层24中。这些源区46和漏区48被形成为相互分离，并且形成得足够深以到达绝缘膜22。另外，这些源区46和漏区48被形成为与MISFETTr1的源区26和漏区28相分离。这些源区46和漏区48之间的半导体层24形成浮动体30。该浮动体30由MISFET Tr1所共用。一个栅电极54隔着栅绝缘膜52形成在源区46和漏区48之间的浮动体30上。尽管，在本实施例中例如通过氧化硅膜形成栅绝缘膜32，但是它可以通过其他种类的绝缘膜而形成。
使得浮动体30与其他存储单元相绝缘的绝缘区形成在浮动体30周围。因此，浮动体30通过源区26和46、漏区28和48、绝缘膜22以及该绝缘区与其他存储单元MC相绝缘，并且进入浮置状态。
如上文所述，MISFET Tr2的源区46连接到公共源线，其漏区48连接到刷新位线RBL，并且其栅电极54连接到刷新字线RWL。
图1至图3中所示的存储单元MC动态地存储(其中浮动体30被设置于第一电压的)第一数据状态，以及(其中浮动体30被设置于第二电压的)第二数据状态。更加具体来说，通过把高电平电压施加到普通字线NWL和普通位线NBL而写入第一数据状态，使得存储单元MC执行五极管操作(pentode operation)，从而使得在其漏极结附近产生电离，以产生大量载流子(在n沟道的情况中为空穴)并且把它们保持在浮动体30中。例如为数据“1”。并且通过把高电平电压施加到刷新字线RWL和刷新位线RBL，执行相同的操作，从而可以写入数据“1”。
通过把高电平电压通过电容耦合施加到普通字线NWL以升高浮动体30的电压而写入第二数据状态，把普通位线NBL设置在低电平电压，并且使得一个正向偏压电流通过存储单元MC的浮动体30和漏区28之间的结，以把在浮动体30中的大部分载流子排出到漏区28。例如为数据“0”。并且通过把高电平电压通过电容耦合施加到刷新字线RWL以升高浮动体30的电压，并且把刷新位线REL设置在低电平电压，而执行相同的操作，从而写入数据“0”。
换句话说，在本实施例中在处于第一数据状态中的浮动体30中聚集的主要载流子的数目大于处于第二状态的浮动体30中聚集的主要载流子的数目。
由MISFET栅极阈值电压之差表示存储单元MC是否存储数据“1”或“0”。即，保存数据“1”的存储单元MC的浮动体电压VB和栅极电压VG之间的关系以及保存数据“0”的存储单元MC的浮动体电压VB和栅极电压VG之间的关系由图4中的曲线图所示。
如图4中所示，作为浮动体电压VB的影响结果，保存数据“1”的存储单元MC的阈值电压Vth1变为低于保存数据“0”的存储单元MC的阈值电压Vth0。相应地，由于阈值电压差导致从存储单元MC读出的数据可以通过检测单元电流之差而确定。如上文所述，流过存储单元MC的单元电流可以由MISFET Tr1所检测，也可以由MISFET Tr2所检测。
顺便提及，在本实施例中，如上文所述MISFET Tr1和MISFET Tr2不被同时存取，因此普通字线NWL和刷新字线RWL不被同时激活，并且在一个存储单元MC中不会变为高电平。即，在本实施例中至少一个普通字线NWL和刷新字线RWL被保持在负电压电平。
因此，在浮动体30中聚集空穴，并且适当的电容形成在普通字线NWL和浮动体30之间，或者在刷新字线RWL和浮动体30之间，并且该电容作为一个稳定电容器。到目前为止，该稳定电容器(1)被形成为在STI(浅沟槽隔离)中形成的多晶硅柱和浮动体之间的电容，(2)被形成为在埋入绝缘膜22中的后栅极和浮动体30之间的电容，或者(3)通过提供与MISFET Tr1和Tr2不同的MISFET而被形成为不同MISFET的栅电容。但是，根据本实施例，可以省略相关FBC(挠性电路板)所需的稳定电容器。
图5为示出存储单元MC被设置为矩阵形式的一个存储单元阵列MCA和位线选择电路SL10至SL16的结构，以及读出放大器电路的排列。在图5中，每个圆圈标志表示MISFET Tr1或MISFET Tr2，并且共用浮动体30的一个存储单元MC包括由一条线所连接的两个MISFET。
在存储单元阵列MCA的行方向上，平行地交替形成普通位线NBL0至NBL3和刷新位线RBL0至RBL3。准确地说，设置在相同行中的MISFET Tr1的漏极连接到普通位线NBL0至NBL3之一，并且设置在相同行中的MISFET Tr2连接到刷新位线RBL0至RBL3之一。
在存储单元阵列MCA的列方向上，两个普通字线NWLn和两个刷新字线RWLn被交替平行地形成。准确来说，设置在相同列中的MISFET Tr1连接到普通字线NWLn之一，并且设置在相同列中的MISFET Tr2的栅极连接到刷新字线RWLn之一。
顺便提及，尽管八个存储单元MC显示在图5的存储单元阵列MCA中，实际上，在行和列方向上以矩阵的形式排列更多的存储单元MC，在此提供256个普通字线NWLn和256个刷新字线RWLn，n＝0至255。
第一位线选择电路SL10和第二位线选择电路SL12被提供在图5中的存储单元阵列MCA的左侧，并且第三位线选择电路SL14和第四位线选择电路SL16被提供在图5中的存储单元阵列MCA的右侧。根据第一选择信号线NNBS0至NNBS3的选择信号，第一位线选择电路SL10把任何一个普通位线NBL0至NBL3连接到普通读出放大器电路NS/A。根据第二选择信号线RNBS0至RNBS3的选择信号，第二位线选择电路SL12把任何一个刷新位线RBL0至RBL3连接到普通读出放大器电路NS/A。
根据第三选择信号线RRBS0至RRBS3的选择信号，第三位线选择电路SL14把任何一个刷新位线RBL0至RBL3连接到刷新读出放大器电路RS/A。根据第四选择信号线NRBS0至NRBS3的选择信号，第四位线选择电路SL16把任何一个普通位线NBL0至NBL3连接到刷新读出放大器电路RS/A。
接着，根据图5，将说明根据本实施例控制对在半导体存储器件中的存储单元阵列的MCA执行的普通操作和刷新操作的方法。普通操作的含义包括读取操作和写入操作。在该实施例中，通过把操作模式分类如下七种情况，可以在背景中执行刷新操作。
首先，假定在普通操作中沿着被激活的普通字线NWL提供的所有读出放大器电路NS/A被操作以在由位线选择电路所选择的存储单元中执行读取和锁存数据的操作并且把它写回到存储单元MC。当在普通操作是读取操作时，被锁存的数据被读取。当该普通操作是写入操作时，根据需要被锁存的数据被反相并且写入。换句话说，当该读取数据与要被写入的数据相匹配时，被锁存的数据被反相和写入。
(1)在仅仅需要存储单元阵列MCA的普通操作的情况
一个被选择的普通字线NWLi(i＝0至255)被激活并且变为高电平，并且由位线选择电路SL10所选择的一个普通位线NBL连接到普通读出放大器电路NS/A。也就是说，第一选择信号线NNBS0至NNBS3的任何一个选择信号被激活并且变为高电平，以及任何一个普通位线NBL0至NBL3连接到普通读出放大器电路NS/A。在该普通读出放大器电路NS/A中，通过使用MISFET Tr1，在所选择的存储单元MC中的数据被读取和锁存。如果普通操作是读取操作，则被锁存的数据作为读取数据而输出，并且如果普通操作是写入操作，则被锁存的数据被原样地写入到存储单元MC，或者根据要被写入的数据，该被锁存数据被反相和写入到储单元MC中。
(2)存储单元阵列MCA仅仅需要刷新操作的情况
一个被选择的刷新字线RWLi(i＝0至255)被激活并且变为高电平，以及由第三位线选择电路SL14所选择的一个刷新位线RBL连接到刷新读出放大器电路RS/A。即，任何一个第三选择信号线RRBS0至RRBS3的选择信号被激活并且变为高电平，并且任何一个刷新位线RBL0至RBL3连接到刷新读出放大器电路RS/A。在刷新读出放大器电路RS/A中，通过使用MISFET Tr2，在存储单元MC中的数据被读取并且再次写入到存储单元MC。
(3)同时需要存储单元阵列MCA的普通操作和刷新操作但是它们的字线选择地址不同的情况
例如在图5中所示的情况中，对存储单元MC-1执行普通操作，对存储单的元MC-2或存储单元MC-4要求执行刷新操作。在这种情况中，在普通操作中激活的普通字线NWL和在刷新操作中激活的刷新字线RWL属于不同的字线选择地址，因此，适合于独立地执行上文所述的操作(1)和操作(2)。
(4)要求执行普通操作的存储单元MC执行刷新操作的情况
例如在图5中所示的情况中，当对存储单元MC-1执行普通操作时，要求对相同的存储单元MC-1执行刷新操作。在这种情况中，根据上述(1)执行普通操作。在上文所述的假设下，在对存储单元MC的读取操作中执行对存储单元MC的回写，或者在对存储单元MC执行写入操作时写入到该存储单元MC。相应地，对于该存储单元MC的刷新操作是不必要的。因此，不执行对存储单元MC的刷新操作，并且把用于刷新控制的计数器(在本情况中为内部行地址计数器)增加1。由于不执行刷新操作，因此刷新字线RWL不被激活，并且刷新读出放大器电路RS/A也不被激活。
(5)要求执行刷新操作的存储单元MC执行普通操作的情况
例如在图5中所示的情况中，对存储单元MC-1执行刷新操作时，要求对相同的存储单元MC-1执行普通操作。在这种情况中，根据上述(2)执行刷新操作。因此，I/O端口被切换，使得通过刷新读出放大器电路RS/A执行普通操作。因此，普通字线NWL不被激活，以及普通读出放大器电路NS/A也不被激活。当普通操作是读取操作时，由刷新读出放大器电路RS/A所锁存的数据被读取。到普通操作是写入操作时，根据要被写入的数据，由刷新读出放大器电路RS/A锁存的数据被原样地写入到存储单元MC，或被刷新读出放大器电路RS/A锁存的数据被反相且被写入。
(6)执行普通操作时要求不执行普通操作但是具有相同的字线选择地址的存储单元MC执行刷新操作的情况
例如在图5中所示的情况中，当对存储单元MC-1执行普通操作时，要求对存储单元MC-3执行刷新操作。在这种情况中，根据上述(1)执行普通操作。因此，在刷新操作中，普通位线NBL2被选择并且通过第四位线选择电路SL16连接到刷新读出放大器电路RS/A。然后刷新读出放大器电路RS/A读取在存储单元MC-3中的数据，并且通过使用MISFETTr1把它再次写入。该刷新字线RWL不被激活。
也就是说，在(6)的情况中，存在这样的可能性，即用于执行普通操作的普通字线NWL和用于执行刷新操作的刷新字线RWL被激活并且变为高电平，在存储单元MC中的MISFET Tr1的栅极和MISFET Tr2的栅极都变为高电平，从而所保存的数据被破坏。因此，通过使用已经在普通操作中被激活的普通字线NWL，用于刷新的数据被读取和写回。
(7)当执行刷新操作时，要求不执行刷新操作但是具有相同字线选择地址的存储单元MC执行普通操作的情况
例如在图5中所示的情况中，当对存储单元MC-1执行刷新操作时，要求对存储单元MC-3执行普通操作。在这种情况中，根据上述(2)执行刷新操作。因此，在普通操作中，刷新位线RBL2被第二位线选择电路SL12选择并且连接到普通读出放大器电路NS/A。然后，普通读出放大器电路NS/A通过使用MISFET Tr2把数据锁存在存储单元MC-3中。当普通操作是读取操作时，被锁存数据被作为读取数据而输出，并且当普通操作是写入操作时，根据要被写入的数据，被锁存数据被原样地写入或被反相和写入。
也就是说，如上文所述，存在这样的可能性，即当用于执行普通操作的普通字线NWL和用于执行刷新操作的刷新字线RWL被激活并且变为高电平时，所保存的数据被破坏。因此，通过使用已经在刷新操作中激活的刷新字线RWL，用于普通操作的数据被读取和写入。
图6为根据该实施例的存储单元阵列MCA以及半导体存储器件的外围的结构平面视图。如图6中所示，在该实施例中，一个存储单元阵列MCA具有8K比特的存储容量，具体来说，沿着列方向相互平行地提供256条普通字线NWL0至NWL255和256条刷新字线RWL0至RWL255，并且交替地提供普通字线NWL0至NWL255和刷新字线RWL0至RWL255。
另外，两组八条普通位线NBL0至NBL7以及两组8条刷新位线RBL0至RBL7被沿着与列方向相交的行方向上相互平行地提供。这些普通位线NBL0至NBL7和刷新位线RBL0至RBL7被交替地提供。在本实施例中，特别是普通位线NBL0至NBL7被提供为与普通字线NWL0至NWL255和刷新字线RWL0至RWL255相正交，并且刷新位线RBL0至RBL7和普通字线NWL0至NWL255也被提供为与刷新字线RWL0至RWL255和刷新位线RNBL0相正交。
另外，在本实施例中，沿着位线方向提供相互平行的4条参考位线RNBL0、RRBL0、RNBL1和RRBL1。特别在本实施例中，参考位线RNBL0、RRBL0、RNBL1和RRBL1被提供在存储单元阵列MCA的中央。在此，8条普通位线NBL0至NBL7和8条刷新位线RBL0至RBL7被提供在图6的参考位线RNBL0、RRBL0、RNBL1和RRBL1的上侧，类似的8条普通位线NBL0至NBL7和8条刷新位线RBL0至RBL7被提供在图6的参考位线RNBL0、RRBL0、RNBL1和RRBL1的下侧。换句话说，对于参考位线RNBL0、RRBL0、RNBL1和RRBL1，提供在字线方向的一侧上的普通位线NBL和刷新位线RBL的数目和提供在字线方向的另一侧上的普通位线NBL和刷新位线RBL的数目相同。
保存“0”数据的参考单元RC0的MISFET Tr1被提供在参考位线RNBL0和普通字线NWL的交叉点处。保存“0”数据的参考单元RC0的MISFET Tr2被提供在该参考位线RRBL0和刷新字线RWL的交叉点处。
保存“1”数据的参考单元RC1的MISFET Tr1被提供在参考位线RNBL1和普通字线NWL的交叉点处。保存“1”数据的参考单元RC1的MISFET Tr2被提供在该参考位线RRBL1和刷新字线RWL的交叉点处。
参考单元RC0和RC1的结构与存储单元MC相同。另外，MISFETTr1和Tr2之间的关系与图1中所示的存储单元MC相同。
另外，在存储单元阵列MCA的位线方向的一端上，一个普通均衡线NEQL和一个刷新均衡线REQL被沿着普通字线NWL和刷新字线RWL而提供。分别具有与存储单元MC相同结构和相同连接关系的MISFET Tr1被提供在普通均衡线NEQL与普通位线NBL的交叉点处和普通均衡线NEQL与刷新位线RNBL0和RNBL1的交叉点处，并且它们的栅极被连接到普通均衡线NEQL。另外，分别具有与存储单元MC相同结构和相同连接关系的MISFET Tr2被提供在刷新均衡线REQL和刷新位线RBL的交叉点处以及刷新均衡线REQL与刷新位线RRBL0和RRBL1的交叉点处，并且它们的栅极连接到刷新均衡线REQL。在从存储单元MC读出数据之前，普通位线NBL或刷新位线REL被通过普通均衡线NEQL或刷新均衡线REQL设置为地电平(0V)，并且参考位线RNBL0和RNBL1或参考位线RRBL0和RRBL1被设置在地电平。
另外，在本实施例中，一个参考普通字线Ref_NWL和一个参考刷新字线Ref_RWL被沿着普通字线NWL和刷新字线RWL而设置。参考单元RC0的MSFET Tr1被置于参考普通字线Ref_NWL和参考位线RNBL0的交叉点处，并且参考单元RC0的MISFET Tr2被置于参考刷新字线Ref_RWL和参考位线RRBL0的交叉点处。参考单元RC1的MISFET Tr1被置于参考普通字线Ref_NWL和刷新位线RNBL1的交叉点处，并且参考单元RC1的MISFET Tr2被置于参考刷新字线Ref_RWL和刷新位线RRBL1的交叉点处。
在图6中如此构成的存储单元阵列MCA的左侧上，设置两个普通读出放大器电路NS/A和位线选择电路60。在图6中的存储单元阵列MCA的右侧上，设置两个刷新读出放大器电路RS/A和位线选择电路62。也就是说，根据本实施例的存储单元阵列MCA采用两端型读出放大器系统。
两组8个普通位线NBL0至NBL7和两组8个刷新位线RBL0至RBL7分别在两侧连接到位线选择电路60和62。通过该位线选择电路60，从图6中的在参考位线RNBL1、RRBL0、RNBL1和RRBL1上侧的16条位线NEL0至NBL7和RBL0至RBL7中选择一条位线，并且连接到在图6的上侧的普通读出放大器电路NS/A。并且通过该位线选择电路60，从图6中的参考位线RNBL0、RRBL0、RNBL1和RRBL1下侧的16条位线NBL0至NBL7和REL0至RBL7中选择一条位线并且连接到图6的下侧上的普通读出放大器电路NS/A。
类似于上文所述，通过位线选择电路62，从图6中的参考位线RNBL0、RRBL0、RNBL1和RRBL1的上侧的16条位线NBL0至NBL7和RBL0至RBL7选择一条位线并且连接到在图6的上侧的刷新读出放大器电路RS/A。并且，通过位线选择电路62，从图6中的参考位线RNBL0、RRBL0、RNBL1和RRBL1下侧的16条位线NBL0至NBL7和RBL0至RBL7选择一条位线并且连接到在图6的下侧的刷新读出放大器电路RS/A。
对两个普通读出放大器电路NS/A提供一个参考电压产生电路64，并且对两个刷新读出放大器电路RS/A提供一个参考电压产生电路66。当在存储单元MC中的数据被读出，一个刷新位线RNBL0和一个刷新位线RNBL1都被连接到参考电压产生电路64。并且一个刷新位线RRBL0和一个刷新位线REBL1都被连接到参考电压产生电路66。根据本实施例的一个普通数据读出电路具有这些参考电压产生电路64和两个普通读出放大器电路NS/A，根据本实施例的一个刷新数据读出电路具有参考电压产生电路66和两个刷新读出放大器电路RS/A。
接着，将说明图6中的每个电路的具体电路结构。位线选择电路60包括图5中所示的第一和第二位线选择电路SL10和SL12以及图7中所示的参考位线选择电路SL20。但是，在这种情况中，由于提供8条普通位线NBL0至NBL7，因此对图5中所示的第一位线选择电路SL10需要8个选择晶体管，并且由于提供8条刷新位线RBL0至RBL7，因此对于图5中所示的第二位线选择电路SL12需要8个选择晶体管。
另一方面，位线选择电路62包括图5中所示的第三和第四位线选择电路SL14和SL16和图7中所示的第二参考位线选择电路SL22。但是在这种情况中，由于提供8条普通位线NBL0至NBL7，因此对于图5中所示的第四位线选择电路SL16需要8个选择晶体管，并且由于提供8条刷新位线RBL0至RBL7，因此对于第三位线选择电路SL14需要8个选择晶体管。
如图7中所示，第一参考位线选择电路SL20包括选择晶体管STL10和STL11。即，参考位线RNBL0和RNBL1分别连接到选择晶体管STL10和STL11的输入端侧，并且这些选择晶体管STL10和STL11的输出端侧共同连接到选择参考位线SRNBL。参考位线选择信号线RBS0和RBS1分别连接到选择晶体管STL10和STL11的控制端。
当普通读出放大器电路NS/A读取在存储单元MC中的数据时，参考位线选择信号线RBS0和RBS1都被激活并且变为高电平，从而选择晶体管STR10和STR11被导通。结果，参考位线RNBL0和参考位线RNBL1被在短路。但是，当数据被写入到参考单元RC0和RC1时，例如当参考单元RC0和RC1被刷新时，参考位线选择信号线RBS0或RBS1被激活并且变为高电平。即，当“0”数据被写入到参考单元RC0时，选择晶体管STR10被导通，并且当“1”数据被写入到参考单元RC1时，选择晶体管STR11被导通。
第二参考位线选择电路SL22包括选择晶体管STL12和STL13。即，参考位线RRBL0和RRSL1被分别连接到选择晶体管STL12和STL13的输入端侧，并且这些选择晶体管STL12和STL13的输出端侧被共同连接到选择参考位线SRRBL。选择信号线RBS2和RBS3分别连接到选择晶体管STL12和STL13的控制端。
当刷新读出放大器电路RS/A在刷新操作中读取在存储单元MC中的数据时，参考位线选择信号线RBS2和RBS3都被激活并且变为高电平，从而选择晶体管STR12和STR13被导通。结果，参考位线RRBL0和参考位线RRBL1被短路。但是，当数据被写入到参考单元RC0和RC1时，参考位线选择信号线RBS2或RBS3被激活并且变为高电平。即，当“0”数据被写入到参考单元RC0时，选择晶体管STR12导通，并且当“1”数据被写入到参考单元RC1时，选择晶体管STR13被导通。
图8为示出根据本实施例的普通读出放大器电路NS/A的结构的电路图。应当指出，刷新读出放大器电路RS/A的结构与普通读出放大器电路NS/A相同。
如图8中所示，普通读出放大器电路NS/A包括第一读出放大器SA1。该第一读出放大器SA1包括p型MISFET TR10至TR12和n型MISFETTR13。MISFET TR10的输入端连接到高电平电压端VINT，并且其输出端连接到MISFET TR11和MISFET TR12的输入端。这些MISFETTR11和TR12的控制端相互连接，以构成电流镜像电路。在该电流镜像电路中，MISFET TR11与MISFET TR12的镜像比为1∶2。即，作为流过MISFET TR11的电流的两倍的电流流过MISFET TR12。另外，MISFET TR11的控制端和输出端通过提供在位线电压限制电路BPL中的n型MISFET TR20连接到选择位线SBL。
MISFET TR12的输出端连接到MISFET TR13的输入端，并且MISFET TR13的输出端连接到“地”。这些MISFET TR12和MISFETTR13之间的一个节点是读出节点SN。
在从存储单元MC读取数据的读取操作时，信号SAON变为低电平，并且MISFET TR10导通。结果，电流通过MISFET TR11和MISFETTR20从高电平电压端VINT流到选择位线SEL。该电流是单元电流Icell。流到选择位线SBL的单元电流Icell根据由存储单元MC所保存的数据而不同。在此，当所选择存储单元MC保存“0”数据时流过的单元电流由Icell0所表示，并且当所选择存储单元MC保存“1”数据时流过的单元电流由Icell1所表示。该单元电流是否通过所选择的存储单元MC的MISFET TR1或MISFET Tr2取决于上述分类的操作(1)至(7)。
位线电压限制电路BPL适用于限制通位线NBL0至NBL7和刷新位线RBL0至RBL7的电压升高的电路。即，该位线电压限制电路BPL与上述MISFET TR20和运算放大器OP1构成负反馈控制电路。电压VBLR被输入到运算放大器OP1的非反相输入端。在本实施例中，该电压VBLR为200mV。运算放大器OP1的反相输入端的连接到选择位线SBL。运算放大器OP1的输出端连接到MISFET TR20的控制端。因此，当选择位线SBL的电压超过电压VBLR时，也就是说，当普通位线NBL或刷新位线RBL的电压超过电压VBLR时，运算放大器OP1的输出变为低电平，并且n型MISFET TR20被截止。从而，可以避免所选择位线的电压变为高于电压VBLR。
由于如下原因避免普通位线NBL0至NBL7和刷新位线RBL0至RBL7的电压升高。在数据写入时，高电平电压(例如，电源电压VDD)也被施加到普通字线NWL，并且高电平电压(例如，电源电压VDD)也被施加到普通位线NBL，从而存储单元MC执行五极管操作。假设在数据读取时电源电压VDD也被施加到普通字线NWL，普通位线NBL的电压可能升高的电源电压VDD，而没有足够的单元电流流过存储单元MC。如果普通位线NBL的电压升高到电源电压VDD，产生与在写入模式中相同的条件。因此，在本实施例中，电压VBLR被设置在比电源电压VDD更低的一个数值。例如，电源电压VDD被设置在1V和1.5V，并且该电压VBLR＝200mV。这种设置消除了在数据读取时存储单元MC的执行五极管操作的可能性，结果可能不能够满足五极管操作的条件。
图5为示出根据该实施例的参考电压产生电路64的结构。应当指出，该参考电压产生电路66的结构与参考电压产生电路64相同。
如图9中所示，用于限制选择参考位线SRNBL的电压升高的选择参考位线电压限制电路SBPL被提供在参考电压产生电路64中。提供选择参考位线电压限制电路SBPL的原因与上文所述相同。该选择参考位线电压限制电路SBPL包括运算放大器OP2和n型MISFET TR40，并且在它们之间的连接关系与在上述位线电压限制电路BPL中相同。
该参考电压产生电路64包括第二读出放大器SA2。该第二读出放大器SA2包括p-型MISFET TR30至TR32和n型MISFET TR33，并且它们之间的连接关系与在上述读出放大器SA1中相同。但是，包括MISFET TR31和MISFET TR32的电流镜像电路的镜像比为1∶1。即，与流过MISFET TR31的电流量相同的电流流过MISFET TR32。在MISFET TR32和MISFET TR33之间的部分构成一个参考节点RSN，并且MISFET TR33的控制端连接到该参考节点RSN。
另外，从图9和图8可以看出，参考节点RSN连接到第一读出放大器SA1的MISFET TR13的控制端。因此，电流镜像电路包括MISFETTR33和MISFET TR13。该电流镜像电路的镜像比为1∶1。
如图9中所示，在读取操作中，信号SAON变为低电平，并且MISFETTR30导通。因此，电流从高电平电压端VINT通过MISFET TR31和MISFET TR40流到刷新位线SRNBL。这是一个参考电流。该参考电流量等于流过保存数据“0”的参考单元RC0的电流量Icell0与流过保存数据“1”的参考单元RC1的电流量Icell1。在这种情况中，由于参考电压产生电路64连接到参考位线RNBL0和RNBL1，该参考电流通过参考单元RC0和RC1的MISFET Tr1。
图10为示出在数据读取操作中的第一读出放大器SA1和第二读出放大器SA2的等效电路的示意图。在MISFET旁边的括号中的数字表示电流镜像电路的镜像比。
从图10中可以看出，流过被读取数据的存储单元MC的单元电流Icell(Icell0或Icell1)被包括MISFET TR11和MISFET TR12的电流镜像电路加倍，并且2×Icell的电流流过MISFET TR12。
另一方面，参考电流Icell0+Icell1被包括MISFET TR31和MISFETTR32的电流镜像电路增加1倍。在此时，参考节点RSN的电压为参考电压VREF。另外，参考电流Icell0+Icell1被包括MISFET TR33和MISFET TR13的电流镜像电路增加1倍，然后参考电流Icell0+Icell1流过MISFET TR13。通过使流过MISFET TR13的参考电流Icell0+Icell1与流过MISFET TR12的加倍的参考电流2×Icell相冲突，读出节点SN的电压(数据电压)被固定。
更加具体来说，当2×Icell小于参考电流Icell0+Icell1时，导通MISFET TR13和通过电流Icell0+Icell1的趋势比导通MISFET TR12和通过电流2×Icell的趋势更强。因此，读出节点SN的数据电压比参考电压VREF更低，并且它为VREF-α。
另一方面，当2×Icell大于参考电流Icell0+Icell1时，导通MISFETTR12并且通过2×Icell的趋势比导通MISFET TR13并且通过电流Icell0+Icell1的趋势更强。因此，读出节点SN的数据电压大于参考电压VREF，并且它为VREF+α。
从上文可以看出，读出节点SN的电压之差的正负根据数据而不同。该电压差由如图8中所示的第三读出放大器SA3所读出。在本实施例中，第三读出放大器SA3具有一个运算放大器，并且根据该读出节点SN的电压是否大于或小于参考节点RSN的电压而输出低电平或高电平读取输出OUT。该读取输出OUT由锁存电路LT锁存。
由锁存电路LT锁存的读取输出OUT根据它是否为高电平或低电平而导通n型MISFET TR50或n型MISFET TR51。一个读取列选择信号RCSL被输入到n型MISFET TR52和n型MISFET TR53的控制端，并且该读取列选择信号RCSL在具有被选择存储单元MC的读出放大器电路中为高电平，从而MISFET TRS2和TR53导通。另外，在读取操作中，数据读取线Q和BQ都被预充电为高电平。因此，根据读取输出OUT是否为高电平或低电平，数据读取线Q或数据读取线BQ被放电为低电平。
在写回操作中，写回信号WB为高电平，并且n型MISFET TR60被导通。从而，由锁存电路LT锁存的读取输出OUT被输出到选择位线SBL，并且数据被再次写入到所选择的存储单元MC。
当数据被写入到存储单元MC时，写入列选择信号WCSL变为高电平，并且n型MISFET TR70被导通。然后，根据要被写入的数据，数据写入线D被设置为高电平或低电平，并且输出到选择位线SBL。例如，在本实施例中，当数据“1”被写入时，数据写入线D变为低电平，并且从由被驱动为低电平的字线WL所选择的存储单元MC的浮动体提取累积的空穴。结果，数据可以被写入到所选择的存储单元MC。
顺便提及，在图6中的半导体存储器件中，为了处理上述操作(6)和(7)，另外提供参考普通字线Ref_NWL和参考刷新字线Ref_RWL，并且另外设置参考单元RC0和RC1。即，考虑操作(1)至(5)，当激活普通读出放大器电路NS/A时，参考电压产生电路64使用在被激活的普通字线NWL和参考位线RNBL0和RNBL1的交叉点处提供的参考单元RC0和RC1是恰当的。另外，当刷新读出放大器电路RS/A被激活时，参考电压产生电路66使用在被激活的刷新字线RWL和参考位线RRBL0和RRBL1的交叉点处提供的参考单元RC0和RC1是恰当的。
但是，在操作(6)和(7)的情况中，他们的条件有所不同。例如在操作(6)中，通过使用为普通操作激活的普通字线NWL执行在刷新操作中的读取。但是，由为普通操作激活的普通字线NWL所激活的参考单元RC0和RC1由在普通读出放大器电路NS/A侧的参考电压产生电路64用于普通操作。因此，除非采取一些措施，否则不存在可以由刷新读出放大器电路RS/A侧的参考电压产生电路66所使用的参考单元RC0和RC1。因此，在本实施例中，在操作(6)的情况下，为刷新操作激活参考刷新字线Ref_RWL，并且另外提供在刷新读出放大器电路RS/A侧上的参考电压产生电路66所使用的参考单元RC0和RC1。
这还可以应用于操作(7)的情况。即，在操作(7)的情况中，通过使用为刷新操作激活的刷新字线RWL执行在普通操作中的读取。但是，由为刷新操作所激活的刷新字线RWL而激活的参考单元RC0和RC1被用于由在刷新读出放大器电路RS/A侧上的参考电压产生电路66进行的刷新操作。因此，除非采取一些措施，否则在普通读出放大器电路NS/A侧上不存在可以由参考电压产生电路64所使用的参考单元RC0和RC1。因此，在本实施例中，在操作(7)的情况下，为普通操作激活普通字线Ref_NWL，并且另外提供由在普通读出放大器电路NS/A侧上的参考电压产生电路64所使用的参考单元RC0和RC1。
接着，将通过流程图的方式说明用于把该操作分类为上述操作(1)至(7)的过程。但是，由于操作(1)和(2)是普通操作，于是对它的描述被省略。
图11为说明当对执行刷新操作的存储单元阵列MCA要求普通操作时的操作确定处理的流程图。如图11中所示，从刷新计数器确定用于刷新的内部行地址是否与从外部输入的用于普通操作的外部行地址相一致(步骤10)。在本实施例中，一个行地址包括13比特ADD0至ADD12。一个字线选择地址由八个比特ADD0至ADD7所确定，一个位线选择地址由三个比特ADD8至ADD10所确定，以及一个阵列分配地址由两个比特ADD11至ADD12所确定。即，在步骤S10，确定这些地址是否分别包括相互之间良好一致的13个比特。
当外部行地址和内部行地址相互一致时(步骤S10：是)，这意味着要被选择的存储单元MC相同，因此该情况被确定为操作(5)。
另一方面，当内部行地址和外部行地址不一致时的(步骤S10：否)，确定内部行地址的字线选择地址和外部行地址的字线选择地址是否一致(步骤S20)。更加具体来说，确定内部行地址的八个比特ADD0至ADD7和外部行地址的八个比特ADD0至ADD7是否一致。当它们相一致时(步骤S20：是)，这意味着存储单元MC不同，尽管它们具有相同的字线选择地址，因此这种情况被确定为操作(7)。另一方面，当它们都不一致时(步骤S20：否)，这意味着字线选择地址不同，因此这种情况被确定为操作(3)。
图12为说明当对执行普通操作的存储单元阵列MCA请求刷新操作时的操作确定处理。如图12中所示，从刷新计数器确定用于刷新的内部行地址是否与从外部输入的用于普通操作的外部行地址相一致(步骤S30)。具体来说，确定分别包括13个比特这些行地址是否良好地相互一致。
当内部行地址和外部行地址相互一致时(步骤S30：是)，这意味着要被选择的存储单元相同，因此这种情况被确定为操作(4)。
当内部行地址和外部行地址相互一致时(步骤S30：否)，确定内部行地址的字线选择地址和外部行地址的字线选择地址是否相一致(步骤S40)。更加具体来说，确定内部行地址的八个比特ADD0至ADD7和外部行地址的八个比特ADD0至ADD7是否相一致。当它们两者相一致时(步骤S40：是)，这意味着该存储单元MC不同，尽管它们具有相同的字线选择地址，因此这种情况被确定为操作(6)。另一方面，当它们两者不一致时(步骤S40：否)，这意味着该字线选择地址不同，因此这种情况被确定为操作(3)。
用于执行这种操作确定处理的操作确定的逻辑电路在图13中示出，并且包含图13中的操作确定逻辑电路的半导体存储器件的结构平面视图在图14中示出。
如图13中所示，根据本实施例的操作确定逻辑电路包括行地址比较电路102、“或”电路104、“与”电路106和阵列控制器110。
普通操作信号NORMAL和刷新操作信号REFRESH被输入到“或”电路104。普通操作信号NORMAL是当用于普通操作的请求被输入时变为高电平的一个信号。刷新操作信号REFRESH是当用于刷新操作的请求被输入时变为高电平的一个信号。“或”电路104的输出被输入到“与”电路106。一个字线激活信号OPWL要被输入到“与”电路106。一个字线激活信号OPWL是当普通字线NWL或刷新字线RWL被激活时变为高电平的一个信号。作为“与”电路106的输出的标志激活信号OPFG被输入到行地址比较电路102。即，该标志激活信号OPFG是当用于普通操作的请求或者用于刷新操作的请求被输入时，在激活普通字线NWL或刷新字线RWL时变为高电平的一个信号。换句话说，它是当普通操作和刷新操作相互重叠时变为高电平的一个信号。
从外部由普通操作所指定的外部行地址和来自内部刷新计数器120的内部行地址(参见图14)被输入到行地址比较电路102。当标志激活信号OPFG为高电平时，行地址比较电路102把该外部行地址与内部行地址相比较，当各个两比特ADD11和ADD12相一致时，驱动一个阵列分配地址一致标志F1为高电平，当各个八比特ADD0至ADD7相一致时驱动字线选择地址一致标志F2为高电平，并且当各个3比特ADD8至ADD10相一致时，驱动位线选择地址一致标志F3为高电平。这些标志F1至F3被输入到阵列控制器110。
阵列控制器110包括“与”电路130至140。当阵列分配地址(标志F1＝高)和字线选择地址(标志F2＝高)分别相互一致并且普通操作信号NORMAL为高电平时，“与”电路130驱动释放普通字线NWL的控制信号NOPNWL为高电平。这是上述操作(5)和(7)的情况。
当阵列分配地址(标志F1＝高)和字线选择地址(标志F2＝高)分别相互一致并且刷新操作信号REFRESH为高电平时，“与”电路132驱动释放刷新字线RWL的控制信号NOPRWL为高电平。这是上述操作(4)和(6)的情况。
当阵列分配地址(标志F1＝高)、字线选择地址(标志F2＝高)、和位线选择地址(标志F3＝高)分别相互一致并且普通操作信号NORMAL为高电平时，“与”电路134驱动禁止普通读出放大器电路NS/A和切换I/O端口到刷新读出放大器电路RS/A的控制信号NOPNSA为高电平。这是上述操作(5)的情况。
当阵列分配地址(标志F1＝高)、字线选择地址(标志F2＝高)、和位线选择地址(标志F3＝高)分别相互一致并且刷新操作信号REFRESH为高电平时，“与”电路136驱动禁止刷新读出放大器电路RS/A的控制信号NOPRSA为高电平。这是上述操作(4)的情况。
当阵列分配地址(标志F1＝高)和字线选择地址(标志F2＝高)分别相互一致，但是位线选择地址(标志F3＝低)不一致，并且刷新操作信号REFRESH为高电平时，“与”电路138驱动释放第三位线选择电路SL14和激活第四位线选择电路SL16的控制信号RRTONR为高电平。这是上述操作(6)的情况。
当阵列分配地址(标志F1＝高)和字线选择地址(标志F2＝高)分别相互一致，但是位线选择地址(标志F3＝低)不一致，并且普通操作信号NORMAL为高电平时，“与”电路140驱动释放第一位线选择电路SL10和激活第二位线选择电路SL12的控制信号NNTORN为高电平。这是上述操作(7)的情况。
如图14中所示，从阵列控制器110输出的控制信号中的控制信号NOPNWL和控制信号NOPNSA被输入到控制器150，用于控制普通字线NWL和普通读出放大器电路NS/A。控制信号NOPRWL和控制信号NOPRSA被输入到用于控制刷新字线RWL和刷新读出放大器电路RS/A的控制器160。控制信号NOPNSA和控制信号NNTORN被输入到用于驱动控制该普通读出放大器电路NS/A和位线选择电路60的驱动器170。控制信号NOPRSA和控制信号PRTONR被输入到用于驱动控制该刷新读出放大器电路RS/A和位线选择电路62的驱动器180。控制信号NOPNWL被输入到用于设置在字线方向中的各个存储单元阵列0至3的上侧上的普通字线NWL的解码器和驱动器190。控制信号NOPRWL被输入到用于设置在字线方向中的各个存储单元阵列0至3的下侧上的刷新字线RWL的解码器和驱动器200。
另外，如图14中所示，根据本实施例的半导体存储器件包括4个存储单元阵列0至3。在该位线方向上互为相邻的存储单元阵列MCA共用普通读出放大器电路NS/A和参考电压产生电路64，或者共用刷新读出放大器电路RS/A和参考电压产生电路66。
列解码器220被提供在这些存储单元阵列的左端侧上，并且从外部输入的外部列地址被通过列地址缓冲器230而输入该列解码器。另一方面，从外部输入的外部行地址被输入到行地址缓冲器240。该行地址被从行地址缓冲器240输入到上述行地址比较电路102，以及用于普通字线NWL的解码器和驱动器190，用于刷新的内部刷新计数器120被输入到上述行地址比较电路102和用于刷新字线RWL的解码器和驱动器200。
从存储单元阵列0至3读出的数据和要被写入到存储单元阵列0至3的数据被通过I/O电路250发送到和的接收自外部数据总线。I/O电路250和I/O端口210由数据路径控制器260所控制。
接着，将说明当包括存储单元MC的上述存储单元阵列MCA形成在一个半导体基片上时的存的储单元布局。图15和图16A为示出根据本实施例从上往下看的存储单元阵列MCA的存储单元阵列布局的示意图。图15为部分地示出在普通字线NWL、刷新字线RWL、普通位线NBL和刷新位线RBL之间的布局关系的示意图，以及图16A为具体示出在器件隔离区300和浮动体30之间的布局关系的示意图。
如图15和图16A中所示，图2中所示的n型源区26或图3中所示的n型源区46形成在源线接头320下方的半导体基片中。源线SL通过源线接头320连接到源区26或源区46。源线SL被形成为与普通字线NWL和刷新字线RWL相平行。
另外，图2中所示的n型漏区28或图3中所示的n型漏区48形成在位线接头330下方的半导体基片中。普通位线NBL连接到源区26，并且刷新位线RBL连接到源区46。
在本实施例中，一个存储单元MC在字线方向上具有5F的长度(F为最小线宽)并且在位线方向上具有6F的长度。因此，单位单元面积为30F2。
如图16A中所示，从上往下看由MISFET Tr1和MISFET Tr2所共用的p型浮动体30分别形成为H形状。它们按照这样一种方式来设置，使得每个浮动体30的一个端部位于源线接头320和位线接头330之间。如图15中所示，构成栅极的普通字线NWL或刷新字线RWL位于源线接头320和位线接头330之间。采用这样一种位置关系使得普通字线NWL和刷新字线RWL相互不重叠。
在图15和图16A中，在列方向上互为相邻的存储单元MC中的MISFET Tr1的栅电极连续地形成，以构成普通字线NWL，MISFET Tr2的栅电极也被连续地形成，以构成刷新字线RWL。相应的，在本实施例中，连接到字线的栅电极包括字线和栅电极由不同的材料所形成并且它们被电连接的情况，以及被该栅电极与字线整体地形成的情况。这被应用于在例如源区和漏区这样的其它部分的连接中。
如此构形的浮动体30可以通过在p型半导体层24上形成普通字线NWL和刷新字线RWL，然后在屏蔽由图15中所示的虚线包围的区域340时注入n型离子而形成。
另外，存储单元MC通过器件隔离区300相互隔离。该器件隔离区300例如通过由二氧化硅所制成的STI(浅沟槽隔离)所形成。
如上文所述，根据本实施例的半导体存储器件，一个存储单元MC包括共用浮动体30的MISFET Tr1和MISFET Tr2，结果该MISFET Tr1和MISFET Tr2都可以从存储单元MC来访问。
另外，两个字线和两个位线可以连接到这样一个存储单元MC，因此包括这种存储单元MC的存储单元阵列MCA可以在后台执行刷新操作，使得可以避免从外部存取的限制。
另外，到目前为止所使用的6晶体管SRAM的存储单元的单元尺寸大约为100F2，而在本实施例中的存储单元MC的单元尺寸为30F2，因此该单元尺寸可以制成小于现有技术中的尺寸。
另外，关于根据本实施例的制造存储单元MC的处理，可以应用当例如CPU这样的逻辑电路形成在SOI上时的制造处理。相应地，根据本实施例的存储单元MC可以容易地形成在与逻辑电路相同的芯片上。
从这一点来看，特别的，根据本实施例的半导体存储器件适用于用作为CPU的第二级或第三级高速缓冲存储器。另外，即使当与例如CPU这样的逻辑电路相混合的安装时，根据本实施例的半导体存储器件可以按照与所用的SRAM接口相同的方式来处理，以提供非常高的方便性。也就是说，如图16B中所示，根据本实施例的半导体存储器件272和使用半导体存储器件272来工作的逻辑电路274可以容易地形成在单个半导体芯片270上。
[第二实施例]
在根据上述第一实施例的半导体存储器件中可以并行地执行普通操作和刷新操作。在本实施例中，通过采用相同的方法使普通操作加倍，用于存储器访问的周期时间可以被减半。但是，在这种情况中，需要从普通操作中区分刷新操作，因此，存在有禁止普通操作存取的时间周期。下面将进一步详细描述。
图17为示出在根据本实施例的并且对应于上述图5的该半导体存储器件中，存储单元MC被设置为矩阵形式的存储单元MCA的结构、位线选择电路SL10至SL16和读出放大器电路的结构的示意图。
根据本实施例的存储单元阵列MCA的结构基本上与上述第一实施例相同，但是各个线路的功能不同。即，第一位线1BL0至1BL3和第二位线2BL0至2BL3交替地并行的形成在存储单元阵列MCA的行方向上。具体来说，设置在相同行中的MISFET Tr1的漏极连接到第一位线1BL0至1BL3之一，并且设置在相同行中的MISFET Tr2的漏极连接到一个第二位线2BL0至2BL3。
另外，第一字线WL1n和第二字线WL2n交替平行地形成在存储单元阵列MCA的列方向上。具体来说，设置在相同行中的MISFET Tr1连接到第一字线WL1n之一，设置在相同行中的MISFET Tr2连接到第二字线WL2n之一。
顺便提及，尽管在图17中的存储单元阵列MCA中示出8个存储单元MC，但是实际上，有更多的存储单元MC被设置在行和列方向上。在此提供256条第一字线WL1和256条第二字线WL2。即，n＝0至255。
第一位线选择电路SL10根据第一选择信号线11BS0至11BS3的选择信号把任何一个第一位线1BL0至1BL3连接到第一读出放大器电路S/A1。第二位线选择电路SL12根据选择信号线21BS0至21BS3的选择信号把任何一个第二位线2BL0至2BL3连接到第一读出放大器电路S/A1。
第三位线选择电路SL14根据第三选择信号线22BS0至22BS3的选择信号把任何一个第二位线2BL0至2BL3连接到第二读出放大器电路S/A2。第四位线选择电路SL16根据第四选择信号线12BS0至12BS3的选择信号把任何一个第一位线1BL0至1BL3连接到第二读出放大器电路S/A2。
图18为示出根据本实施例用于执行确定的半导体存储器件中的处理的操作确定逻辑电路的示意图。图19为包含图18中的操作确定逻辑电路的半导体存储器件的结构平面视图。图18和图19分别对应于上述图13和图14。
如图18中所示，根据本实施例的操作确定逻辑电路的结构基本上与根据上述第一实施例的结构相同，但是要被输入的信号不同并且输出信号的作用也不同。即，第一存取控制信号NACS1和第二存取控制信号NACS2被输入到“或”电路104。第一存取控制信号NACS1是当输入在第一操作周期中用于普通操作的请求时变为高电平的一个信号。第二存取控制信号NACS2是当输入在第二操作周期中用于普通操作的请求时变为高电平的一个信号。“或”电路104的输出被输入到“与”电路106。字线激活信号OPWL也被输入到“与”电路106。字线激活信号OPWL是当第一字线WL1或第二字线WL2被激活时变为高电平的一个信号。作为“与”电路106的一个输出的标志激活信号OPFG被输入到行地址比较电路102。即，该标志激活信号OPFG是当在第一操作周期中输入用于普通操作的请求时或者当在第二操作周期中输入用于普通操作的请求时，在第一字线WL1或第二字线WL2被激活时变为高电平的一个信号。换句话说，这是当在第一操作周期中的普通操作和在第二操作周期中的普通操作相互重叠时变为高电平的一个信号。
这时，包括第一操作周期和第二操作周期的所有周期时间为存储单元阵列MCA的基本操作周期时间的一半。换句话说，根据本实施例的存储单元阵列MCA的周期时间为根据上述第一实施例的存储单元阵列MCA的周期时间的一半。这些第一和第二操作周期交替地出现。相应地，基本操作周期的第一半是第一操作周期，并且第二半是第二操作周期。
另外，从外部由在第一操作周期中的普通操作所指定的第一外部行地址和从外部由在第二操作周期中的普通操作所指定的第二外部行地址被输入到行地址比较电路102。当标志激活信号OPFG为高电平时，行地址比较电路102比较两个外部行地址，当各个两位ADD11和ADD12相一致时，驱动该阵列分配地址一致标志F1为高电平，并且当各个八比特ADD0至ADD7相一致时，驱动字线选择地址一致标志F2为高电平，并且当3比特ADD8至ADD10相一致时驱动位线选择地址一致标志F3。
这些标志F1至F3被输入到阵列控制器110。第一存取控制信号NACS1和第二存取控制信号NACS2也被输入到阵列控制器110。
另外，阵列控制器110包括“与”电路130至140。当阵列分配地址(标志F1＝高)和字线选择地址(标志F2＝高)分别相互一致并且第一存取控制信号NACS1为高电平时，“与”电路130驱动释放第一字线WL1的控制信号NOPWL1为高电平。即，由于字线选择地址相互一致，因此如果第一字线WL1被激活，则一个存储单元的MISFET Tr1和MISFETTr2都被激活，因此避免第一字线WL1被释放的这种情况。
当阵列分配地址(标志F1＝高)和字线选择地址(标志F2＝高)分别相互一致并且第二存取控制信号NACS2为高电平时，“与”电路132驱动释放第二字线WL2的控制信号NOPWL2为高电平。即，由于字线选择地址相互一致，因此如果第二字线WL2被激活，则一个存储单元的MISFET Tr1和MISFET Tr2都被激活，因此避免第二字线WL2被释放的这种情况。
当阵列分配地址(标志F1＝高)、字线选择地址(标志F2＝高)和位线选择地址(标志F3＝高)分别相互一致并且第一存取控制信号NACS1为高电平时，“与”电路134驱动禁止操作第一读出放大器电路S/A1并且把I/O端口切换到第二读出放大器电路S/A2的控制信号NOPSA1为高电平。即，由于在第一操作周期中对在第二操作周期中被存取的相同存储单元MC发出用于普通操作的请求，因此即使在第一操作周期中，存储单元MC被在第二操作周期中所用的第二读出放大器电路S/A2所存取。
当阵列分配地址(标志F1＝高)、字线选择地址(标志F2＝高)和位线选择地址(标志F3＝高)分别相互一致并且第二存取控制信号NACS2为高电平时，“与”电路136驱动禁止操作第二读出放大器电路S/A2并且把I/O端口切换到第一读出放大器电路S/A1的控制信号NOPSA2为高电平。即，由于在第二操作周期中对在第一操作周期中被存取的相同存储单元MC发出用于普通操作的请求，因此即使在第二操作周期中，存储单元MC被在第一操作周期中所用的第一读出放大器电路S/A1所存取。
当阵列分配地址(标志F1＝高)和字线选择地址(标志F2＝高)分别相互一致，但是位线选择地址(标志F3＝低)不一致，并且第二存取控制信号NACS2为高电平时，“与”电路138驱动释放第三位线选择电路SL14并且释放第四位线选择电路SL16的控制信号22TO12为高电平。即，这是具有与在第一操作周期中存取的存储单元MC相同的字线选择地址但是与它们不同的存储单元MC被在第二操作周期中存取的情况。在这种情况中，第一位线之一由第二读出放大器电路S/A2通过第四位线选择电路SL16所存取。
当阵列分配地址(标志F1＝高)和字线选择地址(标志F2＝高)分别相互一致，但是位线选择地址(标志F3＝低)不一致，并且第一存取控制信号NACS1为高电平时，“与”电路140驱动释放第一位线选择电路SL10并且释放第二位线选择电路SL12的控制信号11TO21为高电平。即，这是具有与在第二操作周期中存取的存储单元MC相同的字线选择地址但是与它们不同的存储单元MC被在第二操作周期中存取的情况。在这种情况中，第二位线之一由第一读出放大器电路S/A1通过第二位线选择电路SL12所存取。
如图19中所示，从阵列控制器110输出的控制信号中的控制信号NOPWL1和控制信号NOPSA1被在输入到用于控制第一字线WL1和第一读出放大器电路S/A1的控制器450。控制信号NOPWL2和控制信号NOPSA2被输入到用于控制第二字线WL2和第二读出放大器电路S/A2的控制器460。
控制信号NOPSA1和控制信号11TO21被输入到用于驱动控制第一读出放大器电路S/A1和位线选择电路400的驱动器470。控制信号NOPSA2和控制信号22TO12被输入到用于驱动控制第二读出放大器电路S/A2和位线选择电路410的驱动器480。控制信号NOPWL1被输入到用于第一字线WL1的解码器和驱动器490(第一字线驱动器)。控制信号NOPWL2被输入到用于第二字线WL2的解码器和驱动器500(第二字线驱动器)。控制信号NOPSA1和控制信号NOPSA2被输入到I/O端口。
另外，如图19中所示，根据本实施例的半导体存储器件包括4个存储单元阵列0至3。在位线方向上互为相邻的存储单元阵列MCA共用第一读出放大器电路S/A1和参考电压产生电路，或共用第二读出放大器电路S/A2和参考电压产生电路。
列解码器520被提供在这些存储单元阵列的左端侧，并且从外部输入的外部列地址被通过列地址缓冲器530而输入。另一方面，从外部输入的外部行地址被输入到第一行地址缓冲器540或者第二行地址缓冲器542。即，在第一操作周期中，外部行地址被输入到第一行地址缓冲器540，而在该第二操作周期中，外部行地址被输入到第二行地址缓冲器542。换句话说，外部地址被交替地输入到第一行地址缓冲器540和第二行地址缓冲器542。
然后行地址被从第一行地址缓冲器540输入到上述行地址比较电路102以及用于第一字线WL1的解码器和驱动器490。并且，行地址被从行地址缓冲器542输入到上述行地址比较电路102以及用于第二字线WL2的解码器和驱动器500。
另外，从存储单元阵列0至3读出的数据和要写入到存储单元阵列0至3的数据被通过I/O电路550发送到和接收自外部数据总线。I/O电路550和I/O端口510被数据路径控制器560所控制。
除了这一点之外，根据本实施例的半导体存储器件与在上述第一实施例中的半导体存储器件相同，因此省略对它的描述。
如上文所述，根据本实施例的半导体存储器件，对存储单元阵列MCA的存取时间被减小到在基本操作周期中的一半，从而可以实现半导体存储器件的加速。另外，如上述图16B中所示，根据本实施例的半导体存储器件272和使用半导体存储器件272工作的逻辑电路274可以容易地形成在单个半导体芯片270上。
应当指出，本发明不限于上述实施例，并且可以作出各种变型。例如，在图19中的半导体存储器件中，至少两个行地址缓冲器540和542的系统或者两个控制器450和460的系统被统一为一个系统。更加具体来说，如图20中所示，控制器450和控制器460可以被统一为控制第一字线WL1和第二字线WL2以及第一读出放大器电路SA/1和第二读出放大器电路S/A2的控制器600。另外，如图21中所示，第一行地址缓冲器540和行地址缓冲器542被统一为在第一操作周期中被输入外部行地址以及在第二操作周期中被输入外部行地址的一个行地址缓冲器610。另外，如图22中所示，还可以把控制器450和控制器460统一为一个控制器600，并且把第一行地址缓冲器540和行地址缓冲器542统一为一个行地址缓冲器610。
在这些情况中，需要在存储器存取的基本操作周期的一半时间内操作该统一的控制器600和/或行地址缓冲器610。另一方面，在图19中，可以在存储器存取的实际基本操作周期中操作行地址缓冲器540和542以及控制器450和460。
另外，如果采用这种半导体存储器件，则可以由用户选择是否刷新操作被隐藏在普通操作中并且被用于SRAM状接口中，或者刷新操作被用于DRAM接口中并且周期时间被减半。上述两个系统之间的选择在一个用户与另一个用户之间互不相同，因此如果两个系统的电路结构以前为该半导体存储器件所准备并且被设计为可以通过屏蔽选项、结合选项或者一般可编程电路来选择，这两个系统都可以较大方便地选择。另外，在这种情况中产生的芯片面积的增加非常小，因为它们不在存储单元部分中。
另外，在上述实施例中，如图6中所示。两个参考单元RC0和RC1被提供给一对普通字线NWL和刷新字线RWL。即，参考电压产生电路64和66被分别设计，以通过使用保存“0”数据的参考单元RC0和保存“1”数据的参考单元RC1而获得参考电流Icell0+Icell1。但是，为该对普通字线NWL和刷新字线RWL提供的参考单元的数目不限于两个，并且它接近是2N个(N是一个自然数)。在这种情况中，需要提供2N对(即，2N×2)刷新位线RNBL和RRBL。
当参考单元的数目为2N个时，建议它保持如图10中所示的第一读出放大器SA1和第二读出放大器SA2中的如下关系。具体来说，当通过包含MISFET TR31和MISPET TR32的电流镜像电路使得参考电流变为P倍时，以及通过包括MISFET TR11和MISFET TR12的电流镜像电路使得读取单元电流变为Q倍，这种设置满足关系P/Q＝1/(2N)，其中P和Q分别为任何给定的正数。

Claims (21)

1.一种半导体存储器件，包括具有多个存储单元的存储单元阵列，每个存储单元包括：
第一MISFET，其中包括形成在半导体层中的第一源区、形成在该半导体层中并且与该第一源区相分离的第一漏区、以及形成在该第一源区和第一漏区之间的半导体层上的第一栅电极，其中在该第一源区和第一漏区之间的半导体层是处于浮动状态的一个浮动体；以及
第二MISFET，其中包括形成在该半导体层中的第二源区、形成在该半导体层中并且与该第二源区相分离的第二漏区、以及形成在该第二源区和第二漏区之间的半导体层上的第二栅电极，其中在该第二源区和第二漏区之间的半导体层是与该第一MISFET共用的浮动体。
2.根据权利要求1所述的半导体存储器件，进一步包括：
多个第一字线，连接到第一MISFET的第一栅电极；
多个第二字线，连接到第二MISFET的第二栅电极；
多个第一位线，连接到第一MISFET的第一漏区；以及
多个第二位线，连接到第二MISFET的第二漏区。
3.根据权利要求2所述的半导体存储器件，进一步包括：
第一读出放大器电路，被提供在存储单元阵列的位线方向的一侧上，并且读出从所述多个存储单元中所选择的存储单元的数据；以及
第二读出放大器电路，被提供在存储单元阵列的位线方向的另一侧上，并且读出从所述多个存储单元中所选择的存储单元的数据。
4.根据权利要求2所述的半导体存储器件，进一步包括：
第一位线选择电路，被提供在存储单元阵列的位线方向的一侧上，并且从第一位线和第二位线中选择第一所选择位线；
第一读出放大器电路，通过由第一位线选择电路选择的第一所选择位线读出所述多个存储单元中的所选择存储单元的数据；
第二位线选择电路，被提供在该存储单元阵列的位线方向的另一侧上，并且从该第一位线和第二位线中选择第二所选择位线；以及
第二读出放大器电路，通过由第二位线选择电路选择的第二所选择位线读出在所述多个存储单元中的所选择存储单元的数据。
5.根据权利要求4所述的半导体存储器件，进一步包括：
第一字线驱动器，被提供在该存储单元阵列的字线方向的一侧上，并且驱动第一字线；以及
第二字线驱动器，被提供在该存储单元阵列的字线方向的另一侧上，并且驱动该第二字线。
6.根据权利要求3所述的半导体存储器件，进一步包括：
行地址比较电路，将一个外部行地址与一个内部行地址相比较，其中该外部行地址是一个用于正常操作的地址，该正常操作是对存储单元的读取操作或者写入操作，并且该内部行地址是一个用于对所述多个存储单元进行刷新操作的地址；以及
控制电路，根据行地址比较电路的比较结果控制在正常操作和刷新操作中对存储单元阵列的存取。
7.根据权利要求6所述的半导体存储器件，其中即使同时进行正常操作和刷新操作，当该行地址比较电路的比较结果表示外部行地址的字线选择地址不同于内部行地址的字线选择地址时，
该控制电路控制该存储单元阵列，使得通过使用第一读出放大器电路、第一字线和第一位线执行正常操作，并且通过使用第二读出放大器电路、第二字线和第二位线执行刷新操作。
8.根据权利要求7所述的半导体存储器件，其中即使同时执行正常操作和刷新操作，当行地址比较电路的比较结果表示外部行地址的字线选择地址与内部行地址的字线选择地址相一致，但是外部行地址的位线选择地址与内部行地址的位线选择地址不同时，
如果在第一读出放大器电路被用于正常操作时要求执行刷新操作，控制电路控制存储单元阵列，使得通过使用第二读出放大器电路、第一字线和第一位线执行刷新操作，以及
如果在第二读出放大器电路被用于刷新操作时要求执行正常操作，控制电路控制存储单元阵列，使得通过使用第一读出放大器电路、第二字线和第二位线执行正常操作。
9.根据权利要求8所述的半导体存储器件，其中即使同时执行正常操作和刷新操作，当行地址比较电路的比较结果表示外部行地址的字线选择地址与内部行地址的字线选择地址相一致，并且外部行地址的位线选择地址与内部行地址的位线选择地址相一致时，
如果在第一读出放大器电路被用于正常操作时要求执行刷新操作，控制电路控制存储单元阵列，使得刷新操作不被执行，以及
如果在第二读出放大器电路被用于刷新操作时要求执行正常操作，控制电路控制存储单元阵列，使得通过使用第二读出放大器电路、第二字线和第二位线执行正常操作。
10.根据权利要求3所述的半导体存储器件，进一步包括：
行地址比较电路，将第一外部行地址与第二外部行地址相比较，其中第一外部行地址是在第一操作周期中用于正常操作的地址，该正常操作是对存储单元的读取操作或者写入操作，并且该第二外部行地址是在第二操作周期中用于对该存储单元进行正常操作的地址；以及
控制电路，根据行地址比较电路的比较结果控制在第一操作周期和第二操作周期中对该存储单元阵列的访问。
11.根据权利要求10所述的半导体存储器件，其中即使同时进行第一操作周期中的正常操作和第二操作周期中的正常操作，当该行地址比较电路的比较结果表示第一外部行地址的字线选择地址不同于第二外部行地址的字线选择地址时，
该控制电路控制该存储单元阵列，使得通过使用第一读出放大器电路、第一字线和第一位线执行在第一操作周期中的正常操作，并且通过使用第二读出放大器电路、第二字线和第二位线执行在第二操作周期中的正常操作。
12.根据权利要求11所述的半导体存储器件，其中即使同时进行第一操作周期中的正常操作和第二操作周期中的正常操作，当该行地址比较电路的比较结果表示第一外部行地址的字线选择地址与第二外部行地址的字线选择地址相一致，但是第一外部行地址的位线选择地址不同于第二外部行地址的位线选择地址时，
如果在第一读出放大器电路被用于在第一操作周期中的正常操作时要求执行第二操作周期中的正常操作，控制电路控制存储单元阵列，使得通过使用第二读出放大器电路、第一字线和第一位线执行在第二操作周期中的正常操作，以及
如果在第二读出放大器电路被用于在第二操作周期中的正常操作时要求执行第一操作周期中的正常操作，控制电路控制存储单元阵列，使得通过使用第一读出放大器电路、第二字线和第二位线执行在第一操作周期中的正常操作。
13.根据权利要求12所述的半导体存储器件，其中即使同时进行第一操作周期中的正常操作和第二操作周期中的正常操作，当该行地址比较电路的比较结果表示第一外部行地址的字线选择地址与第二外部行地址的字线选择地址相一致，并且第一外部行地址的位线选择地址与第二外部行地址的位线选择地址相一致时，
如果在第一读出放大器电路被用于在第一操作周期中的正常操作时要求执行第二操作周期中的正常操作，控制电路控制存储单元阵列，使得通过使用第一读出放大器电路、第一字线和第一位线执行在第二操作周期中的正常操作，以及
如果当第二读出放大器电路被用于在第二操作周期中的正常操作时要求执行第一操作周期中的正常操作，控制电路控制存储单元阵列，使得通过使用第二读出放大器电路、第二字线和第二位线执行在第一操作周期中的正常操作。
14.根据权利要求3所述的半导体存储器件，进一步包括参考电压产生电路，通过使用要存储“0”数据的第一参考单元和要存储“1”数据的第二参考单元获取参考电流，以根据该参考电流产生参考电压，
其中第一读出放大器电路和第二读出放大器电路根据在参考电压产生电路中产生的参考电压确定在所选择的存储单元中存储的数据。
15.根据权利要求14所述的半导体存储器件，其中进一步包括：
沿着位线方向提供的至少一对第一参考位线；以及
沿着位线方向提供的至少一对第二参考位线，
其中第一参考单元的结构与所述多个存储单元的结构相同，并且第一参考单元被提供在第一参考位线与第一和第二字线的交叉点处，
第二参考单元的结构与所述多个存储单元的结构相同，并且第二参考单元被提供在第二参考位线与第一和第二字线的交叉点处，以及
参考电压产生电路通过使用由第一字线之一或者第二字线之一所激活的至少一个第一参考单元和至少一个第二参考单元获取参考电流。
16.根据权利要求15所述的半导体存储器件，其中每个第一参考单元的第一栅电极连接到其中一个第一字线，
每个第一参考单元的第二栅电极连接到其中一个第二字线，
每个第一参考单元的第一漏区连接到所述一对第一参考位线中之一，
每个第一参考单元的第二漏区连接到所述一对第一参考位线中的另一个，
每个第二参考单元的第一栅电极连接到其中一个第一字线，
每个第二参考单元的第二栅电极连接到其中一个第二字线，
每个第二参考单元的第一漏极连接到所述一对第二参考位线中之一，以及
每个第二参考单元的第二漏区连接到所述一对第二参考位线中的另一个。
17.根据权利要求16所述的半导体存储器件，其中第一和第二读出放大器电路通过使用把参考电流乘以P而获得的电流以及通过把流过所选择存储单元的单元电流乘以Q而获得的电流，确定存储在所选择存储单元中的数据，其中P和Q分别是任何给定的正数。
18.根据权利要求17所述的半导体存储器件，其中参考电压产生电路获得该参考电流时所用的第一参考单元的数目和第二参考单元的数目分别为N，其中N是一个自然数，并且P/Q为l/(2N)。
19.根据权利要求14所述的半导体存储器件，进一步包括：
沿着字线方向提供的第一参考字线；以及
沿着字线方向提供的第二参考字线，
其中第一参考单元也被提供在第一和第二参考字线与一对第一参考位线的交叉点处，以及
第二参考单元也被提供在第一和第二参考字线与一对第二参考位线的交叉点处。
20.根据权利要求1所述的半导体存储器件，其中该存储单元形成在绝缘体上硅基片上。
21.一种半导体器件，包括：
形成在半导体芯片上的半导体存储器；
形成在该半导体芯片上并且使用该半导体存储器而工作的逻辑电路，
其中该半导体存储器包括一个具有多个存储单元的存储单元阵列，每个存储单元包括：
第一MISFET，其中包括形成在一个半导体层中的第一源区、形成在该半导体层中并且与该第一源区相分离的第一漏区、以及形成在该第一源区和第一漏区之间的半导体层上的第一栅电极，其中在该第一源区和第一漏区之间的半导体层是处于浮动状态的一个浮动体；以及
第二MISFET，其中包括形成在该半导体层中的第二源区、形成在该半导体层中并且与该第二源区相分离的第二漏区、以及形成在该第二源区和第二漏区之间的半导体层上的第二栅电极，其中在该第二源区和第二漏区之间的半导体层是与该第一MISFET共用的浮动体。
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