CN1282925A - 数据处理装置 - Google Patents

Abstract

局部缓冲器13～局部缓冲器15分别对应于多个总线10,吸收由于总线1和总线10～总线12的位宽度不同产生的传送速度的速度差,在总线1和总线10～总线12之间进行数据的输入输出。在希望变更应分配到主器件4～主器件6的频带宽度时,可以变更主器件4～主器件6以及总线10～总线12、局部缓冲器13～局部缓冲器15的读写通道,而不必重新设计存储器件、存储控制器3、总线1。

Description

数据处理装置

本发明涉及高效率处理多个数据传送要求的数据处理装置。

近年来，DVD再生装置和数字卫星广播的接收装置等各种类型的多媒体相关产品已在民生机器市场上市，在开发厂商之间形成了激烈的竞争。在此背景下，在信号处理的应用领域工作的设计者，在高效率进行多个媒体处理的并列化的通用信号处理机的开发方面，进行了苦心的钻研。多个媒体处理的并列化方面的苦心钻研指的是在上述产品的开发中，视频、音频数据加在多路传送的MPEG数据流时，如何高效率地同时处理计算机图象处理等的数据，而这将大大地左右该产品的市场价值。这儿在媒体处理中，有以视频译码处理、音频译码处理、视频输出处理、计算机图象描画处理等为主的各种各样处理。

这样的媒体处理与其他数据处理相比较，由于从统计上看同时实行多个独立的DMA传送的机会非常多的特征，以及各个DMA传送的频带宽度不同的特征，非常显著，因此在效率方面必须多加注意。所谓DMA(Direct MemoryAccess)，即没有中央处理装置(CPU)，在多个主器件和存储器之间进行传送。

在上述媒体处理的一个例子中，各主器件由实现视频译码处理、音频译码处理、视频输出处理、计算机图象描画处理等的应用程序，以及使该程序工作的计算机硬件组成，另外，在媒体处理的一个例子中，上述存储器存储利用这些应用程序的视频数据、音频数据、计算机图象处理数据。

所谓DMA传送的频带宽度是由各主器件、存储器的读写通道的位宽度与主器件、存储器的工作频率之积表现的单位。若以大体的值举例说明，视频译码处理的应用程序，在动态补偿时必须进行参照图象的DMA传送，该DMA传送要求800Mbyte／s的指令的频带宽度。音频数据、计算机图象处理数据用的应用程序，要求50Mbyte／s指令的频带宽度，视频输出处理的应用程序，要求「128Mbyte／s×平面数」的指令的频带宽度。频带宽度的必要数对各个媒体处理是不同的，这是由于应该处理的数据规模和数据译码负荷的轻重，对于各个媒体处理是零乱的。

以后将对进行一般DMA传送的DMA传送系统和进行了媒体处理特有改良的DMA传送系统，予以对比说明。图1A表示前一个系统的构成图，图1B表示后一个系统的构成图。

在图1A中，数据处理装置由存储器51、存储控制器52、判优器53、总线54、主器件45、46、47组成。

主器件45、46、47使媒体处理的应用程序工作。在各应用程序要求DMA传送时，对存储控制器52发给总线请求。当总线请求发出时，判优器53在主器件45、主器件46、主器件47之间进行调停，调停的结果是授与主器件45、主器件46、主器件47其中一个使用权。未获得总线使用权的，等待数据传送开始，被授与使用权后，开始数据传送。

在上述媒体处理中，必须对各应用程序分配最适当的频带宽度，这种频带宽度分配技术是将总线分割为复数得到的位宽度分别分配给主器件45～主器件47的方法。

例如，存储器51的读写通道和总线的位宽度是128bit时，将其分割为64bit-32bit-32bit，再分别将它们分配给各应用程序工作的主器件45～主器件47。图1B是表示由位宽度分割实现的频带宽度分配技术的一个例子。图1B中，将128bit的总线分割为64bit、32bit、32bit，再将由分割得到的各个位宽度分配给主器件45～主器件47。

这时，根据总线的分割宽度，分割存储器51内的读写通道，与此同时，存储控制器并行进行存储器内部的存取控制。也就是说，从存储器内部并行读出64bit、32bit、32bit的数据，将64bit、32bit、32bit的数据并行写入存储器内部。为了进行这种存取控制的并列化，必须在存储控制器内设置可进行64bit、32bit、32bit数据同时存取的控制电路(图中的「64bit存取控制器」「32bit存取控制器」「32bit存取控制器」)，在分割位宽度的方法中，不会由于总线的分割产生主器件45～主器件47之间的竞争，也不会发生存储器总线的总线锁定。

这里，主器件45设想进行图象译码处理，分配64bit位宽度。分配给主器件45较高的位宽度，这是由于图象译码处理比其他媒体处理必须有更高的频带宽度。

也就是说，在媒体处理中，由于足够维持实时性的充分的频带宽度相互不同，因此在分割该位宽度的方法中，必须根据各应用程序必要的频带宽度，决定位宽度的分割比率。

最后对上述数据处理装置中必须使用的存储器件予以说明。上述信号处理应用领域要求具有更大容量、高频带宽度的存储器件，为满足这种需要，在半导体工艺方法和实装技术方面进行了多项技术革新。其结果是在电子零件市场上，高性能的存储器件陆续上市，其产品更新也极为频繁。在存储器件中有SDRAM，RAMBUS规格的存储器等。同步动态随机存取存储器(SDRAM)实现了数据的脉冲群传送，与DRAM比较，是提高了传送能力的存储器。RAMBUS规格的存储器是与总线的接口电路的规格包括实装方法都严密规定了的存储器，可以得到比SDRAM更高的频带宽度，在有关的存储器中，也有称为D-RDRAM的存储器。另外，实施将数据处理装置和比较大容量的DRAM装载在同一半导体芯片上的半导体工艺方法(一般称为单片化)，也己成为可能。

这么多的存储器件上市，其产品更新又如此频繁，如何设计存储器结构，使设计者不知所措。在进行判断时最大的要素仍然是频带宽度和制造成本，然而，考虑到数据处理装置的将来性进行设计也是必要的。考虑了将来性的存储器结构设计是使存储器结构通用化，以便可以采用具有各种计算机硬件说明书的存储器件。

分割如第1中己说明的位宽度以便分配最适当频带宽度的方法，是增加或减少对主器件45～主器件47分别分配的位宽度，这种位宽度的分配变更就有所谓影响装置整体设计变更的第1个问题。

频带宽度的分配变更，在将某装置中设置的数据处理装置转用到其他装置时是必要的。这种转用在并行开发具有所谓MPEG数据流的译码的共同机能的多个产品时，是屡次可见的。以如下所示的假定状况，对数据处理装置的转用予以说明。图1B所示的数据处理装置是MPEG数据流的译码装置，该MPEG数据流的译码装置此前是以装载在光盘再生装置上作为前提开发的。本装置当初装载到磁盘再生装置上是前提，然而，按照厂商在商品开发战略上的安排，指令该译码装置转用到数字卫星广播等接收装置等的其他装置中。因上述理由命令译码装置转用时，该装置的设计者必须进行将分配到再生装置特有的媒体处理中的位宽度再分配到接收装置特有的媒体处理中的相应处理等，但在进行该相应处理时，必须考虑已有数据处理装置中的总线重新配线(1)，以及存储器件的读写通道的设计变更(2)、主器件45～主器件47的读写通道的设计变更(3)、存储控制器的设计变更(4)等。

例如，图1B的例子中，存储控制器对从存储器内部并行读出64bit、32bit、32bit的数据，同时对向存储器内部并行写入64bit、32bit、32bit的数据进行控制，然而，在将对主器件45～主器件47的位宽度分配变更为64bit、24bit、8bit时，存储控制器从存储器内部并行读出64bit、24bit、8bit的数据，同时必须进行向存储器内部并行写入64bit、24bit、8bit的数据的控制，因此，必须从根本上对图1B所示的存储控制器的控制重新设计。另外，由于产生了主器件46～主器件47的接口电路的位宽度变更，必须换成另一个电路，同时，主器件46～主器件47的接口电路与总线的配线连接也要作新的变更。

进行(1)到(4)的配线变更和再设计，对设计者将是很大的负担，设计者对各个媒体处理分配不同的频带宽度，要付出与对数据处理装置进行重新设计时相等的劳动力。

如第2中已经说明，希望设计的存储器结构可使数据处理装置采用各种存储器件，然而，一般连接的存储器件都有可发挥其最大性能的工作频率，由于已有的数据处理装置的工作频率都设定在可发挥其最大性能的值，因此，在以其他装置替换存储器件时，必须把数据处理装置的工作频率重新设定在可发挥该新的存储器件最大性能的值，这是存在的问题。也就是说，从数据处理装置的制造成本、存储器容量等观点出发，采用多个存储器件中的任何一个，但由于以后的规格变更必须以其他装置替换存储器件时，因为必须按照每次存储器件的变更，变更数据处理装置的工作频率，所以存在给设计者增加很大负担的问题。

此外，在实装了数据处理装置的半导体芯片上，使存储器单片化时，无论是单片化的存储器和存储器件的任何一方，都存在不能发挥最大性能的其他问题。当存储控制器52-主器件45～主器件47与存储器51实装在同一芯片上时，必须用同一的工作频率使它们工作。这时，发挥存储器件最大性能的工作频率与发挥单片化的存储器最大性能的工作频率是不一样的。这种情况下，若用发挥任何一方最大性能的工作频率使数据处理装置工作，则不可能发挥另一方的最大性能。另外，在有关图象的媒体处理中，要求根据显示器装置的工作频率设定数据处理装置的工作频率，然而，若根据显示器装置的工作频率设定数据处理装置的工作频率，将来不可能发挥存储器件的最大性能。

本发明的第1目的是可以对将来媒体处理的每个频带宽度的分配变更进行相应处理，从而提供具有高通用性的数据处理装置。

本发明的第2目的是对将来替换存储器件以及存储器的单片化进行相应处理，从而提供具有高通用性的数据处理装置。

为达到上述第1目的的数据处理装置具有：具有2个点，用其中1个点与存储器件连接的存储器总线；分别有2个以上的点，用其中1个以上的点与各主器件连接的多个局部总线；进行相对于存储器件的数据读出以及相对于存储器件的数据写入，在各局部总线上，用各主器件要求的传送速率进行数据传送，在存储器总线上，以存储器件要求的传送速率进行数据传送的传送控制部件；设有用存储器总线的另1个点以及各局部总线的1个点连接的多个缓冲器，用以吸收存储器总线与局部总线之间传送速率的差别，进行数据的输入输出的多个局部缓冲器。当设计者希望变更分配给各主器件的频带宽度时，可以变更主总线要求的传送速率，而不必重新设计全部数据处理装置。由于可以不随存储器件-主总线的变更而变更相对于各主器件的频带宽度的分配，因此在数据处理装置的任何地方即使要变更频带宽度，设计者也不必付出很大劳动力。具体地说，本发明的数据处理装置是MPEG数据流的译码装置，按照厂商在商品开发战略上的安排，指令该MPEG数据流译码装置转用到数字卫星广播等接收装置等其他装置上时，可以重新设计多个主器件、多个局部总线，可不对存储器件、主总线加以任何改良。向各主器件分配怎样的位宽度，该变更可对多个局部总线进行，在位宽度变更前后，对相同的存储器件不必变更存储器控制，因此可简易进行各主器件的频带宽度分配变更。

在上述局部总线上有3个以上的点，在其中2个以上的点上连接2个以上的主器件，若在用2个以上的点连接的主器件上数据读出要求或向存储器件的数据写入要求出现竞争时，上述主器件根据判优器调停的结果，可以停止在要求被否认的主器件的局部总线上的数据传送。对于进行将音频数据、副图象、OSD等分类为所谓的子系统的媒体处理的多个主器件，当存储器件的读出要求和存储器件的写入要求出现竞争时，由于可延迟主总线及局部总线任一方的数据传送，因此可进行调停，不降低数据处理装置整体的传送效率。

为达到上述第2目的的数据处理装置具有双通道存储器件，其中一个通道与上述存储器件的读写通道连接，另一个通道与上述多个局部缓冲器部件连接，吸收存储器件工作频率与数据处理装置内部的工作频率的差别，在存储器总线与多个局部缓冲器部件之间进行数据的输入输出。可实现存储器件与内部存储器之间数据传送的非同步控制，可用各个固有的工作频率使存储器件和数据处理装置工作。当可最大限度发挥存储器件性能的工作频率与数据处理装置的最适合工作频率不同时，可用最适合的工作频率使存储器件和数据处理装置工作。

在上述构成中，上述多个主器件与控制总线连接，当多个主器件中至少1个以上要求向存储器件写入数据时，把在存储器件中表示数据写入领域最前面部分的输入地址传送到控制总线，多个主器件中的其他主器件可以要求在传送到控制总线的输入地址以后存储的数据的读出。其他主器件可以利用某个主器件写入到存储器件中的数据。

在上述构成中上述多个主器件与控制总线连接，当多个主器件中至少1个以上要求向存储器件写入数据时，把在存储器件中表示数据写入领域终端部的结束地址传送到控制总线，多个主器件中的其他主器件可以要求从传送到控制总线的结束地址的下一个地址开始写入数据。通过控制总线，将即将进行数据写入之前的主器件的写入结束地址传送给其他主器件，其他主器件可以使用通知的结束地址的下一个地址后面写入数据。与使存储器件的写入领域固定化时比较，可以提高存储器件的利用效率。

在上述构成中，也可以设有地址服务程序，对于存储器件中包含的多个领域的使用状况，存储了表示哪个已经写入哪个未使用的使用状况信息，当任何一个主器件要求向存储器件写入数据时，即将该使用状况信息设定在未使用领域的地址通知该主器件。存储器件的领域使用状况由输入表管理，所以若要求向存储器写入的主器件向地址服务程序询问空领域的输入地址，就可特定该写入地址。由于各主器件可不必探寻空领域，因此提高了数据处理装置整体的处理效率。

图1A是表示进行一般DMA传送的DMA传送系统的构成图。

图1B是表示通过位宽度分割实现频带宽度分配技术的例图。

图2A是单片LSI的数据处理装置与外部存储器件2一起组成并用于多媒体相关产品的设想图。

图2B是说明数据处理装置第1实施例的图。

图3是表示外部存储器件2-总线1之间数据传送的时间图。

图4是表示局部缓冲器13在外部存储器件2上写入数据时的动作定时的定时图。

图5是表示局部缓冲器13从外部存储器件2读出数据时的动作定时的定时图。

图6是表示局部缓冲器14在外部存储器件2上写入数据时的动作定时的定时图。

图7是表示局部缓冲器14从外部存储器件2读出数据时的动作定时的定时图。

图8是表示使设置在局部缓冲器13～局部缓冲器15与总线10～总线12间的电路共同化时的构成图。

图9A是仅图示了从图8所示选择器中32bit缓冲器61～32bit缓冲器64向32bit总线57～32bit总线60读出时使用的方式图。

图9B是仅图示了从图8所示选择器中32bit总线57～32bit总线60向32bit缓冲器61～32bit缓冲器64写入时使用的方式图。

图10A是表示总线10的位宽度与4输入-1输出选择器65～门电路68选择的连接线的对应图。

图10B是在总线10的位宽度与第1～第4号数据传送来的连接线的组合中，表示选择器71～选择器74选择输出哪个连接线输出的图。

图11A传送速率是32bit时的定时图。

图11B传送速率是64bit时的定时图。

图11C传送速率是128bit时的定时图。

图12A传送速率是32bit时的定时图。

图12B传送速率是64bit时的定时图。

图12C传送速率是128bit时的定时图。

图13是表示多个主器件设置在总线10的数据处理装置图。

图14是表示设置了双通道存储器26的数据处理装置图。

图15是第4实施例的数据处理装置构成图。

图16是表示电流状态位串的一个例图。

图17是第5实施例的数据处理装置图。

图18是第5实施例的数据处理装置构成图。

图19是判优器112的构成图。

图20是在上述n个寄存器中，存储m个寄存器中有关主器件X的识别信息X时的一个例子图。

图21是表示第8实施例的外部存储器件2的存储器分配图。

图22是表示第9实施例的数据处理装置的内部构成图。

图23是省略了双通道存储器100与主器件之间的连接关系的数据处理装置内部构成图。

图24是表示对于多个主器件如何设定优先顺序的图。

图25是表示第9实施例的输入领域的构成图。

图26A是表示设定1字节=有代码8比特时存储单元的位分配图。

图26B是表示设定1字节=无代码8比特时存储单元的位分配图。

图27是表示在掩码位设定时外部存储器件2如何写入的图。

图28表示在图22所示的双通道存储器100的特征领域，应该存储的数据的图。

以下，参照附图说明数据处理装置的实施例。然而，当集中说明数据处理装置的各种功能时，说明将过于复杂，因此将对多个实施例分阶段说明数据处理装置的各种功能。

第1实施例

第1实施例涉及可用较少的劳动力对多个主器件变更频带宽度分配那样构成的数据处理装置。图2A表示数据处理装置。如图2A所示，数据处理装置是单片的LSI，与外部存储器件2一起组成并用于多媒体相关产品。图2B表示以这样所谓「位宽度分配变更操作简易」为要点构成的数据处理装置。图2B的构成图仅图示了数据处理装置的构成要素中上述要点的必要部分，与其要点无关的构成要素，省略了在图中的表示。图23中用一点划线表示的范围表示作为数据处理装置的单片化的部位。图2B中，数据处理装置具有：存储控制器3；主器件4；主器件5；主器件6；局部存储器7；局部存储器8；局部存储器9；总线10；总线11；总线12；局部缓冲器13；局部缓冲器14；局部缓冲器15；判优器16；局部控制器17；局部控制器18；局部控制器19；连接电路20、21、22，通过128bit总线1与外部存储器件2连接。

在本实施例和以后的实施例中，各主器件要求的传送速率(频带宽度)由总线的位宽度和各主器件要求的使用频度控制。也就是说，位宽度相同的总线有2个，当一个总线上的主器件要求用高频度进行数据传送，而另一个总线上的主器件要求用低频度进行数据传送时，意味着「前者的主器件要求的传送速率高于后者的主器件要求的传送速率」(在以后的说明中，为使说明简略化，不再特别考虑各主器件的使用频度，仅以读写通道的位宽度表现各主器件要求的传送速率)。

在进行媒体处理时，各读写通道的位宽度存在最适合值，若具体举例进行说明，就太烦杂了，以后进行说明时假定总线1、总线10、总线11、总线12的位宽度及频带宽度为128bit、64bit、32bit、32bit。另外，由于局部缓冲器13、局部控制器17、连接电路20是与主器件4对应的外围电路，因此在以后的说明中把它们总称为「主器件4的外围电路」。同样，局部缓冲器14、局部控制器18、连接电路21总称为「主器件5的外围电路」；局部缓冲器15、局部控制器19、连接电路22总称为「主器件6的外围电路」。

128bit总线1在外部存储器件2和局部缓冲器13-局部缓冲器14-局部缓冲器15之间进行数据传送。在本实施例中，外部存储器件2的读写通道的位宽度是128bit，局部缓冲器13～局部缓冲器15的读写通道的位宽度是128bit，因此在128bit总线1上的数据传送是以128bit的传送速率进行的。

图3是表示总线1和外部存储器件2的输入输出之间关系的定时图。总线1的数据传送示于本图的第3层。本图中的数据(ptr．4)是主器件4要求从存储器读出或向存储器写入的128bit的数据，数据(ptr．5)、数据(ptr．6)分别是主器件5、主器件6要求从存储器读出或向存储器写入的128bit的数据。

参照本图可见，在循环C1、C3、C5、C7、C9传送数据(Ptr．4)，在循环C2、C6、C10传送数据(Ptr．5)，在循环C4、C8传送数据(Ptr．6)。这表示数据(Ptr．4)在2循环以1次的比例传送，数据(Ptr．5)、数据(Ptr．6)在4循环以1次的比例传送。如本图所示，总线1用时间分割传送主器件4～主器件6的数据。

外部存储器件2具有主器件4、主器件5、主器件6应使用的工作区，以及128bit的读写通道，当来自存储控制器3的读出指令、读出目的地地址、应读出的数据长被指示时，将该数据输出到总线1。另一方面，当来自存储控制器3的写入指令、写入目的地地址被指示时，将输出到总线1的数据写入该写入目的地地址。

存储控制器3进行来自外部存储器件2的数据读出控制以及对外部存储器件2的数据写入控制。存储控制器3的数据读出控制是对外部存储器件2发出读出目的地地址、读出指令、应读出的数据长，在总线1从外部存储器件2读出该读出目的地地址以后存储的数据。写入控制是对外部存储器件2发出写入目的地地址、写入指令、应写入的数据长，将总线1传送的数据写入外部存储器件2的该写入目的地地址以后。存储控制器3的这些数据读出控制／数据写入控制都按照主器件4～主器件6的读出要求／写入要求来进行。为此，存储控制器3有多个指示器和增加器。多个指示器分别对应于主器件4、主器件5、主器件6，存储由主器件4～主器件6发出的读出目的地／写入目的地地址。当从主器件4～主器件6中任何一个发出读出指令和写入指令时，增加器即增加一个与该主器件对应的指示器中存储的地址。

下面参照图3的定时图说明以哪个定时对外部存储器件2提出主器件4～主器件6的读出要求／写入要求。

本图的第1层表示对外部存储器件2的地址输出，第2层表示来自外部存储器件2的数据输出。参照该图，由于数据(Ptt．4)必须在2循环以1次的比例传送，数据(Ptr．5)、数据(Ptr．6)必须在4循环以1次的比例传送，因此，存储控制器3在循环C0、C2、C4、C6、C8、C10将地址Ptr．4的读出目的地地址和读出指令输出到外部存储器件2，在循环C1、C5、C9输出地址Ptr．5的读出目的地地址和读出指令。在循环C3、C7输出地址Ptr．6的读出目的地地址和读出指令。

主器件4具有局部存储器7和64bit的读写通道，对存储控制器3发出要求数据读出／写入的存取指令。要求数据读出时，向存储控制器3发出表示要求读出外部存储器件2存储的数据的存取指令，通过外部存储器件2-总线1-局部缓冲器13-总线10，等待该数据的传送。当数据传送来到时，依次取回该数据并存储到局部存储器7中。

要求数据写入时，向存储控制器3发出表示要求向外部存储器件2写入数据的存取指令，将应向外部存储器件2写入的数据，从局部存储器7顺序输出到总线10。输出的数据经总线10-局部缓冲器13-总线1，顺序写入外部存储器件2。

主器件5具有局部存储器8和32bit读写通道，与主器件4同样，对存储控制器3要求数据的读出／写入。与主器件4的不同是进行数据的读出／写入时的数据传送路径。也就是说，主器件4是由外部存储器件2-总线1-局部缓冲器13-总线10的路径，进行数据的读出／写入，而主器件5是由外部存储器件2-总线1-局部缓冲器14-总线11的路径，进行数据的读出／写入。

主器件6具有局部存储器9和32 bit读写通道，与主器件4同样，对存储控制器3要求数据的读出／写入。与主器件4的不同是进行数据的读出／写入时的数据传送路径。也就是说，主器件4是由外部存储器件2-总线1-局部缓冲器13-总线10的路径，进行数据的读出／写入，而主器件6是由外部存储器件2-总线1-局部缓冲器15-总线12的路径，进行数据的读出／写入。

总线10与主器件4的读写通道和局部缓冲器13的另一个读写通道连接。

总线11与主器件5的读写通道和局部缓冲器14的另一个读写通道连接。

总线12与主器件6的读写通道和局部缓冲器15的另一个读写通道连接。

局部缓冲器13在其一个读写通道上与128bit总线1连接，在另一个读写通道上是通过连接电路20与总线10连接的缓冲器，外部存储器件2经128bit的读写通道取回总线1输出的数据，再用总线10传送。反之，取回总线10传送的数据，再输出到总线1。这里，局部缓冲器13的另一个读写通道的位宽度是最大128bit，然而经过连接电路20，另一个读写通道的位宽度与主器件4的读写通道是同样的位宽度，即设定在64bit。这样，由于主器件4的读写通道是64bit，局部缓冲器13的读写通道设定在64bit，因此总线10以64bit的传送速率进行传送。

下面参照图4和图5说明局部缓冲器13的输入输出。图4是表示局部缓冲器13向外部存储器件2输出数据时的工作定时的定时图，图5是表示局部缓冲器13输入从外部存储器件2读出的数据时的工作定时的定时图。

参照图4，首先说明从局部缓冲器13向外部存储器件2写入数据时的处理。

在循环C2，局部缓冲器13取回总线10以64bit传送的数据d0，1，在循环C3，局部缓冲器13取回总线10以64bit传送的数据d2，3。在循环C4，将取回的数据d0，1，2，3传送到总线1。

在循环C3，存储控制器3输出来自主器件4的写入目的地地址Ptr．4，则在循环C4，总线1传送的数据d0，1，2，3写入该写入目的地。

同样，在循环C4，局部缓冲器13取回总线10传送的数据d4，5，在循环C5取回数据d6，7。在循环C6，当总线1传送取回的数据d4，5，6，7时，数据d4，5，6，7被写入该写入目的地地址Ptr．4。

参照图5，说明从外部存储器件2向局部缓冲器13读出数据时的处理。

在循环C7，存储控制器3输出来自主器件5的读出目的地地址Ptr．5，则在循环C8，总线1传送数据d4，5，6，7。在循环C4，局部缓冲器13取回总线1以128bit传送的数据d0，1，2，3。在循环C5取回的数据d0，1，2，3中，在循环C5总线10传送数据d0，1，在循环C6总线10传送数据d2，3。

在循环C5，存储控制器3输出来自主器件4的读出目的地地址Ptr．4，总线1传送该读出目的地地址存储的数据d4，5，6，7。在循环C6，局部缓冲器13取回总线1传送的数据d4，5，6，7。在取回的数据d4，5，6，7中，在循环C7总线10传送数据d4，5，在循环C8总线10传送数据d6，7。

如上述可见，从局部缓冲器13向总线1的数据输出和从总线1向局部缓冲器13的数据取回，须要2循环。在2循环以1次的比例使数据(Ptr．4)在总线1传送的存储控制器3进行存储器存取，是因为在局部缓冲器13的数据输出和数据取回中要求2循环。通过在这些局部缓冲器13的输入输出，吸收了总线1的传送速度和总线10的传送速度的速度差。

局部缓冲器14、局部缓冲器15，是一个读写通道连接128bit总线1，另一个读写通道经连接电路21、连接电路22与总线11、总线12连接的缓冲器，外部存储器件2取回总线1输出的数据，再用总线11、总线12传送。反之，取回总线11、总线12传送的数据，再将其输出到总线1。局部缓冲器14、局部缓冲器15的另一个读写通道的位宽度是最大128bit，但通过连接电路21、连接电路22，另一个读写通道的位宽度与主器件5、主器件6的读写通道为同样的位宽度，即设定在32bit。这样，由于主器件5、主器件6的读写通道已设定在32bit，局部缓冲器14、局部缓冲器15的读写通道也设定在32bit，则总线11、总线12可用32bit的传送速率进行传送。

下面参照图6和图7对局部缓冲器14的输入输出定时予以说明。图6是表示局部缓冲器14向外部存储器件2写入数据时的工作定时的定时图。图7是表示局部缓冲器14从外部存储器件2读出数据时的工作定时的定时图。

首先参照图6说明从局部缓冲器14向外部存储器件2写入数据时的处理。在循环C2，取回总线11以32bit传送的数据d0，在循环C3，取回数据d1。同样，在循环C4、C5，取回数据d2，d3。如上所述，在循环C6，将取回的数据d0，1，2，3传送到总线1。

在循环C5，存储控制器3输出来自主器件4的写入目的地地址“Ptr．5”，在循环C6，将总线1传送的数据d0，1，2，3写入该写入目的地地址“Ptr．5”。

同样，局部缓冲器14在循环C6、C7，取回总线11传送的数据d4，5，在循环C8、C9，取回数据d6，7。在循环C10，将取回的数据d4，5，6，7传送到总线1，数据d4，5，6，7将写入该写入目的地地址Ptr．5。

其次参照图7说明从外部存储器件2向局部缓冲器14读出数据时的处理。在循环C3，存储控制器3输出来自主器件4的读出目的地地址“Ptr．5”，在循环C4，数据d0，1，2，3传送到总线1。在循环C4，局部缓冲器14取回总线1以128bit传送的数据d0，1，2，3。在取回的数据d0，1，2，3中，在循环C5，将数据d0传送到总线11，在循环C6，传送数据d1。分别在循环C7输出数据d2，在循环C8输出数据d3。

在循环C7，存储控制器3输出来自主器件4的读出目的地地址“Ptr．5”，在循环C8，将数据d4，5，6，7传送到总线11。局部缓冲器14取回传送的数据d4，5，6，7。在取回的数据d4，5，6，7中，在循环C9，将数据d4传送到总线11，在循环C10，传送数据d5。分别在循环C11输出数据d6，在循环C12输出数据d7。

如上述可见，从局部缓冲器14向总线1的数据输出和从总线1向局部缓冲器14的数据取回，须要4循环。在4循环中以1次的比例使数据(Ptr．5)在总线1传送的存储控制器3进行存储器存取，是因为在局部缓冲器14的数据输出及数据取回中须要4循环。通过这些局部缓冲器14的输入输出，吸收了总线1的传送速度与总线11的传送速度的速度差。

在多个主器件间发生总线1的使用竞争时，判优器16对总线1的使用进行调停。按调停的结果，对认定应使用总线1的主器件，输出确认信号。而对否认使用总线的主器件，将确认信号设定在待用或输出保持信号。这样，向缓冲器的写入或从缓冲器的读出将延迟，总线传送也延迟。

如上所述，在本实施例中，将4循环中的2循环分配给数据(Ptr．4)的数据传送，剩余2循环中的每1个循环分配给数据(Ptr．5)的数据传送、数据(Pt．6)的数据传送，因此主器件4～主器件6中任何一个等待使用总线1都是无实效的。

局部控制器17对进行由总线1传送的数据和由总线10传送的数据的输入输出的局部缓冲器13进行控制。在向存储器进行数据写入时，局部控制器17具有指示局部缓冲器13内部领域的光指示字，将总线10传送的64bit数据存储在光指示字指示的局部缓冲器13的领域。输出后，仅使光指示字增加64bit，将下一个64bit存储在已增加的光指示字指示的领域。对总线10输出的全部数据反复进行这样的光指示字更新和64bit单位的数据存储，在局部缓冲器13中存储128bit数据。存储128bit数据后，输出到总线1。将128bit送到外部存储器件2以后，等待总线10传送下一个64bit数据，传送来到后重复同样的程序。

当局部控制器17从存储器进行数据读出时，将总线1传送的数据存储在局部缓冲器13，同时，在向缓冲器读出的128bit数据中，从读出指示字指示部分将64bit输出到总线10。输出后，仅使读出指示字增加64bit，将下一个64bit输出到总线10。对在局部缓冲器13读出的全部数据反复进行这样的读出指示字更新和64bit单位的数据输出，局部缓冲器13的数据全部送出到主器件4。将128bit数据送到主器件4以后，等待总线1传送下一个128bit数据，传送来到后重复同样的程序。

局部控制器18、19存在与64bit和32bit的差别，但与局部控制器17一样，对进行由总线1传送的数据和由总线11～总线12传送的数据的输入输出的局部缓冲器14～局部缓冲器15进行控制。

连接电路20、21、22分别连接局部缓冲器13～局部缓冲器15和总线10～总线12。连接电路20～22其电路结构是共同化的，对于总线10～总线12，即使将来希望变更读写通道的位宽度时，通过设定多个选择器的输入输出，也可简单地变更读写通道的位宽度。上述连接电路20～连接电路22将局部缓冲器13～局部缓冲器15的读写通道的位宽度分别与主器件4～主器件6的读写通道的位宽度设定为同样的位宽度，而该位宽度的设定可以通过设定连接电路20～连接电路22具有的多个选择器的输入输出来改变。

当用现有的频带宽度在总线1可能发生总线锁定时，可用具有更宽频带宽度的接口电路的外部存储器件2替换，由于总线1的频带宽度加宽了，即使不对主器件4～主器件6、总线10～总线12作变更，也具有可简单防止总线锁定的效果。

在上述实施例中，外部存储器件2与总线1连接，主器件4～主器件6分别连接总线10～总线12，由于局部缓冲器13～局部缓冲器15进行这些总线的输入输出，当希望变更分配到主器件4～主器件6的频带宽度时，可变更主器件4～主器件6及总线10～总线12、局部缓冲器13～局部缓冲器15的一个读写通道，因此不必重新设计外部存储器件2、存储控制器3、总线1。由于可不随外部存储器件2-存储控制器3-总线1的变更而改变主器件4～主器件6的频带宽度分配，因此即使要变更将来的频带宽度，设计者也不必付出很大劳动力。

(第1实施例的应用例)

本应用例提出了使32bit缓冲器61～32bit缓冲器64、总线10～总线12、连接电路20～22共同化的电路构成方案。

图8是使32bit缓冲器61～32bit缓冲器64、总线10～总线12、连接电路20～22的电路构成共同化时的电路构成图。图8中，32bit总线57、32bit总线58、32bit总线59、32bit总线60构成总线10～总线12，32bit缓冲器61～32bit缓冲器64都构成128bit缓冲器13～128bit缓冲器15。4输入-1输出选择器65、2输入-1输出选择器66、门电路67、门电路68、选择器71、选择器72、选择器73、选择器74都构成连接电路20～连接电路22。图9A是仅图示图8所示选择器中用于从32bit缓冲器61～32bit缓冲器64向32bit总线57～32bit总线60读出时的状况图，图9B是仅图示图8所示选择器用于从32bit总线57～32bit总线60向32bit缓冲器61～32bit缓冲器64写入时的状况图。

32bit总线57、32bit总线58、32bit总线59、32bit总线60各有32bit的位宽度，分别与主器件4～主器件6连接。在用64bit进行数据传送时，使用32bit总线57～32bit总线58传送；在用32bit进行数据传送时，仅使用32bit总线57传送。

32bit缓冲器61、32bit缓冲器62、32bit缓冲器63、32bit缓冲器64是保持32bit数据的缓冲器，32bit缓冲器61～32bit缓冲器64的全部合在一起保持总线128bit的数据。

4输入-1输出选择器65、2输入-1输出选择器66、门电路67、门电路68、选择器71、选择器72、选择器73、选择器74用32bit、64bit、128bit中任何一个的位宽度进行32bit总线57～32bit总线60的传送，进行输入输出的选择转换。

图10A、图10B是这些选择器、门电路的输入输出的对应表。图10A是位宽度与4输入-1输出选择器65～门电路68选择的连接线的对应图。若参照位宽度是32bit的栏就明白，对于4输入-1输出选择器65的栏，仅记述了连接线A、连接线B、连接线C、连接线D。这表示在32bit传送速率情况下，4输入-1输出选择器65通过连接线A～连接线D将第1～第4号的32bit数据传送到总线57上。

若参照位宽度是64bit的栏就明白，对于4输入-1输出选择器65的栏，记述了连接线A、连接线C，对于2输入-1输出选择器66的栏，记述了连接线B、连接线C。这表示在64bit传送速率情况下，通过连接线A、连接线C将第1、第3号的32bit数据传送到总线57上，通过连接线B、连接线D将第2、第4号32bit数据传送到总线58上。

若参照位宽度是128bit的栏就明白，对于4输入-1输出选择器65的栏记述了连接线A，对于2输入-1输出选择器66的栏记述了连接线B，对于门电路67的栏记述了连接线C，对于门电路68的栏记述了连接线D。这表示在128bit传送速率情况下，通过连接线A、连接线B、连接线C、连接线D将第1～第4号32bit数据传送到总线57、总线58、总线59、总线60上。

以下将顺序说明图9A所示的4输入-1输出选择器65、2输入-1输出选择器66、门电路67、门电路68的输入输出。

4输入-1输出选择器65有选择地使连接线A、连接线B、连接线C、连接线D输出到总线57，则可顺序将32bit缓冲器61～32bit缓冲器64存储的数据传送到总线57。

在以后的说明中，对于128bit数据的部分位，从高位m位到高位n位称为位[m∶n]的单位。

图11A是位宽度为32bit时的定时图。当传送速率仅为32bit时，必须仅用总线57进行数据传送。在图11A的循环C11中，4输入-1输出选择器65选择输出用于输出第1号32bit数据的连接线A。在循环C12，4输入-1输出选择器65选择输出用于输出第2号32bit数据的连接线B，在循环C13，选择输出用于输出第3号32bit数据的连接线C。4输入-1输出选择器65在循环C14，选择输出用于输出第4号32bit数据的连接线D。

图11B是位宽度为64bit时的定时图。当传送速率为64bit时，同时使用总线57和总线58进行数据传送。为此，4输入-1输出选择器65在图11B的循环C11，选择输出用于输出第1号64bit数据的高位32bit的连接线A。在下一个循环C12，4输入-1输出选择器65选择输出用于输出第2号64bit数据的高位32bit数据的连接线C。图11C是传送速率为128bit时的定时图。当传送速率为128bit时，同时使用总线57和总线58和总线59和总线60进行数据传送。为此，4输入-1输出选择器65在循环C11用1循环，将32bit缓冲器61存储的数据传送到总线57，输出连接线A的数据。

2输入-1输出选择器66通过有选择地使连接线B、连接线D输出到总线57，将32bit缓冲器62、32bit缓冲器64存储的数据顺序传送到总线57。如图11B所示，传送速率为64bit时，同时使用总线57和总线58进行数据传送。为此，2输入-1输出选择器66在循环C11，选择输出用于输出第1号64bit数据的低位32bit数据的连接线B。在下一个循环C12，2输入-1输出选择器66选择输出用于输出第2号64bit数据的低位32bit数据的连接线D。当传送速率为128bit时，同时使用总线57和总线58和总线59和总线60进行数据传送。为此，2输入-1输出选择器66如图11C所示，在循环C11，选择输出用于输出128bit数据的位[95∶64]的连接线B。

门电路67通过有选择地将连接线C传送的数据输出到总线59，把32bit缓冲器63存储的数据顺序传送到总线59。如图11C所示，当传送速率为128bit时，同时使用总线57和总线58和总线59和总线60进行数据传送。为此，门电路67在循环C11，选择输出用于输出128bit数据的位[63∶32]的连接线C。

门电路68通过有选择地将连接线D传送的数据输出到总线60，把32bit缓冲器64存储的数据顺序传送到总线60。当传送速率为128bit时，同时使用总线57和总线58和总线59和总线60进行数据传送。为此，如图11C所示，门电路68在循环C11，选择输出用于输出128bit数据的位[31∶0]的连接线D。

下面对图9B所示的选择器71、选择器72、选择器73、选择器74分别予以说明。

图10B表示在位宽度与传送第1～第4号数据的连接线的组合中，选择器71～选择器74选择输出哪个连接线。

当传送速率为32bit时，仅用总线57进行数据传送，若参照传送速率32bit栏就明白，第1、第2、第3、第4号32bit数据全部记述为连接线E。这表示在32bit传送速率情况下，第1～第4号32bit数据通过连接线E被取回到32bit缓冲器61、32bit缓冲器62、32bit缓冲器63、32bit缓冲器64。

当传送速率为64bit时，用总线57进行高位32位、用总线58进行低位32位的数据传送，若参照传送速率64bit栏就明白，第1、第2号64bit数据的高位32bit记述为连接线E，第1、第2号64bit数据的低位32bit记述为接线F。这表示当64bit的传送速率时，第1号64bit数据通过连接线E、连接线F取回到32bit缓冲器61、32bit缓冲器62，第2号64bit数据通过连接线E、连接线F取回到32bit缓冲器63、32bit缓冲器64。

当传送速率为128bit时，同时使用总线57、58、59、60进行数据传送，参照传送速率为128bit栏，128bit数据的位[127∶96]记述为连接线E，128bit数据的位[95∶64]记述为连接线F，128bit数据的位[63∶32]记述为连接线G，128bit数据的位[31∶0]记述为连接线H。当128bit的传送速率时，128bit数据通过连接线E、连接线F、连接线G、连接线H分别取回到32bit缓冲器61～32bit缓冲器64。

选择器71在由总线57～总线60传送到的128bit数据中，将总线57上传送到的第1号数据取回到32bit缓冲器61。

图12A是表示在总线57上第1号32bit数据、第2号32bit数据、第3号32bit数据、第4号32bit数据传送到来时的定时图。本图中，选择器71仅把第1号32bit数据取回到32bit缓冲器61。图12B是表示在总线57上传送第1号64bit数据的高位32bit、第2号64bit数据的高位32bit，在总线58上传送第1号64bit数据的低位32bit、第2号64bit数据的低位32bit时的定时图。本图中，选择器71仅把总线57传送的第1号64bit数据的高位32bit数据取回到32bit缓冲器61。图12C是表示在总线57上传送128bit数据的位[127∶96]、在总线58上传送128bit数据的位[95∶64]、在总线59上传送128bit数据的位[63∶32]、在总线60上传送128bit数据的位[31∶0]时的定时图。本图中，选择器71仅把32bit总线57传送的128bit数据的[127∶96]取回到32bit缓冲器61。

2输入-1输出选择器72在由总线57～总线60传送到的128bit数据中，将位[95∶64]取回到32bit缓冲器62，选择连接线E、连接线F，向缓冲器62输出。图12A中，通过连接线E将第2号的32bit向32bit缓冲器62输出；图12B中，通过连接线F将第1号64bit数据的低位32bit向32bit缓冲器62输出；在图12C，通过连接线F将128bit数据的位[95∶64]取回到32bit缓冲器62。

选择器73在由总线57～总线60传送到的128bit数据中，将相当于位[63∶32]的数据取回到32bit缓冲器63，选择连接线E、G，输出到32bit缓冲器63。在图12C中，选择器73通过连接线G将总线59传送的128bit数据的位[63∶32]取回到32bit缓冲器63。

选择器74在由总线57～总线60传送到的128bit数据中，将相当于位[31∶0]的数据取回到32bit缓冲器64，选择连接线E、连接线F、连接线H，输出到32bit缓冲器64。图12C中，选择器74通过连接线H将总线60传送的128bit数据的位[31∶0]取回到32bit缓冲器64。

在本应用例中，32bit缓冲器61、32bit缓冲器62、32bit缓冲器63、32bit缓冲器64的位宽度都是32bit，其传送速率(位宽度)即可按32bit数据的整数倍单位变更；若这些缓冲器都是8bit，则传送速率(位宽度)可按8bit的整数倍单位变更；若这些缓冲器都是16bit，则传送速率(位宽度)可按16bit的整数倍单位变更。这样，缓冲器61～64可根据如何设定各主器件的传送速率来设定自己的位宽度。

(第2实施例)

第1实施例是在各主器件4～主器件6按1对1的比例设置总线10～总线12，而第2实施例是在总线10设置多个主器件。

图13是多个主器件设置在总线10的数据处理装置图。本图中，在总线10上除主器件4以外，还设置了主器件24。

主器件24以与主器件4相同的频带宽度要求DMA传送的应用程序工作，在对外部存储器件2进行存取时，将DMA传送要求输出到局部控制器17。

当主器件4、主器件24输出DMA传送要求时，判优器25对这些DMA传送要求进行调停，向主器件4、主器件24其中之一传达确认信号，授与总线10的存取权。得到存取权的主器件4、主器件24与第1实施例一样，对外部存储器件2进行DMA传送。另一方面，对未获得存取权的主器件，将确认信号设定在待用或输出保持信号。这样，将延迟向总线的传送。另外，可以设置各个总线(这里是总线10)控制专用判优器，以代替由全部总线控制用判优器决定主器件4和主器件24的总线10的存取权，由这种判优器进行上述存取权控制，可得到同样的效果，而且可以简化判优器的结构。

从上述实施例可见，对于进行音频数据、副图象、OSD等所谓子系统的媒体处理的多个主器件，由于使多个主器件与1个总线10和局部缓冲器13对应，因此在有多个子系统的媒体处理时，可使系统简化。

(第3实施例)

第3实施例是实现数据处理装置和外部存储器件2非同步控制的实施例。这里，要求数据处理装置和外部存储器件2的非同步控制是根据如下的理由。也就是说，主器件4～主器件6进行媒体处理时，数据处理装置必须实现与显示器装置的同步控制，而数据处理装置内的主器件4～主器件6、存储控制器3、局部控制器17～局部控制器19必须以根据显示器装置显示期间的工作频率工作。由于在计算机硬件说明书中已经规定了最适合的工作频率，外部存储器件2必须以该工作频率工作。这样，数据处理装置与外部存储器件2其工作的最适合工作频率是不同的，因此，非同步控制是必要的。

图14表示可进行非同步控制的数据处理装置的构成。在图14中，新的特点是设置了双通道存储器26。

双通道存储器26的一个通道与外部存储器件2连接，另一个通道与局部缓冲器13～局部缓冲器15连接，存储从外部存储器件2读出的数据以及从局部缓冲器13～局部缓冲器15输出的数据。

在实施例3中，主器件4～主器件6经过二阶段的读出要求，得到外部存储器件2的数据。第1阶段是从外部存储器件2向双通道存储器26读出。这时，主器件4～主器件6通过局部控制器17～19将读出要求输出到存储控制器3，在存储控制器3进行从外部存储器件2向双通道存储器26的数据读出。第2阶段是通过局部缓冲器13～局部缓冲器15从双通道存储器26向DMA主器件4～6读出。在读出双通道存储器26的必要数据的阶段，对局部控制器17～19输出从存储控制器3读出确认信号，在局部控制器17～19收到该确认信号时，与第1实施例一样，通过局部缓冲器13～局部缓冲器15，从双通道存储器26向主器件4～主器件6进行数据传送。

另一方面，主器件4～主器件6经过二阶段的写入要求，在外部存储器件2写入数据。第1阶段的写入要求与第1实施例一样，主器件4～主器件6以对应总线的局部控制器的控制为基础，通过局部缓冲器13～局部缓冲器15将应该写入的数据写入双通道存储器26。第2阶段是从双通道存储器26向外部存储器件2的写入要求，局部控制器17～19对存储控制器3要求写入。

在第3实施例中，当主器件4～主器件6要求从外部存储器件2的数据读出时，存储控制器3发出双通道存储器26的读写通道的取得请求，在取得阶段对外部存储器件2发出开始读出指令。这样，即可从外部存储器件2向双通道存储器26读出数据。存储控制器3等待数据读出结束，在读出双通道存储器26的必要数据的阶段，对局部控制器17～19返回开始读出确认信号。当主器件4～主器件6要求数据写入时，存储控制器3将应该写入外部存储器件2中的数据存储到双通道存储器26，在数据存储阶段对外部存储器件2发出写入指令。这样，即可从双通道存储器26向外部存储器件2进行数据写入。

在第3实施例中，局部控制器17～19在读出要求形成后，在从外部存储器件2读出的数据存储到双通道存储器26的阶段，将双通道存储器26存储的数据输出到局部缓冲器13～局部缓冲器15。

当写入要求形成后，在应该写入的数据积存在局部缓冲器13～局部缓冲器15的阶段，发出双通道存储器26的读写通道的取得要求，在读写通道取得阶段，从局部缓冲器13～局部缓冲器15向双通道存储器26进行数据写入。

如上所述，在本实施例中，将双通道存储器的一个通道与存储器件连接，将另一个通道与上述多个缓冲器连接，则在存储器件与内部存储器之间的数据传送中可实现非同步控制，可使外部存储器件2和数据处理装置用各自固有的工作频率工作。这样，即使把外部存储器件2变更为工作频率不同的存储器件，外部存储器件2和装置内部之间的数据传送，也可与变更前同样进行。

另外，即使在增设了内部存储器(单片存储器)的情况下，外部存储器件与增设的内部存储器的数据传送也可以和外部存储器件与已有的内部存储器的数据传送同样实现。由于外部存储器件2不变更即可容易地增设内部存储器，则在设计存储器结构时有很高的自由度。

(第4实施例)

第4实施例是关于通过双通道存储器100，在输入控制器113对主器件与外部存储器件2之间的数据传送进行统一管理时的改良。图15是第4实施例的数据处理装置的构成图。如本图所示，数据处理装置由以下部件构成：双通道存储器100(数据单元101、标记单元102)、主器件103、主器件104、主器件105、局部缓冲器106、局部缓冲器107、局部缓冲器108、局部控制器109、局部控制器110、局音控制器111、判优器112、输入控制器113、读出请求器114、写入请求器115、存储控制器116、读出等待器117、读出确认器118、读出确认器119、读出确认器120、地址选择电路121、地址选择电路122。

双通道存储器100由数据单元101和标记单元102组成。数据单元101由两个存储领域101a，b组成，各存储领域101a，b各配置512个16字节的输入领域。在该输入领域中若分配外部存储器件2-主器件103、104、105之间的输入输出缓冲器(所谓F1F0领域，在双通道存储器100中共有24个)，则主器件可作为工作区域使用。在输入地址Entr Addr给与各输入领域时，各输入领域用该输入地址Entr Addr进行存取(在2个存储领域中存在的输入领域用共同的输入地址Entr Addr存取)。24个F1F0领域中的8个F1F0领域分配用于从外部存储器件2读出，16个F1F0领域分配用于向外部存储器件2写入。各输入领域包含16个1Byte的存储元件，可存储共16字节的数据。

标记单元102也由512个输入领域组成，各输入领域与数据单元101的各输入领域1对1地对应。标记单元102的各输入领域存储外部存储器件2的外部地址Ext Addr(读出目的地地址或写入目的地地址)，以及对该外部地址Ext Addr要求存取的主器件3的识别信息。标记单元102的各输入领域中给予与1对1对应的数据单元101的输入领域相同的输入地址Entr_Addr，在外部存储部件2和双通道存储器100之间进行数据传送时，可用该输入地址Entr_Addr进行双通道存储器100的存取目的地的指定。

主器件103、104、105发出存取指令。该存取指令是要求从外部存储器件2向主器件103、104、105的数据读出或者从主器件103、104、105向外部存储器件2的数据写入，这些数据读出或数据写入由双通道存储器100的F1F0领域与外部存储器件2之间的数据传送以及双通道存储器100的F1F0领域与主器件103、104、105之间的数据传送来实现。这些数据读出或数据写入都以双通道存储器100的F1F0领域为中继点，主器件103、104、105仅在得知双通道存储器100内有空闲F1F0领域时，才发出存取指令。双通道存储器100的空闲F1F0领域的有无，由于表示由输入控制器113发出的使用状况信息，主器件103、104、105对输入控制器113发出的使用状况信息进行监视，当双通道存储器100内存在空闲F1F0领域时，发出存取指令。在该使用状况信息中表示不存在空闲F1F0领域时，主器件103、104、105等待空闲F1F0领域出现，当空闲F1F0领域出现在双通道存储器100以后，再发出存取指令。

局部缓冲器106、107、108是与各主器件对应的缓冲器，用于从外部存储器件2应读出数据rdata的输入输出以及在外部存储器件2应写入数据wdata的输入输出。使用该缓冲器可吸收双通道存储器100的总线宽度16字节与主器件103、104、105的总线宽度的差别。另外，将该缓冲器作为双缓冲器，可并列处理主器件103、104、105的存取和双通道存储器100的存取，可达到数据传送的高速化。因此，即使部分主器件要求高传送速率的数据传送，也可以进行满足该传送速度的数据输入输出。

局部控制器109、110、111分别与主器件103、104、105对应，在主器件103、104、105的局部缓冲器106、107、108与双通道存储器100的F1F0领域之间，进行在外部存储器件2应写入数据wdata或从外部存储器件2读出数据rdata的数据传送。

以下是对向外部存储器件2进行数据写入的详细说明。当在主器件103、104、105监视的使用状况信息中，表示出双通道存储器100的空闲F1F0领域的输入地址Entr Addr时，局部控制器109、110、111参照该使用状况信息，特定空闲F1F0领域的所在，将应写入外部存储器件2的数据Wdata存储到F1F0领域。

以下是对从外部存储器件2进行数据读出的详细说明。在把从外部存储器件2向双通道存储器100传送的数据读出到局部缓冲器106、107、108时，局部控制器109、110、111必须知道在双通道存储器100的哪个F1F0领域读出该数据。该地址即读出目的地地址包含在存储控制器116发出的读出完了通知中，该读出完了通知由存储控制器116发出，通过读出等待器117，存储在读出确认器118、119、120中。局部控制器109、110、111从该读出完了通知取出输入地址Entr_Addr，就可以知道从外部存储器件2读出的数据rdata存储在双通道存储器100的什么地方。这样，知道了从外部存储器件2读出的数据rdata的所在，则在与主器件103、104、105分别对应的局部缓冲器106、107、108与对应于读出完了通知中包含的输入地址Entr_Addr的F1F0领域之间，进行从外部存储器2读出的数据rdata的数据传送，将数据交给主器件103、104、105。

判优器112在主器件103、104、105之间进行关于双通道存储器100的利用调停。判优器112进行调停是由于以下的理由。也就是说，从外部存储器件2向主器件的数据读出以及从主器件向外部存储器件2的数据写入，如上所述，都要以双通道存储器100为中继点来进行。因此，双通道存储器100与局部缓冲器106、107、108之间是数据最集中的地方。在本实施例中，当各主器件利用双通道存储器100时，要由判优器112对任一个主器件授与是否许可利用双通道存储器100的决定权，在多个主器件发出存取指令时，判优器112对多个主器件中任一个主器件103、104、105，许可通过双通道存储器100的数据传送，对其他主器件103、104、105，不许可通过双通道存储器100的数据传送。这样，通过1个双通道存储器100的数据传送可高效率进行。

输入控制器113具有分别表示在F1F0领域中已经用于数据存储(在使用中)、未用于数据存储(未使用)的位串(电流状态位串)，当电流状态位串中全部位都设定在接通“1”，则将不存在空闲F1F0领域的使用状况信息通知各主器件。若位串中的任何位设定在断开“0”，则将与该位对应的输入地址Entr Addr作为使用状况信息通知各主器件。图16表示电流状态位串的一个例子。本图中，电流状态位串是32bit数据的位串，本电流状态位串的0～5对应于输入地址Entr_Addr00～输入地址Entr_Addr05，6～31位对应于输入地址Entr-Add06～输入地址Entr_Addr31。由于对应于该输入地址Entr_Addr00～输入地址Entr_Addr05的0～5位在图16中全部设定为接通“1”，因此输入地址Entr_Addr00～输入地址Entr_Addr05的F1F0领域是使用中。由于输入地址Entr_Addr06～输入地址Entr_Addr31对应的6～31位在图16中全部设定为断开“0”，因此输入地址Entr_Addr06～输入地址Entr_Addr31的F1F0领域是未使用。在图16的实例中，由于输入地址Entr_Addr06～输入地址Entr_Addr31的输入领域是未使用，因此输入控制器113将电流状态位串中表示空闲的输入地址中最前面的部分(本图实例中是输入地址Entr_Addr06)作为使用状况信息通知各主器件。

以下是将未使用的F1F0领域分配给主器件103的处理的详细情况。主器件103参照输出的使用状况信息，发出存取指令。对于发出存取指令的主器件103，若判优器112许可通过双通道存储器100的数据传送，则输入控制器113将进行把输入地址Entr Addr作为传送目的地或传送出发地的数据传送，把包含该输入地址Entr Addr的请求数据(有读出请求、写入请求的类别)存储到读出请求器114、写入请求器115中。这里将说明本实施例的请求数据是什么样式，怎样进行用该式样的数据传送。本实施例的请求数据(有读出请求、写入请求)与存取指令不同点是包含双通道存储器100的输入地址Entr_Addr。如上所述，由于在由该输入地址Entr_Addr指示的标记领域存储了外部存储器件2的作为存取目的地的外部地址Ext_Addr，则存储控制器116在请求数据包含的输入地址Entr_Addr与在该输入地址指示的标记领域存储的外部地址之间进行数据传送，即可实现从外部存储器件2向双通道存储器100的数据读出或从双通道存储器100向外部存储器件2的数据写入。

请求数据是由输入控制器113制成、发出的，按照发出顺序，读出请求、写入请求分别存储在多个读出请求器114、写入请求器115中。

若向存储控制器116发出请求数据，则输入控制器113在电流状态位串中，将分配到被通知的输入领域的位设定为使用中。另一方面，在由被通知的输入地址Entr_Addr特定的标记领域，存储从主器件103发出的外部地址Ext_Addr。通过以上处理，主器件103分配的F1F0领域可分配用于从双通道存储器100读出的数据的存储、写入外部存储器件2的数据Wdata的存储。

以下是开启F1F0领域为未使用的处理的详细情况。例如读出请求发出后，从外部存储器件2向F1F0领域进行数据读出，输入控制器113等待F1F0领域的数据从双通道存储器100向主器件的传送。若传送已进行，则在该F1F0领域没有必要存储该数据，输入控制器113将把电流状态位串中与该F1F0领域对应的位从使用中变更为未使用。

写入请求发出后，从主器件103在F1F0领域写入数据，输入控制器113等待F1F0领域的数据从双通道存储器100向外部存储器件2的传送，若传送已进行，则输入控制器113将把电流状态位串中与该F1F0领域对应的位从使用中变更为未使用。如上所述，通过更新电流状态位串中各个位，各F1F0领域的使用状况可实时地反映在电流状态位串中。

如上所述，多个F1F0领域分别分配用于读出、写入，对于向主器件103分配空闲领域，输入控制器113要考虑存取指令是否要求从外部存储器件2读出、是否要求向外部存储器件2写入，再进行F1F0领域的分配。

在主器件发出要求从外部存储器件2的数据读出的存取指令时，输入控制器113从分配用于数据读出的F1F0领域中，选择在该数据传送中用于输入输出的F1F0领域，将该输入地址Entr Addr输出到主器件。另外，在主器件发出要求向外部存储器件2的数据写入的存取指令时，将从分配用于数据写入的F1F0领域中，选择在该数据传送中用于输入输出的F1F0领域，将该输入地址Entr_Addr输出到主器件。

这样，将F1F0领域分开用于从外部存储器件2的数据读出、向外部存储器件2的数据写入，则在从外部存储器件2的数据读出及向外部存储器件2的数据写入中，无论哪一方集中时，都可防止延迟另一方的处理。

存储控制器116取出每1个读出请求器114、写入请求器115存储的多个请求数据，在双通道存储器100-外部存储器件2之间进行数据传送。外部存储器件2-双通道存储器100之间的数据传送在从外部存储器件2的数据读出情况下，存储控制器116将请求数据存储在读出等待器117中。存储控制器116等待来自外部存储器件2的读出数据输出，当读出数据输出时，将其存储在双通道存储器100的数据单元101，再把读出等待器117存储的请求数据输出到读出确认器118、119、120。

读出确认器118、119、120将读出等待器117输出的请求数据中与各主器件对应的数据存储到各主器件。若各主器件的每个请求数据存储到各读出确认器118、119、120，局部控制器109、110、111可方便地通过发出读出指令，就可以知道要求的外部存储器件2-双通道存储器100之间的数据读出已经完成。知道传送完成的局部控制器109、110、111发出要求从双通道存储器100向主器件103、104、105的数据读出的读出指令，如上所述，将进行双通道存储器100-局部缓冲器106、107、108之间的数据传送，双通道存储器100存储的数据将被顺序交给各主器件。

地址选择电路121选择输出主器件103、104、105发出的外部地址Ext_Addr作为存取指令的存取目的地。被判优器112许可要求的主器件103在要求外部存储器件2-双通道存储器100之间的数据传送时，地址选择电路121为了将该主器件103输出的外部地址Ext_Addr存储到标记领域，则把主器件103输出的外部地址Ext_Addr输出到标记领域。被判优器112许可要求的主器件103在要求主器件103-双通道存储器100之间的数据传送时，应进行数据单元101-主器件之间的数据传送，将主器件输出的输入地址Entr_Addr输出到数据单元101。

地址选择电路122在进行双通道存储器100-外部存储器件2之间的数据传送时，将输入控制器113输出的输入地址Entr_Addr输出到数据单元101、标记单元102。另一方面，在进行双通道存储器100-主器件103、104、105之间的数据传送时，通过地址选择电路121，将主器件103、104、105输出的输入地址Entr_Addr输出到双通道存储器100的数据单元101。

如上所述，在本实施例中，通过双通道存储器100，可进行主器件103-外部存储器件2之间的数据传送。

(第5实施例)

第5实施例是关于把用于外部存储器件2和主器件103之间输入输出的双通道存储器100作为主器件103、104、105的工作区利用时的改良。图17是第5实施例的数据处理装置图。

为了把双通道存储器100作为工作区利用，第5实施例的主器件103、104、105保持作为工作区使用的输入领域图表123、124、125。具体地说，本图表使工作区的输入地址Entr_Addr与该工作区分配的主器件的识别信息Id对应。

另外，第4实施例的存取指令是要求从外部存储器件2的数据读出或向外部存储器件2的数据写入，而第5实施例的存取指令是要求从双通道存储器100向主器件103的数据读出或从主器件103向双通道存储器100的数据写入的指令，也就是要求对双通道存储器100的数据读出或数据写入的指令，第5实施例的主器件103对双通道存储器100的存取指令发给判优器112。因此，图17中记载了从各主器件发出的输入地址Entr_Addr。

若从主器件103、104、105发出要求对双通道存储器100存取的存取指令，则第5实施例的判优器112与第4实施例一样，判定是否许可该主器件103通过双通道存储器100的数据传送。

在主器件103对双通道存储器100发出存取指令，判优器112许可通过双通道存储器100的数据传送时，第5实施例的局部控制器109、110、111将在由该存取指令指示的输入领域和主器件103之间进行数据传送。因此，即可实现从主器件103向输入领域的数据写入或从输入领域向主器件103的数据读出。

例如，主器件103对分配给本装置的输入领域X发出写入规定数据的存取指令，而主器件104发出读出在该输入领域X写入的数据的存取指令。这样，2个主器件103、104进行对输入领域的数据写入和数据读出，则主器件103、104通过输入领域X，可进行数据的交接。

如上所述，本实施例中，通过进行主器件与双通道存储器100之间的数据读出和数据写入，使主器件103、104之间的数据交接成为可能，推进了主器件之间的联合作业。

(第6实施例)

第6实施例是关于各主器件可自由实行外部存储器件2-双通道存储器100之间的DMA传送的改良。图18表示第6实施例的数据处理装置的构成。

图18中，数据处理装置具有DMA控制器126，第5实施例的主器件103、104、105将进行外部存储器件2-双通道存储器100之间的DMA传送的DMA指令输出到DMA控制器，与DMA指令一起将DMA地址发给DMA控制器126。DMA地址表示作为传送出发地和传送目的地的输入地址Entr_Addr、外部地址Ext_Addr。当DMA控制器要求DMA传送的存取指令(称为DMA指令)发出时，在该存取指令中保持作为传送出发地和传送目的地指定的输入地址Entr_Addr、外部地址Ext_Addr，同时与其他存取指令的情况一样，请求判优器112请求该DMA指令的数据传送许可。若判优器112许可对双通道存储器100的存取，则在由存取指令指定的输入地址Entr_Addr对应的标记领域，存储由存取指令指定的外部地址Ext_Addr，而且在传送方向上与该输入地址Entr_Addr一致，存储在读出请求器114或写入请求器115中，在存储控制器116进行由输入地址Entr_Addr指示的输入领域和由外部地址Ext_Addr表示的外部领域之间的数据传送。

存储控制器116与第4实施例一样，进行外部存储器件2和双通道存储器100之间的数据传送。当进行了该数据传送时，存储控制器116将把要求的数据传送完成的通知DMA_done输出到各主器件，主器件103就知道DMA指令已经完成。

如上所述，根据本实施例，与主器件103-外部存储器件2之间的数据传送同样，主器件103可以命令DMA控制器进行外部存储器件2-双通道存储器100之间的数据传送，可把从外部存储器件2应读出的数据先行存储在双通道存储器100中，则能高速进行从主器件103从外部存储器的数据读出。

(第7实施例)

第7实施例是关于提供可调整对某主器件103的双通道存储器100的利用许可的判优器112的改良。图19表示第7实施例的判优器112的构成。如图19所示，判优器112由环形寄存器131、移位控制部132、调停部133、存储控制部134组成。

环形寄存器131由环状连接的n个寄存器组成，各寄存器存储各主器件的识别信息。

移位控制部132在n循环中，特定n个寄存器存储的n个识别信息分别作为电流信息，使n个寄存器分别存储的识别信息巡回移位。

调停部133，在n循环中，主器件X的识别信息在作为电流信息特定的循环，该主器件X的存取指令发出时，对该主器件X许可通过双通道存储器100内的输入领域的数据传送。

另一方面，调停部133，在主器件X的识别信息X是电流信息，主器件X作为电流信息所特定的循环中，当该主器件X未发出存取指令时，在比主器件X优先位次低的主器件中，对优先位次最高的主器件发出的存取指令，许可数据传送。

另外，在主器件X未发出存取指令，比主器件X优先位次低的主器件也未发出存取指令的情况下，在比主器件X优先位次高的主器件中，对优先位次最高的主器件发出的存取指令，许可数据传送。

例如，在电流信息是优先位次=3的主器件X时，若优先位次=3的主器件X发出存取指令，则对该主器件X许可通过双通道存储器100的数据传送。另一方面，当主器件X未发出存取指令，优先位次=4，5，6，7的比优先位次=3的优先位次低的主器件发出存取指令时，对这些主器件中优先位次最高的主器件(这时是优先位次=4的主器件)许可通过双通道存储器100的数据传送。当该主器件X及比主器件X优先位次低的主器件均未发出存取指令，优先位次=1，2的比优先位次=3的优先位次高的主器件发出存取指令时，对这些主器件中优先位次最高的主器件(这时是优先位次=1的主器件)许可通过双通道存储器100的数据传送。

存储控制部134在许可多个主器件中的特定主器件(认为是主器件X)以n次中的m次(n＞m)比例进行数据传送时，如图20所示，使上述n个寄存器中的m个寄存器存储主器件X的识别信息X。因此，识别信息X存储在n个寄存器中的m个寄存器，由于识别信息X对于n循环中的m循环是作为电流信息被特定的，因此主器件X的双通道存储器100的存取许可以n循环中的m循环(n＞m)的比例进行。因而，调整了主器件X的存储器存取频度。

如上所述，在本实施例中，对某主器件允许以n循环中的m循环(n＞m)的比例进行频度调整，可自由设定存取频度。

在本实施例中，若对于哪个主器件的识别信息成为电流信息，对于特定主器件，从该主器件发出存取指令后，可立即许可通过双通道存储器100的数据传送。

(第8实施例)

第8实施例是把数据处理装置作为进行多个媒体处理的媒体核心处理装置而实施时的实施例。

图21是表示第8实施例的外部存储器件2的存储器分配图。本图中，在外部存储器件2上分配了编码数据流缓冲领域198、图象帧领域199。

编码数据流缓冲领域198是用于未译码存储外部输入的MPEG数据流的领域。MPEG数据流是包含多个基本数据流的位流。在基本数据流中有动画数据流、声音数据流。动画数据流由多个宏字组(MB)组成。动画数据流以该宏字组为编码单位，根据图象间的时间相关性进行信息压缩。在译码时也以该宏字组为译码单位，进行帧间预测方式的动作补偿。宏字组由横16×纵16的象素数据组成。横16×纵16的象素数据具有由横8×纵8的亮度数据组成的亮度字组Y0、Y1、Y2、Y3，包含由横8×纵8的兰色差数据组成的兰色差字组Cb和由横8×纵8的红色差数据组成的红色差字组Cr。

图象帧领域199存储对动画数据流进行译码得到的象素数据和静止图象数据、OSD图象元素数据。

图22是表示第9实施例的数据处理装置的内部构成图。图22中实装10个主器件，各主器件实行视频译码处理、音频译码处理、视频输出处理、计算机图象描画处理等为主的各种媒体处理。

当各主器件进行媒体处理时，外部存储器件2用于从MPEG数据流的译码处理开始的各种处理作业中。

下面说明作为媒体核心处理装置进行处理时的数据处理装置的内部构成。图22所示的数据处理装置由数据流单元201、I／O缓冲器202、调整处理装置203、位流F1F0204、VLD205、TE206、POUA207、POUB208、POUC209、音频单元210、IOP211、VBM212、视频单元213、HOST单元214、RE215、滤波器216组成。对这些构成要素中是主器件的，将附加主器件名(master0，1，2，3，4……8，9)表示。本图中，将局部缓冲器106、局部控制器109、读出确认器118等表记为1个主外围电路。当省略数据处理装置内部构成中双通道存储器100和主器件之间的连接关系时，数据处理装置的内部构成如图23所示。由本图可见，外部存储器件2和双通道存储器100由主器件master0，1，2，3，4……8，9集中存取，后面将说明具有作为媒体核心处理装置功能的数据处理装置的构成要素。

数据流单元201从记录媒体和通信媒体取出MPEG数据流，并输入到媒体核心处理装置，将MPEG数据流分离为动画数据流、声音数据流，写入I／O缓冲器202。

调整处理装置(Setup)203是主器件(master7)，对MPEG数据流中多路传送的声音数据流进行译码，通过主外围电路和双通道存储器100将非压缩的声音数据写入外部存储器件2。声音数据流通过IOP211顺序供给位流F1F0204，调整处理装置203从该位流F1F0204取出声音数据流，进行声音数据流的译码。

可变代码长译码部(VLD)205从动画数据流中取出宏字组MB，对宏字组MB中包含的4个亮度字组Y0，Y1，Y2，Y3和2个色差字组Cb，Cr进行可变代码长译码。动画数据流通过IOP211顺序供给位流F1F0204，VLD205从该位流F1F0204取出动画数据流，进行动画数据流的译码。

变换机器部(TE)206是主器件(master3)，对由VLD形成的可变代码长译码的4个亮度字组Y0，Y1，Y2，Y3和2个色差字组Cb，Cr，进行逆量化及逆离散余弦变换，将其结果通过主外围电路和双通道存储器100写入外部存储器件2。

图象操作单元(POUA)207在由逆量化及逆离散余弦变换形成的4个亮度字组Y0，Y1，Y2，Y3和2个色差字组Cb，Cr写入外部存储器件2时，从外部存储器件2读出该4个亮度字组Y0，Y1，Y2，Y3和2个色差字组Cb，Cr，并从外部存储器件2的图象帧领域199读出与其对应的参照图象。此后，对参照图象进行半赫处理，使其结果平均化，对逆量化及逆离散余弦变换形成的4个亮度字组Y0，Y1，Y2，Y3和2个色差字组Cb，Cr进行补充调整(以上处理称为动作补偿)。此后，将动作补偿的结果通过主外围电路和双通道存储器100写入外部存储器件2的图象帧领域199。

另外，POUA207进行接通帘栅显示器(OSD)的描画处理。所谓OSD是根据操作者的指示在动画象上叠加的文字字体和计算机图象处理，用于在显示画面上表示显示现在时刻的计数器和「再生」「停止」「录象」等数据处理装置正在处理的内容。POUA207进行的是双通道存储器100和主器件之间的数据传送，外部存储器件2和双通道存储器100之间的数据传送委托POUC209进行。

图象操作单元(POUB)208是对图象进行滤波处理，进行扩大·缩小加工的主器件(master2)，进行双通道存储器100和主器件之间的数据传送。与POUA207同样，外部存储器件2和双通道存储器100之间的数据传送委托POUC209进行。

图象操作单元(POUC)209是通过输出第7实施例所示的DMA指令，进行外部存储器件2和双通道存储器100之间输入输出的主器件(master0)。

音频单元210顺序再生输出I／O缓冲器202存储的声音数据。

I／O处理装置(IOP)211是进行以下所示3个传送处理的主器件。第1传送处理是通过主外围电路和双通道存储器100，将从数据流单元210顺序输入并顺序存储在I／O缓冲器202的MPEG数据流写入外部存储器件2的编码数据流缓冲领域198。第2传送处理是根据调整单元203及VLD205的译码处理的进展，将动画数据流、声音数据流供给位流F1F0204的处理。也就是说，IOP211监视位流F1F0204存储的动画数据流和声音数据流由调整单元203和VLD205多少被译码。若只有所定量被译码，则补充该所定量的MPEG数据流，从外部存储器件2读出动画数据流和声音数据流，供给位流F1F0204。这样，由于避免了位流F1F0204的下溢，调整单元203和VLD205的译码处理将不会中断，继续进行。

第3传送处理是通过双通道存储器100和主外围电路读出经调整单元203的译码处理顺序写入外部存储器件2的非压缩声音数据，并供给I／O缓冲器202的处理。这样，当非压缩声音数据顺序供给I／O缓冲器202时，这些声音数据将通过音频单元210顺序再生输出。

视频单元(VU)213是主器件(master4)，从外部存储器件2的图象帧领域199读出2，3行的象素数据，存储在视频缓冲存储器(VBM)212，将在VBM212读出的2，3行象素数据变换为图象信号，并进行输出到与外部连接的电视接收机等显示装置的处理。

主单元(HOST)214是在数据处理装置内部进行按照与数据处理装置连接的主微型计算机的指示的控制的主器件(master5)。

再生环形机器部215是进行计算机图象处理中的再生环形处理的主器件(master9)，在数据处理装置中与专用LSI连接时进行控制。

滤波器(FILTER)216进行静止画数据的扩大缩小处理。与RE同样，是在数据处理装置中与专用LSI连接时进行控制的主器件(master6)。

以上已经完成了对数据处理装置构成要素的说明，下面将说明在作为媒体核心处理装置进行处理的数据处理装置中，怎样调停9个主器件的双通道存储器100的存取。图24表示对多个主器件如何设定优先位次。按照本图，主器件的优先位次设定成，位次1：POUA207、位次2：POUB208、位次3：TE206、位次4：VU213、位次5：HOST单元、位次6：滤波器216、位次7：调整单元203、位次8：IOP211、位次9：RE214。该优先位次与各主器件附加的“1”、“2”、“3”、“4”…数值是一样的。判优器112参照给与这些主器件的优先位次，按照第9实施例所示的程序，许可哪个主器件通过双通道存储器100的数据传送。

如第7实施例的说明所述，由于要按照各移位寄存器存储几个各主器件的识别信息调整各主器件的被许可次数，因此根据各寄存器存储各主器件的识别信息，各主器件规定被许可的次数。

图24的寄存器栏表示22个寄存器中存储了哪个主器件的识别信息。本图中，22个寄存器中，11个寄存器存储POUA207的识别信息“1”，2个寄存器存储POUB208的识别信息“2”，2个寄存器存储TE206的识别信息“3”，2个寄存器存储VU213的识别信息“4”。这样，由于11个寄存器存储POUA207的识别信息“1”，则POUA207的数据传送在22个循环中最大许可11次。POUB208在22个循环中最大许可2次，TE最大许可2次，VU最大许可2次。

因此，各主器件许可按以下比例通过双通道存储器100的数据传送。

POUA∶POUB∶TE∶VU∶FILTER∶SETUP∶IOP∶RE=

11∶2∶2∶2∶1∶1∶1∶1∶1

如上所述，根据本实施例，进行媒体处理的各主器件通过主外围电路与双通道存储器100连接，在有必要改变这些主器件的读写通道的位宽度时，可以容易地进行这些改变。

(第9实施例)

第9实施例是关于在双通道存储器100中使用1字节=9位的存储单元时的改良。图25是第9实施例的输入领域构成图。如本图所示，在第9实施例中，16字节的输入领域配置16个1Byte=9bit存储单元。若使用这种1字节=9位的存储单元，如下所示，可以高速进行(1)有代码8bit数据的交接和(2)无代码8bit数据的交接。

(1)有代码8bit数据的交接

在设定1字节=有代码8位时，第9位用于作为代码位。图26A是设定1字节=有代码8位时的存储单元的位分配图。在数据处理装置的多个主器件中，一些主器件是在MPEG译码处理中进行逆量化余弦变换(IDCT)的TE206，另一些主器件是在MPEG译码处理中进行动作补偿处理的POUA207。由于IDCT的处理结果作为有代码8bit数据来表现，因此这2个主器件必须进行有代码8bit数据的交接。这里，双通道存储器100由1字节=9位的存储单元构成，所以进行IDCT的TE206将有代码8字节数据写入双通道存储器100，进行动作补偿的POUA207从双通道存储器100读出并利用写入的有代码8字节数据时，有代码8字节数据的交接可在该2个主器件之间高速进行。

(2)无代码8bit数据的交接

在设定1字节=8位时，第9位用于作为掩码位。图26B是设定1字节=无代码8位时的存储单元的位分配图。当从双通道存储器100向外部存储器件2进行数据写入时，在输入领域包含的32字节的数据中，应写入外部存储器件2的1字节数据将位于该第9位的掩码位设定为断开“0”。另一方面，禁止向外部存储器件2写入的1字节数据将位于该第9位的掩码位设定为接通“1”。

在从双通道存储器100向外部存储器2写入时，掩码位设定为断开“0”的1字节数据写入外部存储器件2。另一方面，掩码位设定为接通“1”的1字节数据不写入外部存储器件2，维持外部存储器件2原来的值。图27表示在掩码位设定时，怎样写入外部存储器件2。本图的下层表示由领域(1)～(5)组成的输入领域。其中，构成领域(1)(3)(5)的1字节数据，其掩码位设定为1；构成领域(2)(4)的1字节数据，其掩码位设定为0。这样，在外部存储器件2中，对应领域(2)(4)的部分根据输入领域的内容写入，而对应领域(1)(3)(5)的部分从使用输入领域的写入除外，维持原值。

由于是否将各1字节数据写入外部存储器件2可用掩码位来设定，因此掩码位可应用于在图象上合成文字图形。这里，外部存储器件2存储一画面的图象数据。为了将外部存储器件2存储的图象数据合成为文字图形，主器件必须进行所谓的读、修改和写。也就是说，各主器件在一旦读出(Read)并取回外部存储器件2存储的图象数据后，进行合成为文字图形的处理(Mo dify)，合成文字图形后，必须进行再写回(Write)到外部存储器件2的处理。这时，由于主器件103必须进行所谓外部存储器件2存储的图象数据的读出和读出的图象数据的写入2项处理，其处理负荷增大了。

若利用掩码位，则可如下述简易进行外部存储器件2存储的图象数据和文字图形的合成。当进行文字图形和图象数据的合成时，在双通道存储器100中存储文字数据。该文字数据由背景部和笔划部组成。在双通道存储器100中存储的1字节数据中，符合文字背景部的，掩码位设定为接通“1”，符合文字笔划部的，掩码位设定为断开“0”。

在掩码位的这种设定状态下，从双通道存储器100向外部存储器2进行数据写入时，外部存储器件2的图象中，符合文字笔划部分的部分，用双通道存储器100存储的数据写上；在外部存储器件2的图象中，符合文字背景部分的部分，不用双通道存储器100存储的数据写上。用设定的掩码位，将双通道存储器100存储的文字图形写入外部存储器件2存储的图象数据，可以容易得到图象和文字合成的合成图象。

上述实施例不过是提出了目前可期待最好效果的系统实例。本发明可在不离开该要点的范围内，进行变更实施。作为代表变更实施例是以下的(a)(b)(c)……。

(a)在图22所示的双通道存储器100的标记领域，可存储图28所示的数据。这里，1个指令表示由2个标记领域构成时的例子。位于图28的22位的Tag 2Valid表示1个指令中第2个标记信息是否有效。位于第23位的MB存取位是表示是否是宏字组存储用的代码。第24位的done bit是表示是否是主器件要求传送的最后数据的代码。第25位的DMA方式位表示存储器之间的传送是外部存储器件2-双通道存储器100之间的数据传送，还是外部存储器件2-主器件103之间的数据传送。第26位的16B／32B存取标志表示在构成1个输入领域的2个存储领域中，1方(16字节)有效还是两方(32字节)有效。第27位的Tag1Valid是表示1个指令中第1个标记信息是否有效的标志。28位到30位是主器件ID，31位的POUDMAMODE标志是表示POUDMAMODE是否为接通“1”的代码。

(b)使各主器件与控制总线连接，可进行主器件之间的信息交换。控制总线是各主器件根据所定的决定互相通知数据写入的输入地址时，传送该输入地址的总线。

在多个主器件中至少1个以上要求向外部存储器件2的数据写入时，把表示在外部存储器件2写入数据领域的最前面部分的输入地址传送到控制总线，多个主器件中其它主器件在传送到控制总线的输入地址以后，要求被存储数据的读出。

在多个主器件中至少1个以上要求向外部存储器件2的数据写入时，把表示在外部存储器件2写入数据领域的终端部的结束地址传送到控制总线，多个主器件中其他主器件从传送到控制总线的结束地址的下一个地址开始，要求数据写入。

(c)在第3实施例中，可以设置进行外部存储器件2的使用状况统一管理的存储器地址服务程序。存储器地址服务程序有地址图表，以1Kbit的字组为最小单位，对外部存储器件2内的各存储器使用状况进行管理。当外部存储器件2有n个字组时，其存储容量为1Kbit×nbit。地址图表为2bit×n的容量。地址图表中的2bit表示外部存储器件2的字组使用状况。若外部存储器件2的字组未使用，则地址图表中的2bit为「00」。若字组在写入中，则地址图表中的2bit为「01」，若字组写入完成，则地址图表中的2bit为「10」。若字组是未使用，但该使用已预约时，则地址图表中的2bit为「11」。

任一个主器件要求向外部存储器件2的数据写入时，把使用状况设定在未使用领域的地址通知该主器件，在按照任一个主器件的要求在外部存储器件2写入数据时，将该领域对应的使用状况更新为写入完成。上述多个主器件中至少1个以上要求将外部存储器件2上多个领域中任一个的使用状况解放为未使用时，存储器地址服务程序根据任一个主器件的要求，将该领域对应的使用状况更新为未使用。各主器件将发出上述的存取指令，可提高外部存储器件2的利用效率。

(d)在第3实施例中，1个主器件可以统一进行对双通道存储器26的存取。本实施例的主器件4在从外部存储器件2读出数据时，进行从分配给外部存储器件2本身的领域向双通道存储器26的数据读出，与此同时，进行从分配给主器件5～主器件6的领域向双通道存储器26的数据读出。通过这样的数据读出，在双通道存储器26上将全部读出主器件4～主器件6的数据。主器件5～主器件6从输入信息所示的领域向本身的局部存储器8～局部存储器9进行DMA传送，从外部存储器件2取得读出的数据。

在向外部存储器件2的数据写入时，主器件4从局部存储器7向分配给双通道存储器26本身的领域进行数据写入，与此同时，将双通道存储器26上的有关主器件5～主器件6的输入信息通知主器件5～主器件6。以后，主器件4将从双通道存储器26的主器件4～主器件6用的数据写入领域向外部存储器件2的分配给主器件4～主器件6用的领域进行DMA传送。这样，外部存储器件2将写入主器件4～主器件6用的数据。

Claims (30)

1、一种数据处理装置，使多个主器件与1个存储器件连接，进行主器件与各主器件之间数据传送，包含：

·存储总线

具有2个接点，其中1个接点连接存储器件；

·多个局部总线

各具有2个以上接点，其中1个以上接点连接各主器件；

·传送控制部件

进行对存储器件的数据读出以及对存储器件的数据写入，在各局部总线上按各主器件要求的传送速率进行数据传送，在存储总线上按存储器件要求的传送速率进行数据传送；

·多个局部缓冲部件

是存储总线的另一个接点及各局部总线的1个接点连接的多个缓冲器，吸收存储总线和局部总线之间传送速率的差别，进行数据的输入输出。

2、如权利要求1所述的数据处理装置，其特征在于，上述多个主器件要求从存储器件的数据读出及向存储器件的数据写入，

上述传送控制部件包含：

·存储控制器

当各主器件要求从存储器件的数据读出时，进行从存储器件的数据读出，进行将该数据在存储总线上传送的处理，当要求向存储器件的数据写入时，使应写入存储器件的数据在存储总线上传送，根据各主器件的要求，进行写入存储器件的处理；

·多个局部控制器

分别对应于多个局部总线，以各主器件要求的传送速率，在局部总线上传送从存储器件读出的数据以及应写入存储器件的数据。

3、如权利要求2所述的数据处理装置，其特征在于，

各局部控制器

若在存储总线上传送各主器件要求读出的数据，将该存储总线上的数据取回到局部缓冲部件，对将取回的数据输出到局部总线的局部缓冲部件进行控制；

在局部总线上传送主器件要求向存储器件写入的数据时，将数据取回到局部缓冲部件，在把所定数的数据存储到该局部缓冲部件后，对将存储的数据输出到存储总线的局部缓冲部件进行控制。

4、如权利要求2所述的数据处理装置，其特征在于，

上述数据处理装置

具有在多个主器件的数据读出要求或向存储器件的数据写入要求产生竞争的情况下，决定确认多个主器件中几个的要求否认其他主器件的要求的调停部件；

上述主器件根据判优器的调停结果，在被否认要求的主器件的存储总线或局部总线上停止数据传送。

5、如权利要求4所述的数据处理装置，其特征在于，局部总线上有3个以上的接点，其中2个以上的接点与2个以上的主器件连接，在2个以上的接点连接的主器件的数据读出要求或向存储器件的数据写入要求产生竞争时，上述主器件根据判优器的调停结果，在被否认要求的主器件的局部总线上停止数据传送。

6、如权利要求1所述的数据处理装置，其特征在于，存储器件上供给与数据处理装置工作频率不同的工作频率的同步时钟信号，

上述数据处理装置还具有双通道存储器件，其一个通道连接上述存储器件的读写通道，而其他通道连接上述多个局部缓冲部件，吸收存储部件的工作频率与数据处理装置内部的工作频率的差别，在存储总线和多个局部缓冲部件之间进行数据的输入输出。

7、如权利要求6所述的数据处理装置，其特征在于，上述传送控制部件进行这样的控制，以便将在存储总线上传送的多个主器件要求读出的多个数据取回到双通道存储器件，再将数据输出到局部缓冲部件。

8、如权利要求6所述的数据处理装置，其特征在于，上述传送控制部件，在多个主器件要求向存储器件写入的数据从局部缓冲部件输出时，将该多个数据取回到双通道存储器件，在该双通道存储器件存储后，对将存储的数据输出到存储总线的双通道存储器件进行控制。

9、如权利要求1所述的数据处理装置，其特征在于，上述多个主器件与控制总线连接，

在多个主器件中至少1个以上要求向存储器件的数据写入时，把表示存储器件的写入数据领域的最前面部的输入地址传送到控制总线；

多个主器件中的其他主器件要求在传送到控制总线的输入地址以后存储的数据的读出。

10、如权利要求1所述的数据处理装置，其特征在于，上述多个主器件与控制总线连接，

在多个主器件中至少1个以上要求向存储器件的数据写入时，把表示存储器件的写入数据领域的终端部的结束地址传送到控制总线；

多个主器件中的其他主器件要求从传送到控制总线的结束地址的下一个地址开始的数据写入。

11、如权利要求1所述的数据处理装置，其特征在于该装置还具有地址服务程序，存储表示存储器件包含的多个领域的各领域使用状况为已写入或未使用任一种状况的使用状况信息，在任一个主器件要求向存储器件的数据写入时，将该使用状况信息设定在未使用领域的地址通知该主器件。

12、如权利要求11所述的数据处理装置，其特征在于，上述地址服务程序具有：在根据任一个主器件的要求在存储器件写入数据时，将对应于该领域的使用状况信息更新为已经写入的第1更新部。

13、如权利要求11所述的数据处理装置，其特征在于，上述多个主器件中至少1个以上要求将存储器件上多个领域中任一个的使用状况解放为未使用时，上述第1更新部根据任一个主器件的要求，将对应于该领域的使用状况信息更新为未使用。

14、一种与存储器件连接的数据处理装置，包含：

·多个主器件

发出要求从存储器件的数据读出或向存储器件的数据写入的存取指令；

·双通道存储器

·传送控制部件

发出存取指令时，吸收外部存储器件的工作频率与数据处理装置内部的工作频率的差别，通过双通道存储器，在存储器件和多个主器件之间进行数据传送。

15、如权利要求14所述的处理装置，其特征在于，双通道存储器包含给与了输入地址的多个输入领域和对应于各输入领域的标记领域，

存取指令包含数据读出目的地的外部地址或数据读出目的地的外部地址的指定；

外部地址表示在存储器件包含的多个外部领域中的存取目的地的地址，

上述数据处理装置包含：

·输入管理部件

当对存储器件发出存取指令时，将构成双通道存储器的多个输入领域中任一个输入领域分配为掩码和存储器件之间的数据传送，在对应于该输入领域的标记领域，存储存取指令包含的外部地址，

上述传送控制部件包含：

·存储控制部

在分配为数据传送的输入领域和外部地址表示的外部领域之间进行数据传送。

16、如权利要求15所述的数据处理装置，其特征在于输入管理部件包含：

·使用状况信息通知部

将表示双通道存储器中空闲输入领域所在的输入地址作为使用状况信息，通知各主器件，

上述数据处理装置包含：

·局部控制部

在主器件和由使用状况信息通知的空闲输入地址表示的空闲输入领域之间，进行应写入存储器件的数据或从存储器件读出的数据的数据传送。

17、如权利要求16所述的数据处理装置，其特征在于，输入管理部件包含：

·位串保持部

保持位串，

由对应于双通道存储器的各输入地址的位组成，各位设定在接通或断开，

上述使用状况信息通知部将位串中设定为断开的位对应的输入地址作为使用状况信息，通知各主器件，

上述输入管理部件包含：

·第1更新部件

使用状况信息通知后，若从任一个主器件发出存取指令，则将作为使用状况信息通知的输入地址对应的位从断开更新为接通，

·第2更新部件

在由上述输入地址指示的输入领域存储数据以后，在该数据向存储器件传送时，或在该数据向主器件传送时，将该位从接通更新为断开。

18、如权利要求17所述的数据处理装置，其特征在于，使用状况信息通知部，若位串中的全部位设定在接通，则将表示双通道存储器中不存在空闲输入领域的使用状况信息，通知各主器件，

上述各主器件在通知表示不存在空闲输入领域的使用状况信息时不发出存取指令，在通知空闲输入领域的输入地址后才发出存取指令。

19、如权利要求15所述的数据处理装置，其特征在于，上述存储控制部在从外部地址表示的外部领域向输入领域的数据传送完成时，将包含输入领域的输入地址的读出完成通知输出到存取指令原发出的主器件，

上述传送控制部件包含：

·多个局部控制部

分别与多个主器件对应，在向对应的主器件输出读出完成通知时，从读出完成通知中取出输入地址，从输入地址表示的输入领域向对应的主器件进行数据传送。

20、如权利要求19所述的数据处理装置，其特征在于，多个主器件中的一组主器件发出指定指示双通道存储器任一个输入领域的输入地址的存取指令，

多个局部控制部通过输入地址指示的输入领域，在一组主器件之间进行数据传送。

21、如权利要求19所述的数据处理装置，其特征在于，双通道存储器的多个输入领域被分配用于从存储器件的数据读出和向存储器件的数据写入，

上述输入管理部件在主器件发出要求从存储器件的数据读出的存取指令时，将分配用于数据读出的输入领域的输入地址输出到原发出指令的主器件；在主器件发出要求向存储器件的数据写入的存取指令时，将分配用于数据写入的输入领域的输入地址输出到原发出指令的主器件，

上述存储控制部在输出输入地址的输入领域和存储器件之间进行数据传送，

上述多个局部控制部在输出输入地址的输入领域和发出存取指令的原主器件之间进行数据传送。

22、如权利要求15所述的数据处理装置，其特征在于，存取指令除了要求从存储器件的数据读出或向存储器件的数据写入以外，还要求双通道存储器的任一个输入领域和存储器件的外部领域的直接存储器存取(DMA)传送，

要求DMA传送的存取指令包含表示存储器件的外部领域的外部地址的指定，以及指示双通道存储器的任一个输入领域的输入地址的指定，

上述数据处理装置包含：

·DMA空制部

在发出要求DMA传送的存取指令时，在由存取指令指定的输入地址对应的标记领域，存储由存取指令指定的外部地址，在存储控制部进行由输入地址指示的输入领域和由外部地址指示的外部领域之间的数据传送。

23、如权利要求15所述的数据处理装置，其特征在于，输入领域由多个存储单元组成，各存储单元包含掩码位，

上述存储控制部在将输入领域存储的数据传送到存储器件时，掩码位设定为接通的存储单元不写入存储器件；仅掩码位设定为断开的存储单元写入存储器件。

24、如权利要求15所述的数据处理装置，其特征在于，该数据处理装置包含：

·判优器

在2个以上主器件在同一循环发出存取指令时，对发出指令的原主器件中任一个，许可通过双通道存储器内的输入领域的数据传送，

多个局部控制部分别对应于多个主器件，在许可任一个主器件通过双通道存储器内的输入领域的数据传送时，进行输入领域和该主器件之间的数据传送，

上述存储控制部在许可任一个主器件通过双通道存储器内的输入领域的数据传送时，进行存储器件和输入领域之间的数据传送。

25、如权利要求24所述的数据处理装置，其特征在于，上述判优器包含：

·环形寄存器

是环状连接的n个寄存器，各寄存器存储各主器件的识别信息，

·移位控制部件

在n循环，将n个寄存器存储的n个识别信息分别特定为电流信息，使n个寄存器分别存储的识别信息巡回移位，

·许可部

在主器件X的使用状况信息作为电流信息被特定的循环，当该主器件X发出存取指令时，则对该主器件X许可通过双通道存储器内的输入领域的数据传送。

26、如权利要求25所述的据处理装置，其特征在于，具有存储控制部件，当许可主器件X的数据传送以n次中的m次(m是满足n＞m的整数)的比例进行时，上述n个寄存器中m个寄存器能存储主器件X的识别信息X，

上述许可部在将m个寄存器的任一个存储的识别信息X作为电流信息被特定的循环，当该主器件X发出存取指令时，则对该主器件X许可通过双通道存储器内的输入领域的数据传送。

27、如权利要求26所述的数据处理装置，其特征在于，各主器件都给与了优先位次，

上述许可部在m个寄存器的任一个存储的识别信息X作为电流信息被选择的循环，当该主器件X未发出存取指令时，则对比主器件X优先位次低的主器件发出的存取指令，许可通过双通道存储器内的输入领域的数据传送。

28、如权利要求27所述的数据处理装置，其特征在于，上述许可部在m个寄存器的任一个存储的识别信息X作为电流信息被选择的循环，当该主器件X及比主器件X优先位次低的主器件都未发出存取指令时，则对比主器件X优先位次高的主器件发出的存取指令，许可通过双通道存储器内的输入领域的数据传送。

29、如权利要求14所述的数据处理装置其特征在于，该装置包含：

·多个局部缓冲部件

一个读写通道与双通道存储器连接，另一个读写通道与主器件连接，使主器件读写通道的位宽度与双通道存储器读写通道的位宽度匹配，进行从双通道存储器应读出数据以及应写入双通道存储器数据的输入输出。

30、如权利要求29所述的数据处理装置，其特征在于，上述多个局部缓冲部件是并行进行从双通道存储器应读出数据的输入输出和应写入双通道存储器数据的输入输出的双缓冲器。

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