CN1252620A - 互补式金属氧化物半导体反相器的制造方法 - Google Patents
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Abstract
一种互补式金属氧化物半导体反相器的制造方法,包括在一基底中形成一p－井,以作为反相器的输出端。接着在p－井上形成一栅极,其中栅极具有一第一边缘和一第二边缘。然后,在基底中形成一n型基极,其中n型基极紧邻栅极的第一边缘。其后,在n型基极中形成一p+掺杂区。最后在基底中形成一n+掺杂区,紧邻第二边缘。
Description
本发明涉及一种半导体元件的制造方法，特别是涉及一种互补式金属氧化物半导体(Complementary Metal-Oxide Semiconductor-CMOS)反相器(Inverter)的制造方法。
反相器是集成电路中最基本的元件之一。反相器是一个单一输入及单一输出的数字元件，可将输入的数字信号，转变成相反的信号后输出。即当输入反相器的信号为“0”时，则在反相器输出端输出的信号为“1”。相对地，当输入反相器的信号为“1”时，则在反相器输出端输出的信号为“0”。将多个反相器依特定的电路设计结合，可制作成各种逻辑运算单元，例如(AND)、(OR)、(NAND)、(NOR)其他逻辑电路等。目前半导体制作技术，已可将数以百万计的反相器积集在一个集成电路上，以执行复杂的运算功能。
图1是现有的互补式金属氧化物半导体(CMOS)反相器的电路图；图2是现有的互补式金属氧化物半导体(CMOS)反相器的结构剖视图。请同时参照图1与图2，互补式金属氧化物半导体(CMOS)反相器包括有一个n-MOS晶体管101和一p-MOS晶体管103。n-MOS晶体管101为增强型晶体管，p-MOS晶体管103为缺乏型晶体管，且两者的临限电压皆为0.7伏特(Volt)。n-MOS晶体管101和p-MOS晶体管103的漏极相互连接形成反相器的输出端102。反相器的输入端104则同时连接n-MOS晶体管101和p-MOS晶体管103的栅极。n-MOS晶体管101的源极接地(Ground，GND)，而p-MOS晶体管103的源极则施加一电源电位Vcc。
反相器操作时，当输入端104的输入电位Vi为“high”时，反相器内的n-MOS晶体管101将在“开”的状态，反相器的输出端102与接在n-MOS晶体管101源极的GND接通，使得输出端102上的输出电位Vo为接地(GND)或“low”。相反的如果当输入电位Vi为“low”时，反相器内的p-MOS晶体管103将在“开”的状态，反相器的输出端102与p-MOS晶体管103的源极接通，而使得输出端102上的输出电位Vo变为Vcc或“high”。
如图2所示，现有的CMOS反相器必须在基底中制作两个分离的p-井(Well)105和n-井106，以在其中分别对应形成n-MOS晶体管101和p-MOS晶体管103。此外，具有两个控制栅极以及需额外制作漏极与输出端的接触窗，使得反相器的大小不能有效地缩小，造成密集度无法提高。
本发明的目的在于提供一种互补式金属氧化物半导体反相器的制造方法，制作工艺简单，有效地缩小互补式金属氧化物半导体反相器所占的空间，提高集成电路的密集度。
本发明的目的是这样实现的，即提供一种互补式金属氧化物半导体反相器的制造方法，用以在一基底中形成一反相器，它包括：在该基底中形成一p-井，该p-井是该反相器的输出端；在该p-井上形成一栅极，该栅极包括一第一边缘、一第二边缘、一栅极导体层和一栅氧化层；在该基底中形成一n型基极，其中该n型基极紧邻该第一边缘；在该n型基极中形成一p+掺杂区；以及在该基底中形成一n+掺杂区，其中该n+掺杂区紧邻该第二边缘。
本发明还提供一种互补式金属氧化物半导体反相器的制造方法，是在一基底中形成一反相器，它包括：在该基底中形成一n-井，该n-井是该反相器的输出端；在该p-井上形成一栅极，该栅极包括一第一边缘、一第二边缘、一栅极导体层和一栅氧化层；在该基底中形成一p型基极，且该p型基极紧邻该第一边缘；在该p型基极中形成一n+掺杂区；以及在该基底中形成一p+掺杂区，其中，该P+掺杂区紧邻该第二边缘。
为了让本发明之上述和其他目的、特征和优点能更明显易懂，下面特举一优选实施例，并配合附图，作详细说明；附图中：
图1是现有互补金属氧化物半导体反相器电路示意图；
图2是现有互补金属氧化物半导体反相器的结构剖视图；
图3是本发明的第一优选实施例，一种p-井互补金属氧化物半导体反相器的结构剖视图；
图4是本发明的第二优选实施例，一种n-井互补金属氧化物半导体反相器的结构剖视图；
图5A是本发明第一优选实施例，一种P-井互补金属氧化物半导体反相器的结构俯视图；以及
图5B是现有的互补金属氧化物半导体反相的结构俯视图。
请参照图3。首先，提供一p型基底300。在p型基底300中形成一深n-并302。形成深n-井302优选的方式为以传统的离子植入法，在p型基底300中植入一离子剂量约1015个原子/cm3左右，深度约3微米左右的深n-井302。
接着，以传统的掩模及离子植入技术，在深n-井302中形成一P-井304。其中p-井304优选的深度为1.5微米左右，优选的掺杂离子剂量为1016个原子/cm3左右。
然后，在基底上形成一栅氧化层306覆盖整个基底表面。其材料例如是二氧化硅，形成方式例如以传统的热氧化法，在基底上形成一薄二氧化硅层。之后在栅氧化层306上形成一栅极导体层308，其材料比如是多晶硅，接着限定栅极导体层308和栅氧化层306以形成一栅极303。
形成栅极303之后，在p-井304之中形成一n型基极310，其中此n型基极310可自动对准(Self Align)栅极303的边缘。其方式例如先以典型离子植入法对p-井304的中心区进行n型离子掺杂，再加热使其扩散成n型基极310。由于n型基极310热扩散时是无方向性的，故在扩散后n型基极310会水平延伸到栅极303下方，此时n型基极310的深度约为0.7微米，掺杂离子的剂量约1017个原子/cm3。优选的掺杂物为磷。
接着，在n型基极310中心部分形成一p+掺杂区312，而且自动对准到栅极303的一边缘。其形成方法例如是离子植入法，优选植入的深度及离子剂量分别为约0.3微米及约1020个原子/cm3，优选的掺杂物质为硼。值得注意的，形成p+掺杂区312的离子植步骤，与之前形成n型基极310时的离子步骤，可使用同一个光掩模。此外p+掺杂区312与p-井304是以n型基极310分隔。
之后，紧邻在栅极303另一边缘的p-井304中形成一n+掺杂区314。n+掺杂区314也自动对准到栅极303的边缘。其形成的方式例如是传统的离子植入法，优选的植入深度及离子剂量为约0.3微米及约1020个原子/cm3。
上述的制作工艺，其中使用的步骤，是在现有的CMOS制作工艺中很普遍的技术。因此现有技术人员可轻易应用本发明的反相器。
然后，以传统的方法，形成接触窗和内连线，将各个反相器301，依设计的电路连接起来，例如p+掺杂区312和p型基底300接至GND、栅极303接至输入端连接输入电位Vi、n+掺杂区314与深n-井302接到固定电位Vcc以及p-井304电连接至输出电位Vo。
在操作时，当输入端的电位Vi为高(High)时(或是接近Vcc)，由于带对带隧道(BBT)的效应，在p+掺杂区312的表面会产生电子。这些因带对带隧道(BBT)效应产生的电子会流入n型基极310中，而使P-井304的电位Vo因与P+掺杂区312导通而与P+掺杂区312的电位GND相同，等于“Low”。相似地，当输入电位Vi为低(Low)时(或是接地)，带对带隧道(BBT)效应也使得n+掺杂区314的表面会产生空穴，这些因带对带隧道效应(BBT)产生的空穴，会通过入p-井314中，而使p-井304的电位Vo与n+掺杂区314的电位Vcc相同，等于“High”。如此一来，使得在p-井304上的输出电位Vo与输入电位Vi的状态相反。
值得一提的，在n-基极310中离子的剂量必须充分足够，以避免产生寄生金属氧化物半导体(n-MOS或p-MOS)的作用。p-井为浮置且作为反相器301的输出端。再者，在本发明中并没有如现有方法制作浅掺杂漏极(LightlyDoped Drain，LDD)结构及间隙壁。因此，n+掺杂区314和p+掺杂区312能通过带对带隧道(BBT)产生对应的空穴、电子。换言之，即产生一栅极感应漏极渗漏(Gate-induced Drain Leakage，GDIL)电流而使得p-井304的电位随操作而改变。
栅极感应漏极渗漏(GDIL)是指发生在具有薄栅氧化层的MOS元件上，在基底和漏极之间产生的电流。栅极感应漏极渗漏(GDIL)的来源主要是来自发生在栅极和漏极交叠处表面的带对带隧道(BBT)效应。详细资料可参考文献“Design for Suppression of Gate-Induced Drain Leakage in LDD MOSFETsUsing a Quasi-2-dimensional Analytical Model”，by Parke et al.，IEEETransaction on Electron devices，Vol.39，No.7，July 1992，pp.694-1702.文献中说明在栅极303边缘下方的n+掺杂区314，可产生一垂直方向的电场，使得在n+掺杂区314的表面产生空穴，导致在元件中发生带对带隧道(BBT)效应。
上述制作本发明反相器301的制作工艺，与现有的MOS制作工艺完全相容。更具体地说，本发明反相器301制作工艺中的每一步骤在目前CMOS晶体管制作工艺中都可进行，不需再额外添加机台，或重新设计流程。此外，本发明反相器的体积比现有的反相器小，密集度更高。再者，当其输出端以电容耦合的方式连接至后一级电路时，并无电流功率损耗(DC PowerConsumption)问题。由于不需要局部内连线，对于SRAM而言特别有利。
本发明的反相器并不只是可以p-井为输出端的型式制作，也适用于极性相反的n-井中。其于第二实施例说明之。
图4是本发明的第二优选实施例，一种n-井互补金属氧化物半导体反相器的结构剖视图。
请参照图4，其中，反相器401的接触窗与内连线，其结构与反相器301(图3)不同，例如p+掺杂区412和p型基底400接至GND；栅极403接至输入端Vi；n+掺杂区414接到固定电位Vcc；n-井接至输出端。
在本第二实施例中，当输入端的电位Vi为高(High)时(或是接近Vcc)，在p+掺杂区412的表面会产生电子，这是由于带对带隧道(BBT)效应之故。这些因带对带隧道(BBT)效应产生的电子会流入n-井404中，而使n-井404的电位Vo因与p+掺杂区412导通而与电位GND相同，等于“Low”。相似地，当输入电位Vi为低(Low)时(或是接地)，由于带对带隧(3BT)效应之故，在n+掺杂区的表面会产生空穴，这些因带对带隧道效应(BBT)产生的空穴，会通过p型基极410流入n-井404中，而使n-并404的电位Vo与n+掺杂区414的电位Vcc相同，等于“High”。如此一来，使得在n-井上的输出电位Vo与输入电位Vi的状态相反。
图5A是应用本发明的一种互补式金属氧化物半导体反相器的结构俯视图；图5B是现有的互补式金属氧化物半导体反相的结构俯视图。请同时参照图5A和图5B，比较本发明与现有的反相器，如图所示，本发明的反相器比现有的反相器节省了50％的空间。
由上述本发明第一、第二实施例可知，应用本发明具有下列优点，
1.在本发明的反相器是利用在n+掺杂区和P+掺杂区，通过带对带隧道(BBT)效应，产生一栅极感应漏极渗漏(GILD)电流而使得p-并的电位随操作而改变。
2.在本发明的反相器是在n+掺杂区和P+掺杂区，通过由带对带隧道(BBT)效应，而产生一栅极感应漏极渗漏(GILD)电流故并不需要浅掺杂漏极(LDD)和间隙壁的结构。
3.制作本发明反相器的制作工艺，与现有的MOS制作工艺完全相容。本发明反相器制作工艺中的每一步骤在目前CMOS晶体管制作工艺中都可进行。
4.本发明反相器的体积比现有的反相器小，密集度更高。
5.由于不需要局部内连线，当本发明反相器的输出端以电容耦合的方式连接至后一级电路时，并无电流功率损耗问题。
6.本发明的反相器可同时适用于具有p-井和具有n-井基底之中。
虽然以上结合一优选实施例揭露了本发明，然而其并非用以限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，可作各种的更动与润饰，因此本发明的保护范围应当视为附上的权利要求所界定的为准。
Claims (14)
1.一种互补式金属氧化物半导体反相器的制造方法，用以在一基底中形成一反相器，其特征在于，它包括：
在该基底中形成一p-井，该p-井是该反相器的输出端；
在该p-井上形成一栅极，该栅极包括一第一边缘、一第二边缘、一栅极导体层和一栅氧化层；
在该基底中形成一n型基极，其中该n型基极紧邻该第一边缘；
在该n型基极中形成一p+掺杂区；以及
在该基底中形成一n+掺杂区，其中该n+掺杂区紧邻该第二边缘。
2.如权利要求1所述的互补式金属氧化物半导体反相器的制造方法，其特征在于，该n型基极的深度约为0.7微米，其掺杂离子的浓度约为1017个原子/cm3。
3.如权利要求1所述的互补式金属氧化物半导体反相器的制造方法，其特征在于，该P+掺杂区的深度约为0.3微米，且其掺杂离子的浓度约为1020个原子/cm3。
4.如权利要求1所述的互补式金属氧化物半导体反相器的制造方法，其特征在于，该n+掺杂区的深度约为0.3微米，其掺杂离子的浓度约为1020个原子/cm3。
5.如权利要求1所述的互补式金属氧化物半导体反相器的制造方法，其特征在于，该P+掺杂区连接至接地电压(Vss)，且该n+掺杂区连接至电源电压(Vcc)。
6.如权利要求5所述的互补式金属氧化物半导体反相器的制造方法，其特征在于，该p-井是形成于一深n-井中，该深n-井是形成于一p型基底中，该深n-井连接到电源电压(Vcc)，该p型基底连接至接地电压(Vss)。
7.如权利要求1所述的互补式金属氧化物半导体反相器的制造方法，其特征在于，该p-井为反相器的输出端。
8.一种互补式金属氧化物半导体反相器的制造方法，用于在一基底中形成一反相器，其特征在于，它包括：
在该基底中形成一n-井，该n-井是该反相器的输出端；
在该p-井上形成一栅极，该栅极包括一第一边缘、一第二边缘、一栅极导体层和一栅氧化层；
在该基底中形成一p型基极，且该p型基极紧邻该第一边缘；
在该p型基极中形成一n+掺杂区；以及
在该基底中形成一p+掺杂区，其中，该p+掺杂区紧邻该第二边缘。
9.如权利要求8所述的互补式金属氧化物半导体反相器的制造方法，其特征在于，该p型基底的深度约为0.7微米，且其掺杂离子的浓度约为1017个原子/cm3。
10.如权利要求8所述的互补式金属氧化物半导体反相器的制造方法，其特征在于，该n+掺杂区的深度约为0.3微米，且其掺杂离子的浓度约为1020个原子/cm3。
11.如权利要求8所述的互补式金属氧化物半导体反相器的制造方法，其特征在于，该p+掺杂区的深度约为0.3微米，且其掺杂离子的浓度约为1020个原子/cm3。
12.如权利要求8所述的互补式金属氧化物半导体反相器的制造方法，其特征在于，在该P+掺杂区连接至接地电压(Vss)，且该n+掺杂区连接至电源电压(Vcc)。
13.如权利要求12所述的互补式金属氧化物半导体反相器的制造方法，其特征在于，该n-井是形成于一p型基底中，且该n-井连接到电源电压(Vcc)，该p+掺杂区连接至接地电压(Vss)。
14.如权利要求8所述的互补式金属氧化物半导体反相器的制造方法，其特征在于，该n-井为反相器的输出端。
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Free format text: CORRECT: APPLICANT; FROM: SHIDA INTEGRATED CIRCUIT CO., LTD. TO: TAIWAN SEMICONDUCTOR MFG |
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term |
Granted publication date: 20031126 |
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| CX01 | Expiry of patent term |