CN1217577A - 半导体器件、静电放电保护元件及防护绝缘击穿的方法 - Google Patents

Abstract

半导体器件包括MOS晶体管,其中源极、栅极及阱与地电势或源极线路的源极电势相连,而漏极与输入/输出线路相连,在此半导体器件的静电放电保护元件中,通过栅电极4限制阱接触孔与阱的接触面积,栅电极4是通过设置在阱接板8区域内的栅绝缘膜13而与阱12绝缘,其结果,很容易使MOS晶体管的寄生双极晶体管工作,并进行静电保护。相应地,可防止LSI中的MOS晶体管的静电击穿。

Description

半导体器件、静电放电保护元件及防护绝缘击穿的方法

本发明涉及半导体器件、静电放电保护元件的技术及静电击穿防护方法，更具体地说涉及MOS晶体管的绝缘击穿技术。

在半导体器件中，特别是在包含一个MOS晶体管的集成电路中，从外界到达信号输入/输出部分的静电放电很容易引起栅极绝缘击穿，因此，对输入/输出部分提供一个静电击穿保护元件是很必要的。

图1为在日本专利申请平No.2-238668中描述的传统半导体器件的静电放电保护元件的平面图，而图2为传统静电击穿保护元件的截面示意图。

在这些图中，标号3表示栅电极，5表示漏极接板，6表示栅极接板，7表示源极接板，8表示阱接板，9表示用于与P阱相连的P⁺扩散层，10表示源极，11表示漏极，12表示P阱，20表示用于连接栅电极与阱的铝布线，21表示用于与阱相连的P⁺扩散层，22表示用于将栅电极与阱相连的接触孔。此外，13表示栅氧化膜，而14表示场氧化膜。

在此传统技术中，作为被保护元件的内部电路和输入/输出焊盘与漏极11相连。栅电极3通过铝20与P阱12、接孔22及P⁺扩散层21相连。另外，P阱12通过P⁺扩散层9与地电极相连。

下面将对此静电击穿保护元件的作用进行描述，当对与输入/输出焊盘相连的漏极11施加高压时，在漏极11与阱12间的结内产生击穿，而电流从漏极11流到阱12，由此内部电路被保护。即使在击穿期间流过P阱12的电流使P阱12的电势上升，栅电极3与P阱12相连，而栅电极3及阱12具有大约相等的电势，因此，栅电极3与P阱12间的电位差不会造成栅绝缘膜损坏。

然而，在传统的静电放电保护元件中，扩散层与阱之间结内的击穿被用于静电保护，结的击穿电压依赖于结部分的杂质浓度，其通常为8到10V。另一方面，MOS晶体管的栅氧化膜在与膜厚无关的情况下会被大约不低于15MV/cm的电场击穿。因此，如果为了使MOS晶体管制作精细而栅氧化膜被制成较薄时，使栅绝缘膜击穿的电压会变得低于结的击穿电压。

例如，在4nm膜厚的栅氧化膜中，栅氧化膜在6V产生绝缘击穿，而这很明显地低于8V的结的击穿电压。其结果，在结的击穿被用作保护元件的功能的情况下，就无法保护内部MOS晶体管。

本发明的一个目的是提供一种静电放电保护元件，其通过在低于使栅绝缘膜击穿的电压下工作防止内部电路的栅绝缘膜击穿，半导体器件包括此静电放电保护元件，及一种静电击穿防护方法。

根据本发明的半导体器件可以防止由于从外界到达包括MOS晶体管的集成电路的信号输入/输出部分的静电放电所产生的栅绝缘膜击穿。在此半导体器件结构中，通过放置在接触孔面积内的栅电极限制阱接触孔与阱的接触面积，从而可升高与阱的连接电阻。

在此情况下，最好将接触孔与阱的连接电阻设置成在该值情况下，使MOS晶体管的寄生双极晶体管在低于使栅绝缘膜击穿的电压下处于导通状态。

此外，根据本发明的另一个半导体器件包含：

一种导电型的阱，其形成于一种导电型半导体基片内的表面层部分之上，并具有高于半导体基片的杂质浓度；

相反导电型的一源极和一漏极，它们形成于一种导电型阱内的表面层部分之上，并被沟道区域分隔；

一种导电型的阱接触区域，其形成于一种导电型阱的表面层部分之上并由场绝缘膜与源极和漏极隔离；

一接触孔，其形成在半导体基片的表面内并连接阱接触区域上的金属布线与阱接触区域；

一栅电极，其形成在从栅绝缘膜到达半导体基片表面的沟道区之上；及

一栅电极，其形成在阱接触孔区域内，该阱接触孔区域从栅绝缘膜到达半导体基片的表面；

然后，漏极与输入/输出线相连，而所述源极、栅电极及阱接板与地电势或作为源极布线的源极电势相连。

在此情况下，通过这样一种结构可以通过形成在阱接触孔区域内的栅电极限制与一种导电型的阱的接触面积。

此外，通过这样一种结构，可以通过将形成于阱接触孔中的栅电极设置在阱接板的两侧上也可限制与一种导电型阱的接触面积。

另外，通过这样一种结构即通过将形成于阱接触孔区域中的栅电极设置成围绕阱接板外围的形式也可限制与一种导电型的阱的接触面积。

还有，通过这样一种结构即将形成在阱接触孔区域中的栅电极设置在阱接板的中心部分也可限制与一种导电型阱的接触面积。

此外，通过将形成在阱接触孔区域中的栅电极与形成在沟道区上的栅电极相连的这样一种结构也可限制与一种导电型阱的接触面积。

此外，本发明的静电放电保护元件为一种其中包括有MOS晶体管的半导体器件的静电放电保护元件，其中源极、栅极及阱与地电势或源极布线的源极电势相连，而漏极与输入/输出布线相连，此静电放电保护元件包括这样一种功能，即，通过将栅绝缘膜设置在阱接触区域内从而使栅电极与阱绝缘进行限制阱接触孔与阱的接触面积，并且很容易发挥MOS晶体管的寄生双极晶体管的作用从而进行静电保护。

另一方面，根据本发明的静电保护方法为一种半导体器件的绝缘击穿保护方法，其用于防止由于从外界到达包含MOS晶体管的集成电路的信号输入/输出部分的静电放电所造成的栅绝缘击穿。在此静电保护方法中，通过用设置在接触孔中的栅电极限制阱接触孔与阱的接触面积从而可以升高与阱的连接电阻，其结果，在低于使栅绝缘膜击穿的电压下MOS晶体管的寄生双极晶体管处于导通状态，从而提供给漏极的过量电压流到地电极或源极电极。

在本发明中，通过放置在接触孔区域中的栅电极限制阱接触孔与阱的接触面积，从而可增大与阱的连接电阻，其结果是，在低于使栅绝缘击穿的电压下MOS晶体管的寄生双极晶体管处于导通状态。结果是，提供给漏极的过量的电压流到地电极或源极电压。从而可防止电路静电击穿。

根据本发明，其涉及一种在使元件精细化的同时还可防止栅绝缘膜静电击穿的静电放电保护元件，一种具有静电放电保护元件的半导体器件及一种绝缘击穿防护方法。

图1为传统半导体器件的静电放电保护元件的平面图；

图2为传统半导体器件的静电放电保护元件的截面结构示意图；

图3为根据本发明第一实施例的半导体器件的平面图；

图4为沿图3中Ⅳ-Ⅳ′的截面示意图；

图5为描绘本发明第一实施例中的寄生双极晶体管的等效电路的截面示意图；

图6为根据本发明第二实施例的半导体器件的平面图；

图7为根据本发明第三实施例的半导体器件的平面图；

图8为根据本发明第四实施例的半导体器件的平面图。

下面将参考相应附图对本发明的最佳实施例进行描述。

图3为根据本发明第一实施例的静电放电保护元件的平面图，而图4为沿图3中线Ⅳ-Ⅳ′的截面示意图。

如图3中所示，从地电极2引到P阱12到P⁺扩散层9的阱接板8的接触面积通过设置在接板两侧的栅电极4而受到限制。

用与栅电极3相同的工艺制成栅电极4。栅电极3和源极10与地电极2相连，漏极11与输入/输出焊盘1及作为被保护元件的内部电路相连。

此外，标号5为漏极接板，标号6为栅极接板，而标号7为源极接板。

由于在形成栅电极3的同时对阱接板8周围的栅电极4制作图形，通过栅氧化膜13使栅电极4与P阱12绝缘，并如图4中所示通过区域B与P⁺扩散层9相连，因此，与P阱12的连接电阻上升到大于通过正常接触尺寸与P阱12相连的连接电阻。此外，标号14为场氧化膜。

接着对本实施例的静电保护作用进行描述。

如图5中所示，作为保护元件的MOS晶体管为寄生双极晶体管，其中漏极11为集电极，1阱12为基极，而源极10为发射极。

当对与输入/输出焊盘1相连的漏极11施加高压时，漏电流从漏极11流到P阱12，此时，P阱12的电势上升，这是因为从P阱12到地电极的连接电阻很大。

P阱12电势的上升等于寄生双极晶体管基极电势上升，当与作为发射极的源极10相比基极电势上升约0.6V时，寄生双极晶体管变为导通状态，而电流从作为集电极的漏极11流到作为发射极的源极10，这样内部电路受到保护，从而不会施加上高压。

在传统静电放电保护元件的结构中，作为保护元件的MOS晶体管的源极10及P阱12的接板相邻，源极10与P阱12间的电势差很难上升。也即，在不操作寄生双极晶体管的情况下，通过使漏极11的结击穿而进行静电保护。

由于结的击穿电压单一地由结部分的杂质浓度决定，因此只要不对静电放电保护元件进行杂质的注入，在传统的静电放电保护元件中就无法设置保护元件的工作电压。

另一方面，在本发明中，因为阱接板8的连接电阻产生的静电噪音的原因，可以通过设定将阱的电势升高。

如上所述，通过升高阱的电势而使寄生双极晶体管处于导通状态，其充当静电放电保护元件的作用，因此，可以通过用来升高阱接板8连接电阻的栅电极4设定静电放电保护元件的工作电压。

此外，在本发明中，在栅电极4与栅电极3的图形制作同时进行，通过限定阱接板8与P⁺扩散层9的接触面积而升高P阱12的连接电阻。

通过减小接触孔的尺寸也可获得同样的效果，然而，正如在蚀刻或类似工艺中从微负载效应中所公知的，很难挖出一个微型的接触孔。

在本发明中，接触孔的尺寸是可冲钻的，并通过用在半导体器件设计原则中是最微观的栅电极的布线图限定阱接板8的接触面积。

如上所述，根据本发明，在不增加步骤及不改变生产工艺的前提下可生产出具有低工作电压的静电放电保护元件。

下面描述根据本发明第二实施例的静电放电保护元件。在本发明中，通过使限定阱接板8与P⁺扩散层接触面积的栅电极的形状制作成环形而增大P阱12的连接电阻。

根据此结构，当用光刻技术加工制作接触孔时，即使接触孔向栅电极4产生了一些偏移，只要栅电极4的中心孔位于接触孔之中，也可获得同样的连接电阻。因此，可以稳定保护元件工作电压。

接着对本发明的第三实施例进行描述，图7示出了根据本发明第三实施例的静电放电保护元件，在本发明中，通过设置在阱接板8中心内的栅电极4限制与P⁺扩散层的接触面积。

根据本发明，当与第一和第二实施例相比较，可以增大与P阱12的连接电阻。

下面对本发明的第四实施例进行描述。图8为本实施例的示意图。在本实施例中，通过将用于限制接触面积的栅电极与阱及与MOS晶体管的栅电极3相连，由此可省去栅极接板。

此外，栅电极3与到达P阱12的阱接板8相连，而栅电极3的电势变得大致与P⁺扩散层9的相等，而P⁺扩散层9的电势也大约等于P阱12的电势，因此，起到了消减施加到作为保护元件的MOS晶体管的栅氧化膜13的电场的作用，并防止了氧化膜13的绝缘击穿。

另外，在上述每个实施例中，是将n沟道MOS晶体管作为静电放电保护元件进行描述的，但在同一结构中也可用P沟道MOS晶体管进行静电保护。

Claims (10)

1、一种用于防止由于从外界到达包括MOS晶体管的集成电路的信号输入/输出部分的静电放电造成栅极绝缘击穿的半导体器件，其特征在于其通过一个设置在接触孔区域内的栅电极限制阱接孔与阱的接触面积，从而增大与阱的连接电阻。

2、根据权利要求1所述的半导体器件，其特征在于，将接触孔与阱的连接电阻设定到这样一个值，即在该值处可使MOS晶体管的寄生双极晶体管在不大于使栅极绝缘击穿的电压下处于导通状态。

3、一种半导体器件，其特征在于包含：

输入/输出线路；

用于提供地电势及源极电势的源极线路；

一种形成于一种导电型的半导体基片内的表面层部分上的一种导电型的阱，其杂质浓度高于半导体基片的杂质浓度；

具有相反导电型的源极及漏极，它们形成于一种导电型的阱内的表面层部分之上，并被沟道区分开，所述漏极与所述输入/输出线路相连，而所述源极与所述源极线路相连；

形成在一种导电型的阱内的表面层部分上的一种导电型的阱接触区域，通过场绝缘膜与所述源极及漏极隔离，而阱接触区域与源极线路相连；

形成在所述半导体基片表面上的接触孔，其连接所述阱接触区域上的金属与阱接触区域相连；

通过所述半导体基片表面上的栅绝缘膜形成在沟道区上的第一栅电极，第一栅电极与源极线路相连；及

通过所述半导体基片表面上的栅绝缘膜形成于阱接触孔区域内的第二栅电极，第二栅电极与源极线路相连。

4、根据权利要求3所述的半导体器件，其特征在于，通过形成在所述接触孔区域内的栅电极限制与所述一种导电型阱的接触面积。

5、根据权利要求3所述的半导体器件，其特征在于，通过将形成在所述阱接触孔内的栅电极设置在阱接板的两侧上而限制与所述一种导电型的阱的接触面积。

6、根据权利要求3所述的半导体器件，其特征在于，通过将形成在所述阱接触孔区域内的栅电极设置成围绕阱接板周围的形式而限制与一种导电型的所述阱的接触面积。

7、根据权利要求3所述的半导体器件，其特征在于，通过将形成在所述阱接触孔区域内的栅电极设置在阱接板的中心部位而限制与一种导电型的所述阱的接触面积。

8、根据权利要求3所述的半导体器件，其特征在于，通过将形成在所述阱接触孔区域内的栅电极与形成在所述沟道区上的栅电极相连而限定与所述一种导电型阱的接触面积。

9、一种包括MOS晶体管的半导体器件的静电放电保护元件，其特征在于包含：

源极、栅极及与地电势或源极线路的源电势相连的阱；

与输入/输出线路相连的漏极；及

放置在阱接触区域内用于绝缘和分离所述栅电极与所述阱的栅绝缘膜，其包括这样一种功能，即，通过所述栅电极限制阱接触孔与所述阱的接触面积，并使其易于进行MOS晶体管的寄生双极晶体管的操作，从而实现静电保护。

10、一种半导体器件的绝缘击穿防护方法，其用于防止由于从外界到达包括MOS晶体管的集成电路的信号输入/输出部分的静电放电而造成栅极绝缘击穿，其中通过设置在接触孔区域内的栅电极限制阱接孔与阱的接触面积，从而增大与阱的连接电阻，结果，在不大于使栅极绝缘击穿的电压下使MOS晶体管的寄生双极晶体管处于导通状态，而提供给漏极的过量电压被许可流到地电极或源极电极。

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