[go: up one dir, main page]

CN1216880A - 延迟电路 - Google Patents

延迟电路 Download PDF

Info

Publication number
CN1216880A
CN1216880A CN98100713A CN98100713A CN1216880A CN 1216880 A CN1216880 A CN 1216880A CN 98100713 A CN98100713 A CN 98100713A CN 98100713 A CN98100713 A CN 98100713A CN 1216880 A CN1216880 A CN 1216880A
Authority
CN
China
Prior art keywords
delay circuit
voltage
phase inverter
nmos pass
pass transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN98100713A
Other languages
English (en)
Inventor
崔烘硕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of CN1216880A publication Critical patent/CN1216880A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
    • H03K2005/00045—DC voltage control of a capacitor or of the coupling of a capacitor as a load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00078—Fixed delay
    • H03K2005/00084—Fixed delay by trimming or adjusting the delay
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/0028—Layout of the delay element using varicaps, e.g. gate capacity of a FET with specially defined threshold, as delaying capacitors

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Pulse Circuits (AREA)

Abstract

一种能够维持一恒定延迟时间的延迟电路。该电路包括多个以串联连接的第一延迟电路和一个可变电容器,每个第一延迟电路具有一个使输入电压信号倒相的倒相器,所述可变电容器连接到该倒相器的输出端。

Description

延迟电路
本发明涉及一种延迟电路，特别是涉及一种相对于一外部施加的电压能具有一恒定时间的改进型延迟电路。
如图1所示，通常的延迟电路包括多个倒相器IN1至INn，和多个NMOS晶体管NM1′至NMn-1′，这些NMOS晶体管的漏极和源极被共同分别连接到一个地电压VSS。
倒相器IN1至INn中的每一个包括PMOS晶体管PM1至PMn中的相应一个和NMOS晶体管NM1至NMn-1中的相应一个，它们的栅极以串联方式共同连接在一个外部施加的电压VCC和一个地电压VSS之间，从而构成一个输入端，它们的漏极被公共连接，从而构成一个输出端。
现在将参考图2对通常的延迟电路的工作进行描述。
首先，当一输入信号V1从一低电平转换为高电平时，第一倒相器IN1的NMOS晶体管NM1导通。
此时，根据通过NMOS晶体管NM1的有效导通电阻和输出端的有效电容之间的相乘获得的值确定来自倒相器IN1的输出信号的传输时间，以便有可能利用上述的传输时间输出一个比输入电压V1延迟了的输出电压VO。
这里，倒相器输出端的有效电容是来自第一倒相器IN1的MOS晶体管的信号值与来自另一电路的倒相器IN2的栅极电容之间的和。
如图2所示，在通常的延迟电路中，当外部施加电压VCC降低时，该有效电容值维持在一预定值。此外，因为有效导通电阻是与栅极和源极之间的电势差Vgs与一阈值电压Vth之间的差成反比，由于有效导通电阻增加，延迟时间由时间常数RC确定，所以延迟时间增加。此外，当外部施加电压VCC增加时，栅极的电势增加，而有效导通电阻降低，从而该延迟时间被降低。
反之，当外部施加电压VCC增加时，该延迟时间降低。
因此，本发明的一个目的是提供一种延迟电路，它克服了在现有技术中遇到的上述问题。
本发明的另一个目的是提供一种能够维持一恒定延迟时间的改进型延迟电路。
为了实现上述目的，提供一种延迟电路，其包括多个以串联连接的第一延迟电路和一个可变电容器，每个第一延迟电路具有一个使输入电压信号倒相的倒相器，所述可变电容器连接到该倒相器的输出端。
通过下面的描述，本发明的其他优点，目的和特征将会变得更明显。
通过下面所给的详细描述并参考仅以说明方式给出的附图，本发明将会变得更清楚(并不对本发明构成限制)，其中：
图1是说明通常延迟电路的电路图；
图2是说明一外部电压与图1电路的延迟时间之间关系的曲线；
图3是说明根据本发明的一延迟电路的电路图；
图4是说明一外部电压与图3电路的延迟时间之间关系的曲线；
图5是说明由一NMOS晶体管构成的电容器的栅-源极电压与一电容之间关系的曲线；
图6是说明一输入电压与一第一倒相器输出电压之间关系的曲线；
图7是说明根据本发明的在一个三沟槽结构中构成的延迟电路的剖视图。
如图3所示，根据本发明的延迟电路包括多个倒相器INV1至INVn，和多个NMOS晶体管NMC1至NMCn-1，每个NMOS晶体管的栅极被连接到倒相器INV1至INVn的输出端的相应之一，而漏极和源极分别共同地与一地电压VSS连接，其中一个电容衬底电压被施加到一个衬底上。
这里，倒相器INV1至INVn的栅极被公共连接，用于形成一个输入端，而其漏极被公共连接用于构成一个输出端。此外，在每个倒相器INV1至INVn中，其源极分别与衬底连接的PMOS晶体管PMI1至PMIn和其中倒相衬底电压VBBI与该衬底连接的NMOS晶体管NMI1至NMIn以串联方式连接在外部施加电压VCC和地电压VSS之间。
现在将参考附图对根据本发明的延迟电路进行描述。
首先，当一输入信号IN从一低电平转换为高电平时，第一倒相器INV1的NMOS晶体管NMI1导通。此时，根据通过倒相器INV1的NMOS晶体管NM1的有效导通电阻和输出端的有效电容之间的相乘获得的值确定用于传输来自倒相器INV1的输出信号的所需时间，以便利用该乘得的值使该输出信号OUT延迟，从而延迟一个传输时间。
与现有技术不同，在本发明中，一个电容器衬底电压VBBC被分别加到电容器C1至Cn-1的NMOS晶体管NMC1至NMCn的衬底中，用于防止延迟时间根据外部施加电压VCC的变化而变化。
因此，由于由NMOS晶体管NMI1至NMIn-1构成的电容器C1至Cn-1每个都具有一恒定电容CoxLW，所以当一超过阈值电压Vth的电压被分别施加到各栅极时，此时利用上述的特征通过调整施加到该电容器的NMOS晶体管NMC1至NMCn的衬底上的电容器衬底电压VBBC增加该阈值电压Vth，另一电路的倒相器INV2至INVn的栅极电容变为处于当一较低外部电压VCC被输入时不发生由电容器C1至Cn-1产生的延迟的状态的该倒相器输出端的有效电容。因此，相对于当一外部施加的较低电压LOW VCC输入时被增加的有效导通电阻获得一个时间常数(RC)延迟时间是可能的。
此外，当一个较高的电源电压HIGH VCC被输入时，因为该外部施加电压VCC大于由NMOS晶体管NMC1至NMCn构成的电容器C1至Cn-1的阈值电压Vth，所以由于晶体管导通电阻使得时间常数(RC)延迟时间类似于较低电压LOW VCC的情况被维持，因为该时间常数(RC)延迟时间和NMOS晶体管NMC1至NMCn-1的电容Cg对上述情况产生了影响。
图6是说明一输入电压与一第一倒相器输出电压之间关系的曲线。如其中所示，当输出电压VO1小于第一电容器C1的第一NMOS晶体管NMC1的阈值电压Vth1时，倾斜度增加，因为倒相器INV1的输出端的有效电容被减小。
图7是说明根据本发明的在一个三沟槽结构中构成的延迟电路的剖视图。如其中所示，在一个P-型衬底中形成有一个第一P沟槽P-WELL和第一和第二深n沟槽DN WELL1和DN WELL2。在第一和第二深n沟槽DN WELL1和DN WELL2中分别构造有第二和第三P沟槽。此外，在第一P沟槽中构造有倒相器的一个PMOS晶体管，在第二和第三P沟槽中构造有倒相器的第一和第二NMOOS晶体管和电容器。如图7所示，第一和第二衬底电压VBBI和VBBC被施加到第二和第三P沟槽，以便通过上述的结构实施所述第一延迟电路。
因此，在根据本发明的延迟电路中，一个预定电压被分别不同地施加到所述倒相器的NMOS晶体管和所述电容器的NMOS晶体管的衬底上，以便这两个衬底具有不同的阈值电压，从而获得一个与外部施加电压的变化无关的恒定的延迟时间。
虽然为了说明的目的对本发明的优选实施例进行了描述，但本领域的技术人员将会明白，可以做出各种改进、添加和替换，而不脱离所附权利要求中限定的本发明的范围和精神。

Claims (8)

1．一种延迟电路，包括：
多个以串联连接的第一延迟电路和一个可变电容器，每个第一延迟电路具有一个使输入电压信号倒相的倒相器，所述可变电容器连接到该倒相器的输出端。
2．根据权利要求1的延迟电路，其中所述倒相器的各栅极公共连接，以形成一输入端，所述电路还包括一个其源极与第一电源电压连接的PMOS晶体管，和一个其漏极与该PMOS晶体管公共连接以形成一输出端和其源极与第二电源电压连接的NMOS晶体管。
3．根据权利要求2的延迟电路，其中所述PMOS晶体管的衬底与该PMOS晶体管的源极连接。
4．根据权利要求2的延迟电路，其中所述NMOS晶体管的衬底具有一个与其源极电势不同的电势。
5．根据权利要求2的延迟电路，其中所述第一和第二电源电压分别是一个外部施加电压和一个地电压。
6．根据权利要求1的延迟电路，其中所述可变电容器包括一个NMOS晶体管，其栅极被用于第一电极，其源极和漏极被公共连接以形成第二电极。
7．根据权利要求5的延迟电路，其中所述NMOS晶体管的衬底具有一个与其源极电势不同的电势。
8．根据权利要求1的延迟电路，其中所述延迟电路和所述可变电容器在一个具有三沟槽结构的半导体衬底上形成。
CN98100713A 1997-11-01 1998-03-06 延迟电路 Pending CN1216880A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR57567/97 1997-11-01
KR1019970057567A KR100271633B1 (ko) 1997-11-01 1997-11-01 지연회로

Publications (1)

Publication Number Publication Date
CN1216880A true CN1216880A (zh) 1999-05-19

Family

ID=19523979

Family Applications (1)

Application Number Title Priority Date Filing Date
CN98100713A Pending CN1216880A (zh) 1997-11-01 1998-03-06 延迟电路

Country Status (4)

Country Link
US (1) US6060930A (zh)
JP (1) JP3200703B2 (zh)
KR (1) KR100271633B1 (zh)
CN (1) CN1216880A (zh)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106330139A (zh) * 2015-06-17 2017-01-11 中芯国际集成电路制造(上海)有限公司 延迟单元
CN112367054A (zh) * 2020-11-02 2021-02-12 中国科学院上海微系统与信息技术研究所 一种3dB带宽与相位裕度可调的运放补偿电路
CN112383291A (zh) * 2020-11-10 2021-02-19 北京智芯微电子科技有限公司 数字可控延迟链
WO2022110696A1 (zh) * 2020-11-25 2022-06-02 长鑫存储技术有限公司 电位产生电路、反相器、延时电路和逻辑门电路
WO2022110697A1 (zh) * 2020-11-25 2022-06-02 长鑫存储技术有限公司 控制电路和延时电路
WO2022110757A1 (zh) * 2020-11-25 2022-06-02 长鑫存储技术有限公司 电位产生电路、反相器、延时电路和逻辑门电路
US11528020B2 (en) 2020-11-25 2022-12-13 Changxin Memory Technologies, Inc. Control circuit and delay circuit
US11550350B2 (en) 2020-11-25 2023-01-10 Changxin Memory Technologies, Inc. Potential generating circuit, inverter, delay circuit, and logic gate circuit
US11681313B2 (en) 2020-11-25 2023-06-20 Changxin Memory Technologies, Inc. Voltage generating circuit, inverter, delay circuit, and logic gate circuit
US11887652B2 (en) 2020-11-25 2024-01-30 Changxin Memory Technologies, Inc. Control circuit and delay circuit

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000022571A (ko) * 1998-09-22 2000-04-25 김영환 알씨 지연시간 안정화 회로
US6552589B1 (en) * 1999-10-21 2003-04-22 International Business Machines Corporation Method and apparatus for process independent clock signal distribution
US6294929B1 (en) * 1999-11-18 2001-09-25 International Business Machines Corporation Balanced-delay programmable logic array and method for balancing programmable logic array delays
US20030058022A1 (en) * 1999-12-14 2003-03-27 Rajendran Nair Device and method for controlling voltage variation
US6600959B1 (en) 2000-02-04 2003-07-29 International Business Machines Corporation Method and apparatus for implementing microprocessor control logic using dynamic programmable logic arrays
JP3586612B2 (ja) * 2000-03-08 2004-11-10 エルピーダメモリ株式会社 遅延回路
CA2313286A1 (en) * 2000-06-30 2001-12-30 Mosaid Technologies Incorporated Digital delay element
JP4449193B2 (ja) 2000-08-01 2010-04-14 ソニー株式会社 遅延回路、電圧制御遅延回路、電圧制御発振回路、遅延調整回路、ｄｌｌ回路及びｐｌｌ回路
JP2002124858A (ja) * 2000-08-10 2002-04-26 Nec Corp 遅延回路および方法
US6917239B2 (en) * 2000-10-24 2005-07-12 Fujitsu Limited Level shift circuit and semiconductor device
US6624680B2 (en) * 2000-12-29 2003-09-23 Texas Instruments Incorporated Reduction of propagation delay dependence on supply voltage in a digital circuit
US7425857B2 (en) * 2004-02-10 2008-09-16 Stmicroelectronics S.R.L. Time-delay circuit
US7061283B1 (en) * 2004-04-30 2006-06-13 Xilinx, Inc. Differential clock driver circuit
KR100733407B1 (ko) * 2005-06-30 2007-06-29 주식회사 하이닉스반도체 반도체 메모리 소자의 벌크 바이어스 전압 레벨 검출기
US7619457B1 (en) 2006-01-20 2009-11-17 Marvell International Ltd. Programmable delay circuit
KR100775942B1 (ko) 2006-09-26 2007-11-15 한국과학기술원 Ｄ급 출력단 증폭기 복수개가 캐스캐이드로 연결되는증폭장치
KR101575245B1 (ko) 2009-02-17 2015-12-09 삼성전자주식회사 Ｒｃ 시정수 보상기를 이용한 아날로그 디지털 변환방법 및이를 위한 아날로그 디지털 변환 장치
US9264027B1 (en) 2013-03-14 2016-02-16 Integrated Device Technology, Inc. Process compensated delay
US9083325B2 (en) * 2013-06-14 2015-07-14 Qualcomm Incorporated Low overhead hold-violation fixing solution using metal-programable cells
US10211621B2 (en) * 2016-03-31 2019-02-19 Texas Instruments Incorporated Fail-safe for shared pin
CN114257221B (zh) * 2022-03-01 2022-06-03 成都芯翼科技有限公司 一种信号沿检测延迟电路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4786824A (en) * 1984-05-24 1988-11-22 Kabushiki Kaisha Toshiba Input signal level detecting circuit
US4746823A (en) * 1986-07-02 1988-05-24 Dallas Semiconductor Corporation Voltage-insensitive and temperature-compensated delay circuit for a monolithic integrated circuit
US5028824A (en) * 1989-05-05 1991-07-02 Harris Corporation Programmable delay circuit
JP2902804B2 (ja) * 1991-04-08 1999-06-07 株式会社東芝 基板バイアス電圧発生回路
US5175452A (en) * 1991-09-30 1992-12-29 Data Delay Devices, Inc. Programmable compensated digital delay circuit
US5283631A (en) * 1991-11-01 1994-02-01 Hewlett-Packard Co. Programmable capacitance delay element having inverters controlled by adjustable voltage to offset temperature and voltage supply variations
FR2696061B1 (fr) * 1992-09-22 1994-12-02 Rainard Jean Luc Procédé pour retarder temporellement un signal et circuit à retard correspondant.
US5352945A (en) * 1993-03-18 1994-10-04 Micron Semiconductor, Inc. Voltage compensating delay element
JP3641511B2 (ja) * 1995-06-16 2005-04-20 株式会社ルネサステクノロジ 半導体装置
JP3862306B2 (ja) * 1995-06-23 2006-12-27 三菱電機株式会社 半導体装置
US5673005A (en) * 1995-08-18 1997-09-30 International Business Machine Corporation Time standard circuit with delay line oscillator
KR0179845B1 (ko) * 1995-10-12 1999-04-15 문정환 메모리의 기판전압 공급제어회로

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106330139A (zh) * 2015-06-17 2017-01-11 中芯国际集成电路制造(上海)有限公司 延迟单元
CN112367054A (zh) * 2020-11-02 2021-02-12 中国科学院上海微系统与信息技术研究所 一种3dB带宽与相位裕度可调的运放补偿电路
CN112383291A (zh) * 2020-11-10 2021-02-19 北京智芯微电子科技有限公司 数字可控延迟链
WO2022110696A1 (zh) * 2020-11-25 2022-06-02 长鑫存储技术有限公司 电位产生电路、反相器、延时电路和逻辑门电路
WO2022110697A1 (zh) * 2020-11-25 2022-06-02 长鑫存储技术有限公司 控制电路和延时电路
WO2022110757A1 (zh) * 2020-11-25 2022-06-02 长鑫存储技术有限公司 电位产生电路、反相器、延时电路和逻辑门电路
US11528020B2 (en) 2020-11-25 2022-12-13 Changxin Memory Technologies, Inc. Control circuit and delay circuit
US11550350B2 (en) 2020-11-25 2023-01-10 Changxin Memory Technologies, Inc. Potential generating circuit, inverter, delay circuit, and logic gate circuit
US11681313B2 (en) 2020-11-25 2023-06-20 Changxin Memory Technologies, Inc. Voltage generating circuit, inverter, delay circuit, and logic gate circuit
US11887652B2 (en) 2020-11-25 2024-01-30 Changxin Memory Technologies, Inc. Control circuit and delay circuit

Also Published As

Publication number Publication date
KR19990037988A (ko) 1999-06-05
JPH11177398A (ja) 1999-07-02
US6060930A (en) 2000-05-09
KR100271633B1 (ko) 2000-11-15
JP3200703B2 (ja) 2001-08-20

Similar Documents

Publication Publication Date Title
CN1216880A (zh) 延迟电路
US5231311A (en) Digital output buffer and method with slew rate control and reduced crowbar current
JP2996301B2 (ja) 負荷及び時間適応電流供給ドライブ回路
US5896045A (en) Static pulsed cross-coupled level shifter and method therefor
KR930000970B1 (ko) 반도체 집적회로의 출력회로
KR20000070254A (ko) 지연이 없는 슬루율 제어된 출력 버퍼
EP0463854B1 (en) Clocked driver circuit
US7656201B2 (en) Output buffer circuit
US5233238A (en) High power buffer with increased current stability
JPH035692B2 (zh)
US5600274A (en) Circuit and method for compensating variations in delay
KR100367312B1 (ko) 지연 회로
US5565795A (en) Level converting circuit for reducing an on-quiescence current
US8120413B2 (en) Charge pump circuit
US4527081A (en) Overshoot predriven semi-asynchronous driver
CN1097344C (zh) Cmos驱动电路
US7501874B2 (en) Level shift circuit
EP0055073B1 (en) Improvements in or relating to electronic clock generators
US6268755B1 (en) MOSFET predrive circuit with independent control of the output voltage rise and fall time, with improved latch immunity
US5644262A (en) Digitally controlled capacitive load
US20080018365A1 (en) Coil Load Drive Output Circuit
US5760618A (en) Process compensated integrated circuit output driver
US4837463A (en) Three-state complementary field effect integrated circuit
JPS63161723A (ja) Ｃｍｏｓ論理回路
CN1143433C (zh) 电平转换电路

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication
REG Reference to a national code

Ref country code: HK

Ref legal event code: WD

Ref document number: 1018991

Country of ref document: HK