CN119517134A - 一种存储器和压缩读取方法 - Google Patents

Abstract

本公开提供了一种存储器和压缩读取方法，该存储器包括多个存储块，每一存储块包括2个存储半部，针对压缩读指令，被选中的存储块中的第一存储半部产生多个第一数据组，第二存储半部产生多个第二数据组；第一压缩模块压缩前一半的第一数据组和前一半的第二数据组产生低位压缩数据；第二压缩模块压缩后一半的第一数据组和后一半的第二数据组产生高位压缩数据。

Description

一种存储器和压缩读取方法

技术领域

本公开涉及半导体领域，尤其涉及一种存储器和压缩读取方法。

背景技术

在对存储器(例如动态随机存取存储器)进行测试的过程中，向其中的每一存储块写入测试数据，然后通过读指令读出每一存储块的数据，从而确定存储块中的存储单元是否可以正常工作。应理解，针对每一读指令，被选中的存储块将对其中的多个位线组进行读取，从而得到多组数据信号。一般来说，每个位线组包括8条位线，此时每组数据信号包括8个数据信号，即突发长度(Burst Length)为8。

为了提高测试的效率，一般所写入的测试数据是设计过的。例如，同时被读出的每个位线组中相同编号的位线被写入相同的数据，即每组数据信号中相同位置的数据信号的电平状态应当相同，基于此可以通过异或处理将存储块输出的多组数据信号进行压缩，从而更好的观察测试结果。然而，这种压缩方式并不能减少遍历读取时所需要的循环数量，测试效率较为低下。

发明内容

本公开提供了一种存储器和压缩读取方法。

本公开的技术方案是这样实现的：

第一方面，本公开实施例提供了一种存储器，所述存储器包括多个存储块，所述存储器基于压缩读指令对被选中的所述存储块进行压缩读取，且每一被选中的所述存储块均输出低位压缩数据和高位压缩数据；

每一所述存储块包括2个存储半部，且每一所述存储块均具有控制电路、第一压缩模块和第二压缩模块；其中，

所述控制电路，与对应的所述存储块连接，配置为对所述存储块中的第一存储半部进行读取，产生多个第一数据组，并对所述存储块中的第二存储半部进行读取，产生多个第二数据组；

所述第一压缩模块，与所述控制电路连接，配置为接收并对前一半的所述第一数据组和前一半的所述第二数据组进行压缩处理，形成所述低位压缩数据；

所述第二压缩模块，与所述控制电路连接，配置为接收并对后一半的所述第一数据组和后一半的所述第二数据组进行压缩处理，形成所述高位压缩数据。

在一些实施例中，每一所述存储半部包括M个存储列组，每一存储列组包括多个位线组，所述第一数据组的数量为M，所述第二数据组的数量为M；

所述控制电路，具体配置为在开启目标字线的情况下，对所述第一存储半部中每一存储列组中被选中的一个位线组进行读取，产生M个所述第一数据组；并对所述第二存储半部中每一存储列组中被选中的一个位线组进行读取，产生M个所述第二数据组；

其中，每一位线组具有N条位线，所述第一数据组包括N位数据，所述第二数据组包括N位数据，N和M均为正整数。

在一些实施例中，所述第一压缩模块包括：

第一压缩子模块，配置为接收并对前M/2个所述第一数据组进行压缩处理，输出第一中间数据；第二压缩子模块，配置为接收并对前M/2个所述第二数据组进行压缩处理，输出第二中间数据；第三压缩子模块，与所述第一压缩子模块和所述第二压缩子模块均连接，配置为接收所述第一中间数据和所述第二中间数据，对所述第一中间数据和所述第二中间数据进行压缩处理，输出所述低位压缩数据；

所述第二压缩模块包括：

第四压缩子模块，配置为接收并对后M/2个所述第一数据组进行压缩处理，输出第三中间数据；

第五压缩子模块，配置为接收并对后M/2个所述第二数据组进行压缩处理，输出第四中间数据；

第六压缩子模块，与所述第四压缩子模块和所述第五压缩子模块均连接，配置为接收所述第三中间数据和所述第四中间数据，对所述第三中间数据和所述第四中间数据进行压缩处理，输出所述高位压缩数据。

在一些实施例中，所述第一压缩子模块包括N个第一运算单元和1个第二运算单元，所述第二压缩子模块包括N个第三运算单元和1个第四运算单元；

在M＝8的情况下，第i个所述第一运算单元，配置为对第0个所述第一数据组的第i位数据信号和第1个所述第一数据组的第i位数据信号进行比较，产生第i个第一结果信号；并对第2个所述第一数据组的第i位数据信号和第3个所述第一数据组的第i位数据信号进行比较，产生第i个第二结果信号；i为正整数，且i≤N；所述第二运算单元，与N个所述第一运算单元连接，配置为接收N个第一结果信号和N个第二结果信号；对N个所述第一结果信号和N个所述第二结果信号进行逻辑运算，产生所述第一中间数据；第i个所述第三运算单元，配置为对第0个所述第二数据组的第i位数据信号和第1个所述第二数据组的第i位数据信号进行比较，产生第i个第三结果信号；并对第2个所述第二数据组的第i位数据信号和第3个所述第二数据组的第i位数据信号进行比较，产生第i个第四结果信号；i为正整数，且i≤N；所述第四运算单元，与N个所述第三运算单元连接，配置为接收N个第三结果信号和N个第四结果信号；对N个所述第三结果信号和N个所述第四结果信号进行逻辑运算，产生所述第二中间数据。

在一些实施例中，每一所述第一运算单元均包括第一逻辑器和第二逻辑器；在第i个所述第一运算单元中：第i个所述第一逻辑器，配置为接收第0个所述第一数据组的第i位数据信号和第1个所述第一数据组的第i位数据信号；若所接收的数据信号电平相同，则输出第一状态的第i个所述第一结果信号；若所接收的数据信号电平不同，则输出第二状态的第i个所述第一结果信号；第i个所述第二逻辑器，配置为接收第2个所述第一数据组的第i位数据信号和第3个所述第一数据组的第i位数据信号；若所接收的数据信号电平相同，则输出第一状态的第i个第二结果信号；若所接收的数据信号电平不同，则输出第二状态的第i个第二结果信号；所述第二运算单元，配置为若N个第一结果信号和N个第二结果信号均为第一状态，则输出第三状态的所述第一中间数据；若N个第一结果信号和N个第二结果信号并非均为第一状态，则输出第四状态的所述第一中间数据。

在一些实施例中，每一所述第三运算单元均包括第三逻辑器和第四逻辑器；在第i个所述第三运算单元中：第i个所述第三逻辑器，配置为接收第0个所述第二数据组的第i位数据信号和第1个所述第二数据组的第i位数据信号；若所接收的数据信号电平相同，则输出第一状态的第i个第三结果信号；若所接收的数据信号电平不同，则输出第二状态的第i个第三结果信号；第i个所述第四逻辑器，配置为接收第2个所述第二数据组的第i位数据信号和第3个所述第二数据组的第i位数据信号；若所接收的数据信号电平相同，则输出第一状态的第i个第四结果信号；若所接收的数据信号电平不同，则输出第二状态的第i个第四结果信号；所述第四运算单元，配置为若N个所述第三结果信号和N个所述第四结果信号均为第一状态，则输出第三状态的所述第二中间数据；若N个所述第三结果信号和N个所述第四结果信号并非均为第一状态，则输出第四状态的所述第二中间数据。

在一些实施例中，所述第三压缩子模块，配置为若所述第一中间数据和所述第二中间数据均为第三状态，则输出第五状态的所述低位压缩数据；若所述第一中间数据和所述第二中间数据并非均为第三状态，则输出第六状态的所述低位压缩数据。

在一些实施例中，所述第四压缩子模块包括N个第五运算单元和1个第六运算单元，所述第五压缩子模块包括N个第七运算单元和1个第八运算单元；在M＝8的情况下，第i个所述第五运算单元，配置为对第4个所述第一数据组的第i位数据信号和第5个所述第一数据组的第i位数据信号进行比较，产生第i个第五结果信号；并对第6个所述第一数据组的第i位数据信号和第7个所述第一数据组的第i位数据信号进行比较，产生第i个第六结果信号；所述第六运算单元，与N个所述第五运算单元连接，配置为接收N个所述第五结果信号和N个所述第六结果信号；对N个所述第五结果信号和N个所述第六结果信号进行逻辑运算，产生所述第三中间数据；第i个所述第七运算单元，配置为对第4个所述第二数据组的第i位数据信号和第5个所述第二数据组的第i位数据信号进行比较，产生第i个第七结果信号；并对第6个所述第二数据组的第i位数据信号和第7个所述第二数据组的第i位数据信号进行比较，产生第i个第八结果信号；所述第八运算单元，与N个所述第五运算单元连接，配置为接收N个所述第七结果信号和N个所述第八结果信号；对N个所述第七结果信号和N个所述第八结果信号进行逻辑运算，产生所述第四中间数据。

在一些实施例中，每一所述第五运算单元均包括第五逻辑器和第六逻辑器；在第i个所述第五运算单元中：所述第五逻辑器，配置为接收第4个所述第一数据组的第i位数据信号和第5个所述第一数据组的第i位数据信号；若所接收的数据信号电平相同，则输出第一状态的第i个所述第五结果信号；若所接收的数据信号电平不同，则输出第二状态的第i个所述第五结果信号；所述第六逻辑器，配置为接收第6个所述第一数据组的第i位数据信号和第7个所述第一数据组的第i位数据信号；若所接收的数据信号电平相同，则输出第一状态的第i个第六结果信号；若所接收的数据信号电平不同，则输出第二状态的第i个第六结果信号；所述第六运算单元，配置为若N个所述第五结果信号和N个所述第六结果信号均为第一状态，则输出第三状态的所述第三中间数据；若N个所述第五结果信号和N个所述第六结果信号并非均为第一状态，则输出第四状态的所述第三中间数据。

在一些实施例中，每一所述第七运算单元包括第七逻辑器和第八逻辑器；在第i个所述第七运算单元中：第i个所述第七逻辑器，配置为接收第4个所述第二数据组的第i位数据信号和第5个所述第二数据组的第i位数据信号；若所接收的数据信号电平相同，则输出第一状态的第i个第七结果信号；若所接收的数据信号电平不同，则输出第二状态的第i个第七结果信号；第i个所述第八逻辑器，配置为接收第6个所述第二数据组的第i位数据信号和第7个所述第二数据组的第i位数据信号；若所接收的数据信号电平相同，则输出第一状态的第i个第八结果信号；若所接收的数据信号电平不同，则输出第二状态的第i个第八结果信号；所述第八运算单元，配置为若N个所述第七结果信号和N个所述第八结果信号均为第一状态，则输出第三状态的所述第四中间数据；若N个所述第七结果信号和N个所述第八结果信号并非均为第一状态，则输出第四状态的所述第四中间数据。

在一些实施例中，所述第六压缩子模块，配置为若所述第三中间数据和所述第四中间数据均为第三状态，则输出第五状态的所述高位压缩数据；若所述第三中间数据和所述第四中间数据并非均为第三状态，则输出第六状态的所述高位压缩数据。

在一些实施例中，所述存储器还包括译码电路；所述译码电路，配置为对所述压缩读指令进行译码，产生每一所述存储块的行地址信号组和每一所述存储块的列地址信号组；其中，对于被选中的所述存储块，其对应的所述行地址信号组中的部选择信号和部选择互补信号均有效，有效的所述部选择信号用于选中所述第一存储半部，有效的所述部选择互补信号用于选中所述第二存储半部。

第二方面，本公开实施例提供了一种压缩读取方法，应用于存储器，且所述存储器包括多存储块，每一存储块包括2个存储半部，所述方法包括：

在接收到1个压缩读指令时，针对每一被选中的所述存储块，对其第一存储半部进行读取，产生多个第一数据组；对其第二存储半部进行读取，产生多个第二数据组；针对每一被选中的所述存储块，对前一半的所述第一数据组和前一半的所述第二数据组进行压缩处理，形成所述存储块对应的低位压缩数据；并对后一半的所述第一数据组和后一半的所述第二数据组进行压缩处理，形成所述存储块对应的高位压缩数据。

本公开实施例提供了一种存储器和压缩读取方法，针对每一压缩读指令，被选中的存储块中的2个存储半部均被选中以输出多个第一数据组和多个第二数据组，能够使得遍历读取所需要的读取次数(即压缩读指令的数量)减半；同时，多个第一数据组和多个第二数据组被压缩成高位压缩数据和低位压缩数据，数据压缩比提高，整体提高了测试效率。

附图说明

图1为一种存储块的数据输出示意图；

图2为本公开实施例提供的一种存储器的结构示意图；

图3为本公开实施例提供的一种存储块的数据输出示意图；

图4为本公开实施例提供的第一压缩模块和第二压缩模块的结构示意图；

图5为本公开实施例提供的第一压缩模块的结构示意图；

图6为本公开实施例提供的第二压缩模块的结构示意图；

图7为本公开实施例提供的一种压缩读取方法的流程示意图。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。

在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。

需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。

动态随机存取存储器(Dynamic Random Access Memory，DRAM)；

同步动态随机存取存储器(Synchronoμs Dynamic Random Access Memory，SDRAM)；

双倍数据速率内存(Double Data Rate SDRAM，DDR)；

低功耗(Lower Power，LPDDR)；

第6代LPDDR标准(LPDDR6 Specification，LPDDR6 SPEC)；

目前，DRAM包括多个存储块(Bank)。如图1所示，每个Bank沿字线方向划分为2个存储半部(half Bank)，每个half Bank包括8个存储列组(即第0个存储列组～第7个存储列组)，每个存储列组又划分为多个位线组，每个位线组包括8个位线，这8个位线由一个列选择信号(CSL)控制。每一存储块均包括行译码模块(XDEC)和列译码模块(YDEC)，XDEC用于根据外部传输的操作指令(例如读指令、写指令、刷新指令、激活指令等)译码产生行选择信号，该行选择信号用于选中其中一个存储半部，并在被选中的存储半部中开启目标字线，列译码模块(YDEC)用于根据外部传输的操作指令译码产生列选择信号，该列选择信号用于在每一存储列组中各自选中一个位线组，以执行后续操作。

以压缩读模式(Para mode read)为例，基于所接收到压缩读指令，对于被选中的存储块，首先，选中该存储块中的其中一个存储半部，并在被选中的存储半部中进一步开启目标字线；其次，该存储块中每一存储列组中的其中一个位线组被选中，从而输出一组数据信号。也就是说，对于每一个被选中的存储块，其中一个存储半部对应输出8组数据信号DQ0[7:0]、DQ1[7:0]……DQ7[7:0]，且每组数据信号有8位(即突发长度为8)，总计64位数据信号。为了提高读取效率，这64位数据信号被压缩成2位，压缩比为32:1。

应理解，在存储器的测试过程中，在写入测试数据之后，需要对所有存储块中的所有存储单元进行遍历读取，从而检测各个存储单元是否能够正常工作。然而，虽然通过压缩处理使得每一存储块每次仅输出2位数据信号，但遍历读取所需要的读取次数并没有减少，因此测试时间仍然较长。

下面将结合附图对本公开各实施例进行详细说明。

在本公开的一实施例中，请参见图2，其示出了本公开实施例提供的一种存储器10的结构示意图。如图2所示，该存储器10包括多个存储块20(图1仅示出其中1个)，存储器10基于压缩读指令对被选中的存储块20进行压缩读取，且每一被选中的存储块20均输出低位压缩数据和高位压缩数据。在这里，存储器10可以为DRAM、SDRAM、DDR、LPDDR等，低位压缩数据仅体现为1位信号，高位压缩数据同样仅体现为1位信号。

如图2所示，每一存储块20包括2个存储半部，且每一存储块20均具有控制电路11、第一压缩模块12和第二压缩模块13；其中，

控制电路11，与对应的存储块20连接，配置为对存储块20中的第一存储半部进行读取，产生多个第一数据组，并对存储块20中的第二存储半部进行读取，产生多个第二数据组；

第一压缩模块12，与控制电路11连接，配置为接收并对前一半的第一数据组和前一半的第二数据组进行压缩处理，形成低位压缩数据；

第二压缩模块13，与控制电路11连接，配置为接收并对后一半的第一数据组和后一半的第二数据组进行压缩处理，形成高位压缩数据。

这样，对于每一个被选中的存储块20，其中的2个存储半部均被选中以输出多个第一数据组和多个第二数据组，相当于每次读取的突发长度增加一倍，能够使得遍历读取所需要的读取次数(即压缩读指令的数量)减半；同时，多个第一数据组和多个第二数据组被压缩成高位压缩数据和低位压缩数据，数据压缩比提高，整体提高了测试效率。

在一些实施例中，请参见图3，每一存储半部包括M个存储列组(图3以M＝8为例进行示出)，每一存储列组包括多个位线组，第一数据组的数量为M，第二数据组的数量为M；

控制电路11，具体配置为在开启目标字线的情况下，对第一存储半部中每一存储列组中被选中的一个位线组进行读取，产生M个第一数据组；并对第二存储半部中每一存储列组中被选中的一个位线组进行读取，产生M个第二数据组；其中，每一位线组具有N条位线(图3以N＝8为例进行示出)，第一数据组包括N位数据，第二数据组包括N位数据，N和M均为正整数。此时，M个第一数据组可以表示为DQ0_A[N-1:0]、DQ1_A[N-1:0]……DQ(M-1)_A[N-1:0]，M个第二数据组可以表示为DQ0_B[N-1:0]、DQ1_B[N-1:0]……DQ(M-1)_B[N-1:0]。

需要说明的是，目标字线、被选中的存储块20、被选中的位线组均是压缩读指令中携带的信息，但是压缩读指令中原本携带的用于在被选中的存储块20中选中其中一个存储半部的信息被屏蔽，以使得被选中的存储块20中的2个存储半部同时被选中。在这里，2个存储半部中的字线数量和字线地址是相同的；针对同一个字线地址，若仅有1个存储半部被选中，那么仅在该存储半部中打开该字线地址对应的字线，未被选中的存储半部中该字线地址对应的字线并不会被打开；但是，若2个存储半部均被选中，那么2个存储半部各自打开该字线地址对应的字线，被打开的字线也称为目标字线。

也就是说，基于读指令携带的地址信息，在被选中的存储块20中的每一存储半部中均打开目标字线，然后每一存储列组中均开启被选中的一个位线组，总共产生M个第一数据组和M个第二数据组。

在一些实施例中，如图4所示，第一压缩模块12包括：

第一压缩子模块121，配置为接收并对前M/2个第一数据组进行压缩处理，输出第一中间数据，即DQ0_A[N-1:0]、DQ1_A[N-1:0]…DQ(M/2-1)_A[N-1:0]压缩产生第一中间数据；第二压缩子模块122，配置为接收并对前M/2个第二数据组进行压缩处理，输出第二中间数据，即DQ0_B[N-1:0]、DQ1_B[N-1:0]…DQ(M/2-1)_B[N-1:0]压缩产生第二中间数据；第三压缩子模块123，与第一压缩子模块121和第二压缩子模块122均连接，配置为接收第一中间数据和第二中间数据，对第一中间数据和第二中间数据进行压缩处理，输出低位压缩数据。

类似的，如图4所示，第二压缩模块13包括：

第四压缩子模块131，配置为接收并对后M/2个第一数据组进行压缩处理，输出第三中间数据，即DQ(M/2)_A[N-1:0]、DQ(M/2+1)_A[N-1:0]…DQ(M-1)_A[N-1:0]压缩产生第三中间数据；第五压缩子模块132，配置为接收并对后M/2个第二数据组进行压缩处理，输出第四中间数据，即DQ(M/2)_B[N-1:0]、DQ(M/2+1)_B[N-1:0]…DQ(M-1)_B[N-1:0]压缩产生第四中间数据；第六压缩子模块133，与第四压缩子模块131和第五压缩子模块132均连接，配置为接收第三中间数据和第四中间数据，对第三中间数据和第四中间数据进行压缩处理，输出高位压缩数据。

需要说明的是，压缩读指令一般用于对存储器10进行测试。简单来说，在测试过程中，先通过写指令向存储器10进行写入，写入规则是：同一存储块20中每一存储列组中编号相同的位线组写入相同的数据序列。也就是说，在存储器10正常工作的情况下，对于同一存储块，每一第一数据组的第i位数据信号、每一第二数据组的第i位数据信号的电平值应当相同。

在这个前提下，以下示例性的提供一种低位压缩数据和高位压缩数据的压缩规则。当然，如果测试过程中的写入规则发生变化，则可以基于写入规则适应性的修改低位压缩数据和高位压缩数据的压缩规则，只要低位压缩数据、高位压缩数据可以反应存储块的对应部分是否数据读写正常即可。

在一些实施例中，以M＝8，N＝8为例，图5示出了一种第一压缩模块12的具体结构示意图。如图5所示，第一压缩子模块121包括N个第一运算单元21和1个第二运算单元22，第二压缩子模块122包括N个第三运算单元23和1个第四运算单元24。

第i个第一运算单元21，配置为对第0个第一数据组的第i位数据信号DQ0_A[i]和第1个第一数据组的第i位数据信号进行比较DQ1_A[i]，产生第i个第一结果信号；并对第2个第一数据组的第i位数据信号DQ2_A[i]和第3个第一数据组的第i位数据信号DQ3_A[i]进行比较，产生第i个第二结果信号；i为正整数，且i≤N；第二运算单元22，与N个第一运算单元21连接，配置为接收N个第一结果信号和N个第二结果信号；对N个第一结果信号和N个第二结果信号进行逻辑运算，产生第一中间数据。

第i个第三运算单元23，配置为对第0个第二数据组的第i位数据信号DQ0_B[i]和第1个第二数据组的第i位数据信号DQ1_B[i]进行比较，产生第i个第三结果信号；并对第2个第二数据组的第i位数据信号DQ2_B[i]和第3个第二数据组的第i位数据信号DQ3_B[i]进行比较，产生第i个第四结果信号；i为正整数，且i≤N；第四运算单元24，与N个第三运算单元23连接，配置为接收N个第三结果信号和N个第四结果信号；对N个第三结果信号和N个第四结果信号进行逻辑运算，产生第二中间数据。

在一些实施例中，如图5所示，每一第一运算单元21均包括第一逻辑器211和第二逻辑器212，图5仅对其中一个第一逻辑器、其中一个第二逻辑器212进行标号。

在第i个第一运算单元21中：第i个第一逻辑器211，配置为接收第0个第一数据组的第i位数据信号DQ0_A[i]和第1个第一数据组的第i位数据信号DQ1_A[i]；若所接收的数据信号电平相同，则输出第一状态的第i个第一结果信号；若所接收的数据信号电平不同，则输出第二状态的第i个第一结果信号；第i个第二逻辑器212，配置为接收第2个第一数据组的第i位数据信号DQ2_A[i]和第3个第一数据组的第i位数据信号DQ3_A[i]；若所接收的数据信号电平相同，则输出第一状态的第i个第二结果信号；若所接收的数据信号电平不同，则输出第二状态的第i个第二结果信号；

第二运算单元22，配置为若N个第一结果信号和N个第二结果信号均为第一状态，则输出第三状态的第一中间数据；若N个第一结果信号和N个第二结果信号并非均为第一状态，则输出第四状态的第一中间数据。

需要说明的是，第一逻辑器211可以为以下的一种或多种逻辑器件：异或门、同或门、非门，第二逻辑器212和第一逻辑器211的结构相同。第二运算单元22可以为以下的一种或多种逻辑器件：与门、或门、与非门、或非门、同或门、异或门、非门。图5仅为一种示例而不构成相应限制。

在一些实施例中，每一第三运算单元23均包括第三逻辑器231和第四逻辑器232，图5仅对其中一个第三逻辑器231、其中一个第四逻辑器232进行标号。

在第i个第三运算单元23中：第i个第三逻辑器231，配置为接收第0个第二数据组的第i位数据信号DQ0_B[i]和第1个第二数据组的第i位数据信号DQ1_B[i]；若所接收的数据信号电平相同，则输出第一状态的第i个第三结果信号；若所接收的数据信号电平不同，则输出第二状态的第i个第三结果信号；第i个第四逻辑器232，配置为接收第2个第二数据组的第i位数据信号DQ2_B[i]和第3个第二数据组的第i位数据信号DQ3_B[i]；若所接收的数据信号电平相同，则输出第一状态的第i个第四结果信号；若所接收的数据信号电平不同，则输出第二状态的第i个第四结果信号；第四运算单元24，配置为若N个第三结果信号和N个第四结果信号均为第一状态，则输出第三状态的第二中间数据；若N个第三结果信号和N个第四结果信号并非均为第一状态，则输出第四状态的第二中间数据。

需要说明的是，第三逻辑器231、第四逻辑器232均与第一逻辑器211的结构相同，第四运算单元24和第二运算单元22的结构相同。

在一些实施例中，第三压缩子模块123，配置为若第一中间数据和第二中间数据均为第三状态，则输出第五状态的低位压缩数据；若第一中间数据和第二中间数据并非均为第三状态，则输出第六状态的低位压缩数据。

在这里，第三压缩子模块123可以为以下器件的一种或多种：与门、或门、与非门、或非门、非门、同或门、异或门。

这样，在测试过程中，如果低位压缩数据为第五状态，则表征对应的数据块的低位数据信号的电路部分是正常读写的；如果低位压缩数据为第六状态，则表征对应的数据块的低位数据信号的电路部分并非正常读写的。

针对图5，以第一逻辑器211、第二逻辑器212、第三逻辑器231、第四逻辑器232均为异或门、第二运算单元22为或门、第四运算单元24为或门、第三压缩子模块123为或门为例。此时，第一状态、第三状态、第五状态均为低电平，第二状态、第四状态、第六状态均为高电平。具体来说，如果DQ0_A[0]、DQ1_A[0]对应不同，则对应的第一逻辑器211输出高电平，第二运算单元22输出高电平，低位压缩数据为高电平。也就是说，如果低位压缩数据为高电平，则提示该存储块对应的电路部分存在读写错误；反之，则提示该存储块对应的电路部分不存在读写错误。

应理解，第二压缩模块13和第一压缩模块12的结构是类似的。以M＝8，N＝8为例，图6示出了一种第二压缩模块13的具体结构示意图。

如图6所示，第四压缩子模块131包括N个第五运算单元25和1个第六运算单元26，第五压缩子模块132包括N个第七运算单元27和1个第八运算单元28。

第i个第五运算单元25，配置为对第4个第一数据组的第i位数据信号DQ4_A[i]和第5个第一数据组的第i位数据信号DQ5_A[i]进行比较，产生第i个第五结果信号；并对第6个第一数据组的第i位数据信号DQ6_A[i]和第7个第一数据组的第i位数据信号DQ7_A[i]进行比较，产生第i个第六结果信号；第六运算单元26，与N个第五运算单元25连接，配置为接收N个第五结果信号和N个第六结果信号；对N个第五结果信号和N个第六结果信号进行逻辑运算，产生第三中间数据；

第i个第七运算单元27，配置为对第4个第二数据组的第i位数据信号DQ4_B[i]和第5个第二数据组的第i位数据信号DQ5_B[i]进行比较，产生第i个第七结果信号；并对第6个第二数据组的第i位数据信号DQ6_B[i]和第7个第二数据组的第i位数据信号DQ7_B[i]进行比较，产生第i个第八结果信号；第八运算单元28，与N个第五运算单元25连接，配置为接收N个第七结果信号和N个第八结果信号；对N个第七结果信号和N个第八结果信号进行逻辑运算，产生第四中间数据。

在一些实施例中，如图6所示，每一第五运算单元25均包括第五逻辑器251和第六逻辑器252；

在第i个第五运算单元25中：第五逻辑器251，配置为接收第4个第一数据组的第i位数据信号DQ4_A[i]和第5个第一数据组的第i位数据信号DQ5_A[i]；若所接收的数据信号电平相同，则输出第一状态的第i个第五结果信号；若所接收的数据信号电平不同，则输出第二状态的第i个第五结果信号；第六逻辑器252，配置为接收第6个第一数据组的第i位数据信号DQ6_A[i]和第7个第一数据组的第i位数据信号DQ7_A[i]；若所接收的数据信号电平相同，则输出第一状态的第i个第六结果信号；若所接收的数据信号电平不同，则输出第二状态的第i个第六结果信号。

相应的，第六运算单元26，配置为若N个第五结果信号和N个第六结果信号均为第一状态，则输出第三状态的第三中间数据；若N个第五结果信号和N个第六结果信号并非均为第一状态，则输出第四状态的第三中间数据。

在一些实施例中，每一第七运算单元27包括第七逻辑器271和第八逻辑器272。在第i个第七运算单元27中：第i个第七逻辑器271，配置为接收第4个第二数据组的第i位数据信号DQ4_B[i]和第5个第二数据组的第i位数据信号DQ5_B[i]；若所接收的数据信号电平相同，则输出第一状态的第i个第七结果信号；若所接收的数据信号电平不同，则输出第二状态的第i个第七结果信号；第i个第八逻辑器272，配置为接收第6个第二数据组的第i位数据信号DQ6_A[i]和第7个第二数据组的第i位数据信号DQ7_A[i]；若所接收的数据信号电平相同，则输出第一状态的第i个第八结果信号；若所接收的数据信号电平不同，则输出第二状态的第i个第八结果信号。

相应的，第八运算单元28，配置为若N个第七结果信号和N个第八结果信号均为第一状态，则输出第三状态的第四中间数据；若N个第七结果信号和N个第八结果信号并非均为第一状态，则输出第四状态的第四中间数据。

需要说明的是，第五逻辑器251、第六逻辑器252、第七逻辑器271、第八逻辑器272均与第一逻辑器211的结构相同，第六运算单元26、第八运算单元28均与第二运算单元22的结构相同。

在一些实施例中，第六压缩子模块133，配置为若第三中间数据和第四中间数据均为第三状态，则输出第五状态的高位压缩数据；若第三中间数据和第四中间数据并非均为第三状态，则输出第六状态的高位压缩数据。

需要说明的是，第六压缩子模块133与第三压缩子模块123的结构相同。

在以上说明中，第一状态和第二状态不同，例如第一状态为高电平，第二状态为低电平；或者，第一状态为低电平，第二状态为高电平。类似的，第三状态和第四状态不同，第五状态和第六状态不同。

这样，在测试过程中，如果高位压缩数据为第五状态，则表征对应的数据块的高位数据信号的电路部分是正常工作的；如果高位压缩数据为第六状态，则表征对应的数据块的高位数据信号的电路部分并非正常工作的。

针对图6，以第五逻辑器251、第六逻辑器252、第七逻辑器271、第八逻辑器272均为异或门、第六运算单元26为或门、第八运算单元28为或门、第六压缩子模块133为或门为例。此时，第一状态、第三状态、第五状态均为低电平，第二状态、第四状态、第六状态均为高电平。具体来说，如果DQ4_A[0]、DQ5_A[0]对应不同，则对应的第五逻辑器251输出高电平，第六运算单元26输出高电平，高位压缩数据为高电平。也就是说，如果高位压缩数据为高电平，则提示该存储块对应的电路部分存在读写错误；反之，则提示该存储块对应的电路部分不存在读写错误。

在一些实施例中，存储器10还包括译码电路；

译码电路，配置为对压缩读指令进行译码，产生每一存储块20的行地址信号组和每一存储块20的列地址信号组；

其中，对于被选中的存储块20，其对应的行地址信号组中的部选择信号(X15)和部选择互补信号(X15B)均有效，有效的部选择信号用于选中第一存储半部，有效的部选择互补信号用于选中第二存储半部，以便在被选中的存储半部中进一步开启目标字线。

具体来说，在正常模式下，由行指令携带的信息译码出被选中的存储块20中的部选择信号，且对部选择信号(X15)进行电平取反产生部选择互补信号(X15B)，即部选择信号(X15)和部选择互补信号(X15B)顶多仅有1个有效，即同一存储块20中至多仅有其中一个存储半部被选中，因此输出8组突发长度为8的数据信号，共计64位数据信号；然而，在压缩读模式中，对于压缩读指令选中的存储块20，其部选择信号(X15)和部选择互补信号(X15B)均被置为有效，即被选中的存储块20中的2个存储半部均被选中，因此输出16组突发长度为8的数据信号，共计128位数据信号，这128位数据信号最终被压缩为1位低位数据信号和1位高位数据信号，因此压缩比为64:1。

本公开实施例提供了一种存储器，在压缩读模式中，对于每一个被选中的存储块20，其中的2个存储半部均被选中以输出多个第一数据组和多个第二数据组，相当于每次读取时的突发长度翻倍，能够使得遍历读取所需要的读取次数(即压缩读指令的数量)减半，减少测试时间；同时，多个第一数据组和多个第二数据组被压缩成高位压缩数据和低位压缩数据，数据压缩比提高，整体提高了测试效率。

在本公开的再一实施例中，参见图7，其示出了本公开实施例提供的一种压缩读取方法的流程示意图。如图7所示，该方法包括：

S401：在接收到1个压缩读指令时，针对每一被选中的存储块，对其第一存储半部进行读取，产生多个第一数据组；对其第二存储半部进行读取，产生多个第二数据组；

S402：针对每一被选中的存储块，对前一半的第一数据组和前一半的第二数据组进行压缩处理，形成存储块对应的低位压缩数据；并对后一半的第一数据组和后一半的第二数据组进行压缩处理，形成存储块对应的高位压缩数据。

这样，在压缩读指令的执行过程中，存储块的2个存储半部各自输出一组数据信号，即存储块输出多个第一数据组和多个第二数据组，相当于每次读取时的突发长度翻倍，能够使得遍历读取所需要的读取次数(即压缩读指令的数量)减半，减少测试时间；同时，多个第一数据组和多个第二数据组被压缩成高位压缩数据和低位压缩数据，数据压缩比提高，整体提高了测试效率。

以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (13)

1.一种存储器，其特征在于，所述存储器包括多个存储块，所述存储器基于压缩读指令对被选中的所述存储块进行压缩读取，且每一被选中的所述存储块均输出低位压缩数据和高位压缩数据；

每一所述存储块包括2个存储半部，且每一所述存储块均具有控制电路、第一压缩模块和第二压缩模块；其中，

所述控制电路，与对应的所述存储块连接，配置为对所述存储块中的第一存储半部进行读取，产生多个第一数据组，并对所述存储块中的第二存储半部进行读取，产生多个第二数据组；

所述第一压缩模块，与所述控制电路连接，配置为接收并对前一半的所述第一数据组和前一半的所述第二数据组进行压缩处理，形成所述低位压缩数据；

所述第二压缩模块，与所述控制电路连接，配置为接收并对后一半的所述第一数据组和后一半的所述第二数据组进行压缩处理，形成所述高位压缩数据。

2.根据权利要求1所述的存储器，其特征在于，每一所述存储半部包括M个存储列组，每一存储列组包括多个位线组，所述第一数据组的数量为M，所述第二数据组的数量为M；

所述控制电路，具体配置为在开启目标字线的情况下，对所述第一存储半部中每一存储列组中被选中的一个位线组进行读取，产生M个所述第一数据组；并对所述第二存储半部中每一存储列组中被选中的一个位线组进行读取，产生M个所述第二数据组；

其中，每一位线组具有N条位线，所述第一数据组包括N位数据，所述第二数据组包括N位数据，N和M均为正整数。

3.根据权利要求2所述的存储器，其特征在于，所述第一压缩模块包括：

第一压缩子模块，配置为接收并对前M/2个所述第一数据组进行压缩处理，输出第一中间数据；

第二压缩子模块，配置为接收并对前M/2个所述第二数据组进行压缩处理，输出第二中间数据；

第三压缩子模块，与所述第一压缩子模块和所述第二压缩子模块均连接，配置为接收所述第一中间数据和所述第二中间数据，对所述第一中间数据和所述第二中间数据进行压缩处理，输出所述低位压缩数据；

所述第二压缩模块包括：

第四压缩子模块，配置为接收并对后M/2个所述第一数据组进行压缩处理，输出第三中间数据；

第五压缩子模块，配置为接收并对后M/2个所述第二数据组进行压缩处理，输出第四中间数据；

第六压缩子模块，与所述第四压缩子模块和所述第五压缩子模块均连接，配置为接收所述第三中间数据和所述第四中间数据，对所述第三中间数据和所述第四中间数据进行压缩处理，输出所述高位压缩数据。

4.根据权利要求3所述的存储器，其特征在于，所述第一压缩子模块包括N个第一运算单元和1个第二运算单元，所述第二压缩子模块包括N个第三运算单元和1个第四运算单元；

在M＝8的情况下，

第i个所述第一运算单元，配置为对第0个所述第一数据组的第i位数据信号和第1个所述第一数据组的第i位数据信号进行比较，产生第i个第一结果信号；并对第2个所述第一数据组的第i位数据信号和第3个所述第一数据组的第i位数据信号进行比较，产生第i个第二结果信号；i为正整数，且i≤N；

所述第二运算单元，与N个所述第一运算单元连接，配置为接收N个第一结果信号和N个第二结果信号；对N个所述第一结果信号和N个所述第二结果信号进行逻辑运算，产生所述第一中间数据；

第i个所述第三运算单元，配置为对第0个所述第二数据组的第i位数据信号和第1个所述第二数据组的第i位数据信号进行比较，产生第i个第三结果信号；并对第2个所述第二数据组的第i位数据信号和第3个所述第二数据组的第i位数据信号进行比较，产生第i个第四结果信号；i为正整数，且i≤N；

所述第四运算单元，与N个所述第三运算单元连接，配置为接收N个第三结果信号和N个第四结果信号；对N个所述第三结果信号和N个所述第四结果信号进行逻辑运算，产生所述第二中间数据。

5.根据权利要求4所述的存储器，其特征在于，每一所述第一运算单元均包括第一逻辑器和第二逻辑器；

在第i个所述第一运算单元中：

第i个所述第一逻辑器，配置为接收第0个所述第一数据组的第i位数据信号和第1个所述第一数据组的第i位数据信号；若所接收的数据信号电平相同，则输出第一状态的第i个所述第一结果信号；若所接收的数据信号电平不同，则输出第二状态的第i个所述第一结果信号；

第i个所述第二逻辑器，配置为接收第2个所述第一数据组的第i位数据信号和第3个所述第一数据组的第i位数据信号；若所接收的数据信号电平相同，则输出第一状态的第i个第二结果信号；若所接收的数据信号电平不同，则输出第二状态的第i个第二结果信号；

所述第二运算单元，配置为若N个第一结果信号和N个第二结果信号均为第一状态，则输出第三状态的所述第一中间数据；若N个第一结果信号和N个第二结果信号并非均为第一状态，则输出第四状态的所述第一中间数据。

6.根据权利要求5所述的存储器，其特征在于，每一所述第三运算单元均包括第三逻辑器和第四逻辑器；

在第i个所述第三运算单元中：

第i个所述第三逻辑器，配置为接收第0个所述第二数据组的第i位数据信号和第1个所述第二数据组的第i位数据信号；若所接收的数据信号电平相同，则输出第一状态的第i个第三结果信号；若所接收的数据信号电平不同，则输出第二状态的第i个第三结果信号；

第i个所述第四逻辑器，配置为接收第2个所述第二数据组的第i位数据信号和第3个所述第二数据组的第i位数据信号；若所接收的数据信号电平相同，则输出第一状态的第i个第四结果信号；若所接收的数据信号电平不同，则输出第二状态的第i个第四结果信号；

所述第四运算单元，配置为若N个所述第三结果信号和N个所述第四结果信号均为第一状态，则输出第三状态的所述第二中间数据；若N个所述第三结果信号和N个所述第四结果信号并非均为第一状态，则输出第四状态的所述第二中间数据。

7.根据权利要求6所述的存储器，其特征在于，

所述第三压缩子模块，配置为若所述第一中间数据和所述第二中间数据均为第三状态，则输出第五状态的所述低位压缩数据；若所述第一中间数据和所述第二中间数据并非均为第三状态，则输出第六状态的所述低位压缩数据。

8.根据权利要求3所述的存储器，其特征在于，所述第四压缩子模块包括N个第五运算单元和1个第六运算单元，所述第五压缩子模块包括N个第七运算单元和1个第八运算单元；

在M＝8的情况下，

第i个所述第五运算单元，配置为对第4个所述第一数据组的第i位数据信号和第5个所述第一数据组的第i位数据信号进行比较，产生第i个第五结果信号；并对第6个所述第一数据组的第i位数据信号和第7个所述第一数据组的第i位数据信号进行比较，产生第i个第六结果信号；

所述第六运算单元，与N个所述第五运算单元连接，配置为接收N个所述第五结果信号和N个所述第六结果信号；对N个所述第五结果信号和N个所述第六结果信号进行逻辑运算，产生所述第三中间数据；

第i个所述第七运算单元，配置为对第4个所述第二数据组的第i位数据信号和第5个所述第二数据组的第i位数据信号进行比较，产生第i个第七结果信号；并对第6个所述第二数据组的第i位数据信号和第7个所述第二数据组的第i位数据信号进行比较，产生第i个第八结果信号；

所述第八运算单元，与N个所述第五运算单元连接，配置为接收N个所述第七结果信号和N个所述第八结果信号；对N个所述第七结果信号和N个所述第八结果信号进行逻辑运算，产生所述第四中间数据。

9.根据权利要求8所述的存储器，其特征在于，每一所述第五运算单元均包括第五逻辑器和第六逻辑器；

在第i个所述第五运算单元中：

所述第五逻辑器，配置为接收第4个所述第一数据组的第i位数据信号和第5个所述第一数据组的第i位数据信号；若所接收的数据信号电平相同，则输出第一状态的第i个所述第五结果信号；若所接收的数据信号电平不同，则输出第二状态的第i个所述第五结果信号；

所述第六逻辑器，配置为接收第6个所述第一数据组的第i位数据信号和第7个所述第一数据组的第i位数据信号；若所接收的数据信号电平相同，则输出第一状态的第i个第六结果信号；若所接收的数据信号电平不同，则输出第二状态的第i个第六结果信号；

所述第六运算单元，配置为若N个所述第五结果信号和N个所述第六结果信号均为第一状态，则输出第三状态的所述第三中间数据；若N个所述第五结果信号和N个所述第六结果信号并非均为第一状态，则输出第四状态的所述第三中间数据。

10.根据权利要求9所述的存储器，其特征在于，每一所述第七运算单元包括第七逻辑器和第八逻辑器；

在第i个所述第七运算单元中：

第i个所述第七逻辑器，配置为接收第4个所述第二数据组的第i位数据信号和第5个所述第二数据组的第i位数据信号；若所接收的数据信号电平相同，则输出第一状态的第i个第七结果信号；若所接收的数据信号电平不同，则输出第二状态的第i个第七结果信号；

第i个所述第八逻辑器，配置为接收第6个所述第二数据组的第i位数据信号和第7个所述第二数据组的第i位数据信号；若所接收的数据信号电平相同，则输出第一状态的第i个第八结果信号；若所接收的数据信号电平不同，则输出第二状态的第i个第八结果信号；

所述第八运算单元，配置为若N个所述第七结果信号和N个所述第八结果信号均为第一状态，则输出第三状态的所述第四中间数据；若N个所述第七结果信号和N个所述第八结果信号并非均为第一状态，则输出第四状态的所述第四中间数据。

11.根据权利要求10所述的存储器，其特征在于，

所述第六压缩子模块，配置为若所述第三中间数据和所述第四中间数据均为第三状态，则输出第五状态的所述高位压缩数据；若所述第三中间数据和所述第四中间数据并非均为第三状态，则输出第六状态的所述高位压缩数据。

12.根据权利要求1-11任一项所述的存储器，其特征在于，所述存储器还包括译码电路；

所述译码电路，配置为对所述压缩读指令进行译码，产生每一所述存储块的行地址信号组和每一所述存储块的列地址信号组；

其中，对于被选中的所述存储块，其对应的所述行地址信号组中的部选择信号和部选择互补信号均有效，有效的所述部选择信号用于选中所述第一存储半部，有效的所述部选择互补信号用于选中所述第二存储半部。

13.一种压缩读取方法，其特征在于，应用于存储器，且所述存储器包括多存储块，每一存储块包括2个存储半部，所述方法包括：

在接收到1个压缩读指令时，针对每一被选中的所述存储块，对其第一存储半部进行读取，产生多个第一数据组；对其第二存储半部进行读取，产生多个第二数据组；

针对每一被选中的所述存储块，对前一半的所述第一数据组和前一半的所述第二数据组进行压缩处理，形成所述存储块对应的低位压缩数据；并对后一半的所述第一数据组和后一半的所述第二数据组进行压缩处理，形成所述存储块对应的高位压缩数据。