CN119363953A - 一种视频直方图均衡处理电路和芯片 - Google Patents

Abstract

本发明公开了一种视频直方图均衡处理电路和芯片，视频直方图均衡处理电路中的核心处理电路包括帧同步单元、像素计算单元、像素分量计数单元、累加单元、比值计算单元和映射单元；帧同步单元根据同步信号和时钟信号输出帧同步信号，像素计算单元根据数据使能信号和帧同步信号计算本帧总像素个数，像素分量计数单元对当前像素值进行计数，累加单元根据像素分量计数单元输出的数据进行累加，比值计算单元计算累加单元输出的数据与像素计算单元输出的数据的比值，映射单元根据比值计算单元输出的上一帧数据将输入的像素值映射为预设值。本发明的视频直方图均衡处理电路可综合为网表烧入芯片内，实现对动态视频流处理，具有处理速度快、效率高的优点。

Description

一种视频直方图均衡处理电路和芯片

技术领域

本发明涉及芯片设计技术领域，尤其涉及一种视频直方图均衡处理电路和芯片。

背景技术

直方图均衡处理是图像处理领域中利用图像直方图对对比度进行调整的方法，通过这种方法，亮度可以更好地在直方图上分布，从而增加图像的全局对比度。

普通常规的直方图均衡处理的方法，是针对静态图片，用软件分析的处理方法，将原始图片进行分析并写出处理后静态图片的方式。针对动态视频，常规的直方图均衡处理的方法需要将视频转换为若干帧图像，再对图像进行处理，处理过程较复杂。

发明内容

本发明提供了一种视频直方图均衡处理电路和芯片，以解决现有技术中针对静态图片用软件分析的处理方式导致处理过程较复杂的问题。

根据本发明的一方面，提供了一种视频直方图均衡处理电路，所述视频直方图均衡处理电路包括核心处理电路，所述核心处理电路包括帧同步单元、像素计算单元、像素分量计数单元、累加单元、比值计算单元和映射单元；

所述帧同步单元接入同步信号和时钟信号，所述帧同步单元用于根据所述同步信号和时钟信号输出帧同步信号；

所述像素计算单元连接所述帧同步单元，所述像素计算单元用于根据输入的数据使能信号和所述帧同步信号计算本帧总像素个数；

所述像素分量计数单元连接帧同步单元，所述像素分量计数单元用于对接入的当前像素值进行计数；

所述累加单元连接所述像素分量计数单元，所述累加单元用于根据所述像素分量计数单元输出的数据进行累加；

所述比值计算单元连接所述累加单元和所述像素计算单元，所述比值计算单元用于计算所述累加单元输出的数据与所述像素计算单元输出的数据的比值；

所述映射单元连接所述比值计算单元，所述映射单元用于根据所述比值计算单元输出的上一帧数据将输入的像素值映射为预设值。

可选的，所述帧同步单元包括第一触发器、非门电路和第一与门电路，所述第一触发器的输入端接入所述同步信号，所述第一触发器的时钟端接入所述时钟信号，所述第一触发器的输出端连接所述非门电路的输入端，所述第一与门电路的第一输入端连接所述非门电路的输出端，所述第一与门电路的第二输入端连接所述第一触发器的输入端，所述第一与门电路的输出端输出所述帧同步信号。

可选的，所述像素计算单元包括第一或门电路、第一加法器、第一数据选择器、第二触发器和第三触发器，所述第一或门电路的第一输入端连接所述第一与门电路的输出端和所述第一数据选择器的控制端，所述第一或门电路的第二输入端接入所述数据使能信号，所述第二触发器的时钟端和所述第三触发器的时钟端接入所述时钟信号，所述第二触发器的使能端和所述第三触发器的使能端连接所述第一或门电路的输出端，所述第二触发器的输入端连接所述第一数据选择器的输出端，所述第二触发器的输出端连接所述第三触发器的输入端和所述第一加法器的第一输入端，所述第三触发器的输出端连接所述像素计算单元的输出端，所述第一加法器的第二输入端输入逻辑1，所述第一数据选择器的第一输入端连接所述第一加法器的输出端，所述第一数据选择器的第二输入端输入逻辑0。

可选地，所述像素分量计数单元包括第一判断模块、第二与门电路、第二或门电路、第二数据选择器、第二加法器、第四触发器和第五触发器，所述第一判断模块的第一输入端连接所述像素分量计数单元的输入端，所述第一判断模块的第二输入端输入像素值变量，所述第一判断模块的输出端连接所述第二与门电路的第一输入端，所述第二与门电路的第二输入端接入所述数据使能信号，所述第二与门电路的输出端连接所述第二或门电路的第一输入端，所述第二或门电路的第二输入端、所述第二数据选择器的控制端和所述第五触发器的使能端连接所述帧同步单元的输出端，所述第二数据选择器的第一输入端连接所述第二加法器的输出端，所述第二数据选择器的第二输入端输入逻辑0，所述第二数据选择器的输出端连接所述第四触发器的输入端，所述第二或门电路的输出端连接所述第四触发器的使能端，所述第四触发器的输出端连接所述第五触发器的输入端和所述第二加法器的第一输入端，所述第二加法器的第二输入端输入逻辑1，所述第四触发器的时钟端和所述第五触发器的时钟端接入所述时钟信号，所述第五触发器的输出端连接所述像素分量计数单元的输出端。

可选的，所述累加单元包括第二判断模块、第三数据选择器和第三加法器，所述第二判断模块的第一端输入所述像素值变量，所述第二判断模块的第二端输入逻辑0，所述第二判断模块的输出端连接所述第三数据选择器的控制端，所述第三数据选择器的第一输入端连接所述第三加法器的输出端，所述第三数据选择器的第二输入端输入逻辑0，所述第三数据选择器的输出端连接所述第三加法器的第一输入端，所述第三加法器的第二输入端连接所述像素分量计数单元，所述第三加法器的输出端连接所述累加单元的输出端。

可选的，所述比值计算单元包括左移模块、减法器、第四数据选择器、第五数据选择器、第六触发器、第七触发器、第三或门电路、第四或门电路、第三判断模块、第四判断模块和第四加法器，所述左移模块的输入端连接所述第三加法器的输出端，所述左移模块的输出端连接所述第四数据选择器的第一输入端，所述第四数据选择器的第二输入端连接所述减法器的输出端，所述第四数据选择器的输出端连接所述第六触发器的输入端，所述第六触发器的输出端连接所述减法器的第一输入端，所述减法器的第二输入端连接所述像素计算单元的输出端，所述第三或门电路的第一输入端连接所述第四数据选择器的控制端和所述像素计算单元的输入端，所述第三或门电路的第二输入端连接所述第三判断模块的输出端，所述第三判断模块的第一输入端连接所述第六触发器的输出端，所述第三判断模块的第二输入端连接所述像素计算单元的输出端，所述第三或门电路的输出端连接所述第六触发器的使能端，所述第六触发器的时钟端接入所述时钟信号；所述第四判断模块的第一输入端连接所述第六触发器的输出端，所述第四判断模块的第二输入端连接所述像素计算单元的输出端，所述第四判断模块的输出端连接所述第四或门电路的第一输入端，所述第四或门电路的第二输入端连接所述像素计算单元的输入端和所述第五数据选择器的控制端，所述第四或门电路的输出端连接所述第七触发器的使能端，所述第七触发器的输出端连接所述比值计算单元的输出端和所述第四加法器的第一输入端，所述第四加法器的第二输入端输入逻辑1，所述第四加法器的输出端连接所述第五数据选择器的第一输入端，所述第五数据选择器的第二输入端输入逻辑0，所述第五数据选择器的输出端连接所述第七触发器的输入端，所述第七触发器的时钟端接入所述时钟信号。

可选的，所述映射单元包括第五判断模块、第六数据选择器、第七数据选择器、第一右移模块、第八触发器和第五加法器，所述第五判断模块的第一输入端输入所述像素值变量，所述第五判断模块的第二输入端输入逻辑0，所述第五判断模块的输出端连接所述第六数据选择器的控制端，所述第六数据选择器的第一输入端连接所述比值计算单元的输出端，所述第六数据选择器的第二输入端输入逻辑0，所述第六数据选择器的输出端连接所述第八触发器的输入端，所述第八触发器的使能端连接所述像素分量计数单元，所述第八触发器的时钟端接入所述时钟信号，所述第八触发器的输出端连接所述第一右移模块的输入端和所述第五加法器的第一输入端，所述第一右移模块的输出端连接所述第五加法器的第二输入端，所述第五加法器的输出端连接所述第七数据选择器的第一输入端和所述第七数据选择器的控制端，所述第七数据选择器的第二输入端输入255，所述第七数据选择器的输出端连接所述映射单元的输出端。

可选的，所述核心处理电路还包括对比度判断单元、第八数据选择器和第九触发器，所述对比度判断单元连接所述像素分量计数单元和所述像素计算单元，所述对比度判断单元用于根据所述像素分量计数单元输出的数据和所述像素计算单元输出的数据判断图像对比度；所述第八数据选择器的控制端连接所述对比度判断单元的输出端，所述第八数据选择器的第一输入端连接所述比值计算单元的输出端，所述第八数据选择器的第二输入端连接所述第九触发器的输出端，所述第九触发器的输入端连接所述像素分量计数单元的输入端，所述第九触发器的时钟端接入所述时钟信号，所述第八数据选择器用于根据所述对比度判断单元输出的信号选择导通路径。

可选的，所述视频直方图均衡处理电路还包括第一颜色空间转换单元、第二颜色空间转换单元、第九数据选择器、第十数据选择器、第十触发器和第十一触发器，所述第九数据选择器的控制端接入模式选择信号，所述第九数据选择器的第一输入端连接所述第一颜色空间转换单元的输入端，所述第九数据选择器的第二输入端连接所述第一颜色空间转换单元的输出端，所述第九数据选择器的输出端连接所述核心处理电路的输入端，所述第九数据选择器用于根据所述模式选择信号选择导通路径；所述第一颜色空间转换单元输入端接入视频流信号，所述第一颜色空间转换单元用于将rgb色彩空间转换为yuv色彩空间，所述第一颜色空间转换单元输出端连接所述第十触发器的输入端和所述第十一触发器的输入端，所述第十触发器的输出端、所述第十一触发器的输出端和所述核心处理电路的输出端连接所述第二颜色空间转换单元的输入端，所述第二颜色空间转换单元用于将所述yuv色彩空间转换为所述rgb色彩空间，所述第十触发器的时钟端和所述第十一触发器的时钟端接入所述时钟信号；所述第十数据选择器的第一输入端连接所述核心处理电路的输出端，所述第十数据选择器的第二输入端连接所述第二颜色空间转换单元的输出端，所述第十数据选择器的控制端接入所述模式选择信号，所述第十数据选择器用于根据所述模式选择信号选择导通路径。

根据本发明的另一方面，提供了一种芯片，包括所述视频直方图均衡处理电路。

本发明实施例的技术方案，提供了一种视频直方图均衡处理电路，其核心处理电路包括帧同步单元、像素计算单元、像素分量计数单元、累加单元、比值计算单元和映射单元；帧同步单元根据同步信号和时钟信号输出帧同步信号，像素计算单元根据数据使能信号和帧同步信号计算本帧总像素个数，像素分量计数单元对当前像素值进行计数，累加单元根据像素分量计数单元输出的数据进行累加，比值计算单元计算累加单元输出的数据与像素计算单元输出的数据的比值，映射单元根据比值计算单元输出的上一帧数据将输入的像素值映射为预设值，能够实现实时输出直方图均衡处理后的帧，即对动态视频流进行处理，同时，视频直方图均衡处理电路可综合为网表烧入芯片内，具有处理速度快、效率高的优点，解决了现有技术中针对静态图片用软件分析的处理方式导致处理过程较复杂的问题。

应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种视频直方图均衡处理电路的结构图；

图2是本发明实施例提供的一种视频直方图均衡处理电路的电路图；

图3是本发明实施例提供的另一种视频直方图均衡处理电路的电路图；

图4是本发明实施例提供的一种芯片的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或子模块的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或子模块，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或子模块。

本发明实施例提供了一种视频直方图均衡处理电路，图1是本发明实施例提供的一种视频直方图均衡处理电路的结构图，如图1所示，视频直方图均衡处理电路10包括核心处理电路100，核心处理电路100包括帧同步单元110、像素计算单元120、像素分量计数单元130、累加单元140、比值计算单元150和映射单元160；帧同步单元110接入同步信号i_vsync和时钟信号i_vclk，帧同步单元用于根据同步信号i_vsync和时钟信号i_vsync输出帧同步信号pos_vsync；像素计算单元120连接帧同步单元110，像素计算单元120用于根据输入的数据使能信号i_de和帧同步信号pos_vsync计算本帧总像素个数。像素分量计数单元130连接帧同步单元110，像素分量计数单元130用于对接入的当前像素值i_pixel进行计数。累加单元140连接像素分量计数单元130，累加单元140用于根据像素分量计数单元130输出的数据进行累加；比值计算单元150连接累加单元140和像素计算单元120，比值计算单元150用于计算累加单元140输出的数据与像素计算单元120输出的数据的比值；映射单元160连接比值计算单元150，映射单元160用于根据比值计算单元150输出的上一帧数据将输入的像素值映射为预设值。

本实施例中，视频直方图均衡处理电路10是对动态视频进行直方图均衡处理的电路，以增强视频的对比度。核心处理电路100是视频直方图均衡处理电路的核心电路，可对动态视频的色度和亮度进行处理。帧同步单元110是用于提取帧同步信息的单元，可以提高数据传输的准确性和效率。像素计算单元120是计算当前帧总像素个数的单元，像素分量计数单元130是对当前帧像素分量的个数进行计数的单元，累加单元140是对像素分量计数单元130输出的数据进行累加的单元，例如，像素值为0的个数为m，像素值为1的个数为n，当输入像素值为1时，累加单元140输出的数据为m+n。比值计算单元150是计算累加单元140输出的数据与当前帧总像素个数比值的单元，映射单元160是将输入像素映射为预设像素的单元。

本实施例中，视频流信号输入到核心处理电路100后，帧同步单元110根据同步信号i_vsync和时钟信号i_vsync输出帧同步信号pos_vsync，其中，同步信号i_vsync是给帧同步单元提供相同时间参考的信号，同步信号可以是一个开关信号，也可以是一个连续脉冲信号，时钟信号i_vsync用于在同步电路中计时，具有固定的时钟频率，帧同步信号pos_vsync在逻辑电路中起到帧同步的作用。像素计算单元120根据输入的数据使能信号i_de和帧同步信号pos_vsync计算本帧总像素个数，其中，数据使能信号i_de是指有效的数据传输信号。像素分量计数单元130对接入的当前像素值i_pixel进行计数，累加单元140对像素分量计数单元130输出的数据进行累加，比值计算单元150计算累加单元140输出的数据与像素计算单元120输出的数据的比值，映射单元160根据比值计算单元150输出的上一帧数据将输入的像素值映射为预设值，例如，输入的像素值范围为100-200，映射输出的预设值范围为0-255，使得直方图分布更加均匀，提高了视频的对比度。

本实施例技术方案提供了一种视频直方图均衡处理电路，其核心处理电路包括帧同步单元、像素计算单元、像素分量计数单元、累加单元、比值计算单元和映射单元；帧同步单元根据同步信号和时钟信号输出帧同步信号，像素计算单元根据数据使能信号和帧同步信号计算本帧总像素个数，像素分量计数单元对当前像素值进行计数，累加单元根据像素分量计数单元输出的数据进行累加，比值计算单元计算累加单元输出的数据与像素计算单元输出的数据的比值，映射单元根据比值计算单元输出的上一帧数据将输入的像素值映射为预设值，能够实现实时输出直方图均衡处理后的帧，即对动态视频流进行处理，同时，视频直方图均衡处理电路可综合为网表烧入芯片内，具有处理速度快、效率高的优点，解决了现有技术中针对静态图片用软件分析的处理方式导致处理过程较复杂的问题。

图2是本发明实施例提供的一种视频直方图均衡处理电路的电路图，如图2所示，帧同步单元110包括第一触发器Q1、非门电路F和第一与门电路Y1，第一触发器Q1的输入端D接入同步信号i_vsync，第一触发器Q1的时钟端接入时钟信号i_vclk，第一触发器Q1的输出端Q连接非门电路F的输入端，第一与门电路Y1的第一输入端连接非门电路F的输出端，第一与门电路Y1的第二输入端连接第一触发器Q1的输入端D，第一与门电路Y1的输出端输出帧同步信号pos_vsync。

本实施例中，第一触发器Q1为D触发器，在时钟信号i_vclk的一个周期内，第一触发器Q1采集同步信号i_vsync的上升沿信号并输出，非门电路F对第一触发器Q1输出的信号取反，第一与门电路Y1对非门电路F输出的信号和同步信号i_vsync进行逻辑与运算，输出帧同步信号pos_vsync。其中，帧同步信号pos_vsync在逻辑电路中起到帧同步的作用。

继续参考图2，像素计算单元120包括第一或门电路H1、第一加法器J1、第一数据选择器X1、第二触发器Q2和第三触发器Q3，第一或门电路H1的第一输入端连接第一与门电路Y1的输出端和第一数据选择器X1的控制端，第一或门电路H1的第二输入端接入数据使能信号i_de，第二触发器Q2的时钟端和第三触发器Q3的时钟端接入时钟信号i_vclk，第二触发器Q2的使能端EN和第三触发器Q3的使能端EN连接第一或门电路H1的输出端，第二触发器Q2的输入端D连接第一数据选择器X1的输出端，第二触发器Q2的输出端Q连接第三触发器Q3的输入端D和第一加法器J1的第一输入端，第三触发器Q3的输出端Q连接像素计算单元120的输出端，第一加法器J1的第二输入端输入逻辑1，第一数据选择器X1的第一输入端连接第一加法器J1的输出端，第一数据选择器X1的第二输入端输入逻辑0。

本实施例中，像素计算单元120输出的数据用lock_ftotal表示，第二触发器Q2采用D触发器，第三触发器Q3采用D触发器，具有信息锁存的作用。第一或门电路H1对输入的数据使能信号i_de和帧同步信号pos_vsync进行或运算，输出的信号作为第二触发器Q2的使能信号。像素计算单元120通过第一加法器J1对输入的像素个数进行累加运算，计算得到当前帧的总像素个数输出到第二触发器Q2，第二触发器Q2将当前帧总像素个数传输到第三触发器Q3，第三触发器Q3根据帧同步信号pos_vsync对上一帧的总像素数量进行锁存，用做当前帧直方图均衡处理的总像素数量。

继续参考图2，像素分量计数单元130包括第一判断模块P1、第二与门电路Y2、第二或门电路H2、第二数据选择器X2、第二加法器J2、第四触发器Q4和第五触发器Q5，第一判断模块P1的第一输入端连接像素分量计数单元130的输入端，第一判断模块P1的第二输入端输入像素值变量i，第一判断模块P1的输出端连接第二与门电路Y2的第一输入端，第二与门电路Y2的第二输入端接入数据使能信号i_de，第二与门电路Y2的输出端连接第二或门电路H2的第一输入端，第二或门电路H2的第二输入端、第二数据选择器X2的控制端和第五触发器Q4的使能端EN连接帧同步单元110的输出端，第二数据选择器X2的第一输入端连接第二加法器J2的输出端，第二数据选择器X2的第二输入端输入逻辑0，第二数据选择器X2的输出端连接第四触发器Q4的输入端D，第二或门电路H2的输出端连接第四触发器Q4的使能端EN，第四触发器Q4的输出端Q连接第五触发器Q5的输入端D和第二加法器J2的第一输入端，第二加法器J2的第二输入端输入逻辑1，第四触发器Q4的时钟端和第五触发器Q5的时钟端接入时钟信号i_vclk，第五触发器Q5的输出端连接像素分量计数单元130的输出端。

示例性的，像素分量计数单元130输出的数据用num_pixel[i]表示，经过第五触发器Q5锁存后，锁存数据用lock_num_pixel[i]表示，其中i的取值范围为0~255。第一判断模块P1判断当前像素值i_pixel等于像素值变量i时，第一判断模块P1输出当前像素值i_pixel，第二与门电路Y2对当前像素值i_pixel和数据使能信号i_de进行与运算，第二或门电路H2根据第二与门电路Y2输出的信号和帧同步信号pos_vsync进行或运算，输出的信号作为第四触发器Q4的使能信号，第二数据选择器X2将第二加法器J2计算的像素分量个数输出到第四触发器Q4，第四触发器Q4输出像素分量个数，第五触发器Q5对第四触发器Q4输出的上一帧的像素分量个数进行锁存。例如，当前帧输入像素分量的值等于0，则num_pixel[0]加1，输入像素分量的值等于1，则num_pixel[1]加1，…… 输入像素分量的值等于i，则num_pixel[i]加1。来计算像素值等于0~255的在当前帧分别有多少个。锁存num_pixel[i]，用帧同步信号pos_vsync对上一帧的256个num_pixel[i]数量进行锁存，用做当前帧直方图均衡处理的像素分数。

继续参考图2，累加单元140包括第二判断模块P2、第三数据选择器X3和第三加法器J3，第二判断模块P2的第一端输入像素值变量i，第二判断模块P2的第二端输入逻辑0，第二判断模块P2的输出端连接第三数据选择器X3的控制端，第三数据选择器X3的第一输入端连接第三加法器J3的输出端，第三数据选择器X3的第二输入端输入逻辑0，第三数据选择器X3的输出端连接第三加法器J3的第一输入端，第三加法器J3的第二输入端连接像素分量计数单元130，第三加法器J3的输出端连接累加单元140的输出端。

示例性的，第二判断模块P2判断像素值变量i为0时，第三数据选择器X3输出0，第二判断模块P2判断像素值变量i不为0时，第三数据选择器X3将输入的像素分量个数传输到第三加法器J3，第三加法器J3进行累加运算。累加单元140用来对num_pixel[i]计数器输出的数据做累加，为计算后续直方图均衡输出的分散像素值做分子。累加单元140输出的数据用value_pixel[i]表示，则，

value_pixel[0] = num_pixel[0]

value_pixel[1] = num_pixel[0] + num_pixel[1]，

value_pixel[2] = num_pixel[0] + num_pixel[1] + num_pixel[2]

……

value_pixel[255] = num_pixel[0] + num_pixel[1] +……+ num_pixel[255]= lock_ftotal。

继续参考图2，比值计算单元150包括左移模块L、减法器S、第四数据选择器X4、第五数据选择器X5、第六触发器Q6、第七触发器Q7、第三或门电路H3、第四或门电路H4、第三判断模块P3、第四判断模块P4和第四加法器J4，左移模块L的输入端连接第三加法器J3的输出端，左移模块L的输出端连接第四数据选择器X4的第一输入端，第四数据选择器X4的第二输入端连接减法器S的输出端，第四数据选择器X4的输出端连接第六触发器Q6的输入端D，第六触发器Q6的输出端Q连接减法器S的第一输入端，减法器S的第二输入端连接像素计算单元120的输出端，第三或门电路H3的第一输入端连接第四数据选择器X4的控制端和像素计算单元120的输入端，第三或门电路H3的第二输入端连接第三判断模块P3的输出端，第三判断模块P3的第一输入端连接第六触发器Q6的输出端Q，第三判断模块P3的第二输入端连接像素计算单元120的输出端，第三或门电路H3的输出端连接第六触发器Q6的使能端EN，第六触发器Q6的时钟端接入时钟信号i_vclk；第四判断模块P4的第一输入端连接第六触发器Q6的输出端，第四判断模块P4的第二输入端连接像素计算单元120的输出端，第四判断模块P4的输出端连接第四或门电路H4的第一输入端，第四或门电路H4的第二输入端连接像素计算单元120的输入端和第五数据选择器X5的控制端，第四或门电路H4的输出端连接第七触发器Q7的使能端EN，第七触发器Q7的输出端Q连接比值计算单元150的输出端和第四加法器J4的第一输入端，第四加法器J4的第二输入端输入逻辑1，第四加法器J4的输出端连接第五数据选择器X5的第一输入端，第五数据选择器X5的第二输入端输入逻辑0，第五数据选择器X5的输出端连接第七触发器Q7的输入端D，第七触发器Q7的时钟端接入时钟信号i_vclk。

本实施例中，左移模块L可以将输入的数据左移12位，即累加单元140输出的数据value_pixel[i]左移12个bit，通过帧同步信号pos_vsync锁存，再除以像素计算单元120输出的数据lock_ftotal，得到累加单元140输出的数据value_pixel[i]在像素计算单元120输出的数据lock_ftotal中的百分比percent_value_pixel[i]，其中，percent_value_pixel[255] = 100%，左移12个bit保证了除法中商的小数点后面保留二进制的12位，另外，除法器在芯片设计中时序不好处理，所以用减法来代替除法。余数minus_value_pixel[i]初始值是帧同步信号pos_vsync锁存的value_pixel[i]左移12个bit，第三判断模块P3判断总像素个数lock_ftotal大于等于余数minus_value_pixel[i]时输出有效信号，第三或门电路H3根据第三判断模块P3输出的信号和帧同步信号pos_vsync进行或运算，输出的信号作为第六触发器Q6的使能信号，第四数据选择器X4将减法器S输出的信号传输到第六触发器Q6，第六触发器Q6输出余数minus_value_pixel。在减法器S中，余数minus_value_pixel[i]每减一次lock_ftotal，第四加法器J4中的百分比percent_value_pixel[i]就加1，直至余数minus_value_pixel[i]小于lock_ftotal（即通过第三判断模块P3和第四判断模块P4判断）。

继续参考图2，映射单元160包括第五判断模块P5、第六数据选择器X6、第七数据选择器X7、第一右移模块R1、第八触发器Q8和第五加法器J5，第五判断模块P5的第一输入端输入像素值变量i，第五判断模块P5的第二输入端输入逻辑0，第五判断模块P5的输出端连接第六数据选择器X6的控制端，第六数据选择器X6的第一输入端连接比值计算单元150的输出端，第六数据选择器X6的第二输入端输入逻辑0，第六数据选择器X6的输出端连接第八触发器Q8的输入端，第八触发器Q8的使能端EN连接像素分量计数单元130，第八触发器Q8的时钟端接入时钟信号i_vclk，第八触发器Q8的输出端Q连接第一右移模块R1的输入端和第五加法器J5的第一输入端，第一右移模块R1的输出端连接第五加法器J5的第二输入端，第五加法器J5的输出端连接第七数据选择器X7的第一输入端和第七数据选择器X7的控制端，第七数据选择器X7的第二输入端输入255，第七数据选择器X7的输出端连接映射单元160的输出端。

本实施例中，当前帧i_pixel的值等于0~255中的i，第八触发器Q8根据比值计算单元150输出上一帧的percent_value_pixel，计算像素值cal_pixel，如果当前帧i_pixel 等于0时，第八触发器Q8计算像素值cal_pixel也等于0，如果当前帧i_pixel 不等于0时，第八触发器Q8计算像素值cal_pixel等于percent_value_pixel。第八触发器Q8计算像素值cal_pixel[12:0]中的[11:0]是上一步percent_value_pixel[i]小数点后面保留二进制的12位。小数点后的1-8位[11:4]可以用作0-255的像素值，9-12位[3:0]仍可视为4位小数位。计算cal_pixel通过第一右移模块R1右移4个bit，并将小数位[3]四舍五入得到调整像素值modify_pixel。调整像素值modify_pixel的值如果大于255，第七数据选择器X7输出的修饰像素值out_pixel就取值255，调整像素值modify_pixel的值如果不大于255，第七数据选择器X7输出的修饰像素值out_pixel等于调整像素值modify_pixel。其中，[8]为1表示modify_pixel大于255，[8]为0表示调整像素值modify_pixel不大于255。

继续参考图2，核心处理电路100还包括对比度判断单元210、第八数据选择器X8和第九触发器Q9，对比度判断单元210连接像素分量计数单元130和像素计算单元120，对比度判断单元210用于根据像素分量计数单元130输出的数据和像素计算单元120输出的数据判断图像对比度；第八数据选择器X8的控制端连接对比度判断单元210的输出端，第八数据选择器X8的第一输入端连接比值计算单元150的输出端，第八数据选择器X8的第二输入端连接第九触发器Q9的输出端Q，第九触发器Q9的输入端D连接像素分量计数单元130的输入端，第九触发器Q9的时钟端接入时钟信号i_vclk，第八数据选择器X8用于根据对比度判断单元210输出的信号选择导通路径。

本实施例中，对比度判断单元210包括第六判断模块P6、第二右移模块R2、第三右移模块R3、第四右移模块R4和第六加法器J6，第二右移模块R2是将输入数据右移一位的模块，第三右移模块R3是将输入数据右移两位的模块，第四右移模块R4是将输入数据右移3位的模块。通过第六判断模块P6判断第六加法器J6输出的数据和像素分量计数单元输出的lock_num_pixel，当256个lock_num_pixel[i]中的某一个大于等于lock_ftotal的87.5%时，也就是说超过87.5%的像素值为同一个值时，默认上一帧的图像接近纯色，那么当前帧暂时不进行直方图均衡处理，第八数据选择器X8选择第二输入端与输出端导通，此时，当前帧的输出o_pixel等于输入i_pixel。当256个lock_num_pixel[i]中的任一个均小于lock_ftotal的87.5%时，第八数据选择器X8选择第一输入端与输出端导通，此时，当前帧的输出o_pixel等于修饰像素值out_pixel。

图3是本发明实施例提供的另一种视频直方图均衡处理电路的电路图，如图3所示，视频直方图均衡处理电路10还包括第一颜色空间转换单元310、第二颜色空间转换单元320、第九数据选择器X9、第十数据选择器X10、第十触发器Q10和第十一触发器Q11，第九数据选择器X9的控制端接入模式选择信号i_yuv_mode，第九数据选择器X9的第一输入端连接第一颜色空间转换单元310的输入端，第九数据选择器X9的第二输入端连接第一颜色空间转换单元310的输出端，第九数据选择器X9的输出端连接核心处理电路100的输入端，第九数据选择器X9用于根据模式选择信号i_yuv_mode选择导通路径。第一颜色空间转换单元310输入端接入视频流信号，第一颜色空间转换单元310用于将rgb色彩空间转换为yuv色彩空间，第一颜色空间转换单元310输出端连接第十触发器Q10的输入端D和第十一触发器Q11的输入端D，第十触发器Q10的输出端、第十一触发器Q11的输出端和核心处理电路100的输出端连接第二颜色空间转换单元320的输入端，第二颜色空间转换单元320用于将yuv色彩空间转换为rgb色彩空间，第十触发器Q10的时钟端和第十一触发器Q11的时钟端接入时钟信号i_vclk；第十数据选择器X10的第一输入端连接核心处理电路100的输出端，第十数据选择器X10的第二输入端连接第二颜色空间转换单元320的输出端，第十数据选择器X10的控制端接入模式选择信号i_yuv_mode，第十数据选择器X10用于根据模式选择信号i_yuv_mode选择导通路径。

本实施例中，视频直方图均衡处理电路包括第一核心处理电路、第二核心处理电路和第三核心处理电路，三个核心处理电路均输入复位信号i_rstn、时钟信号i_vclk、同步信号i_vsync和数据使能信号i_de，第一核心处理电路与第九数据选择器Q9连接。模式选择信号i_yuv_mode为static静态信号，在视频处理的过程中该值不会发生变化。当模式选择信号i_yuv_mode为0时，第九数据选择器X9选择对输入的视频流信号i_r，i_g和i_b分别进行处理，当模式选择信号i_yuv_mode为1时，第九数据选择器X9先将i_r，i_g和i_b通过第一颜色空间转换单元310转换成y，u和v分量，其中，y是亮度分量，u和v为色度分量，第九数据选择器X9选择将亮度分量y传输到核心处理电路，并通过第二颜色空间转换单元320将核心处理电路处理后的yuv颜色空间转换回rgb颜色空间，其中，输入的视频流信号还包括复位信号i_rstn。核心处理电路对颜色分量进行处理后，会有一个周期的时钟延迟，所以u和v两个分量分别通过第十触发器Q10和第十一触发器Q11输出延迟一个时钟周期的分量为d1_u和d1_v，能够与核心处理电路处理后的y分量进行同步和对齐。第十数据选择器X10根据模式选择信号i_yuv_mode选择导通路径，当模式选择信号i_yuv_mode为0时，第十数据选择器X10将导通第一输入端和输出端（即选择输出对输入的视频流信号i_r，i_g和i_b进行处理后的视频流信号），当模式选择信号i_yuv_mode为1时，第十数据选择器X10导通第二输入端和输出端（即选择输出对亮度分量y进行处理后的视频流信号），其中输出的视频流信号用o_r，o_g和o_b表示。

本发明实施例还提供了一种芯片20，图4是本发明实施例提供的一种芯片的结构示意图，如图4所示，芯片20包括视频直方图均衡处理电路10。视频直方图均衡处理电路10综合为网表烧入芯片中，通过硬件的形式对动态视频流进行直方图均衡处理，提高了处理速度和效率。

应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发明中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本发明的技术方案所期望的结果，本文在此不进行限制。

上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。

Claims (10)

1.一种视频直方图均衡处理电路，其特征在于，所述视频直方图均衡处理电路包括核心处理电路，所述核心处理电路包括帧同步单元、像素计算单元、像素分量计数单元、累加单元、比值计算单元和映射单元；

所述帧同步单元接入同步信号和时钟信号，所述帧同步单元用于根据所述同步信号和时钟信号输出帧同步信号；

所述像素计算单元连接所述帧同步单元，所述像素计算单元用于根据输入的数据使能信号和所述帧同步信号计算本帧总像素个数；

所述像素分量计数单元连接帧同步单元，所述像素分量计数单元用于对接入的当前像素值进行计数；

所述累加单元连接所述像素分量计数单元，所述累加单元用于根据所述像素分量计数单元输出的数据进行累加；

所述比值计算单元连接所述累加单元和所述像素计算单元，所述比值计算单元用于计算所述累加单元输出的数据与所述像素计算单元输出的数据的比值；

所述映射单元连接所述比值计算单元，所述映射单元用于根据所述比值计算单元输出的上一帧数据将输入的像素值映射为预设值。

2.根据权利要求1所述的视频直方图均衡处理电路，其特征在于，所述帧同步单元包括第一触发器、非门电路和第一与门电路，所述第一触发器的输入端接入所述同步信号，所述第一触发器的时钟端接入所述时钟信号，所述第一触发器的输出端连接所述非门电路的输入端，所述第一与门电路的第一输入端连接所述非门电路的输出端，所述第一与门电路的第二输入端连接所述第一触发器的输入端，所述第一与门电路的输出端输出所述帧同步信号。

3.根据权利要求2所述的视频直方图均衡处理电路，其特征在于，所述像素计算单元包括第一或门电路、第一加法器、第一数据选择器、第二触发器和第三触发器，所述第一或门电路的第一输入端连接所述第一与门电路的输出端和所述第一数据选择器的控制端，所述第一或门电路的第二输入端接入所述数据使能信号，所述第二触发器的时钟端和所述第三触发器的时钟端接入所述时钟信号，所述第二触发器的使能端和所述第三触发器的使能端连接所述第一或门电路的输出端，所述第二触发器的输入端连接所述第一数据选择器的输出端，所述第二触发器的输出端连接所述第三触发器的输入端和所述第一加法器的第一输入端，所述第三触发器的输出端连接所述像素计算单元的输出端，所述第一加法器的第二输入端输入逻辑1，所述第一数据选择器的第一输入端连接所述第一加法器的输出端，所述第一数据选择器的第二输入端输入逻辑0。

4.根据权利要求1所述的视频直方图均衡处理电路，其特征在于，像素分量计数单元包括第一判断模块、第二与门电路、第二或门电路、第二数据选择器、第二加法器、第四触发器和第五触发器，所述第一判断模块的第一输入端连接所述像素分量计数单元的输入端，所述第一判断模块的第二输入端输入像素值变量，所述第一判断模块的输出端连接所述第二与门电路的第一输入端，所述第二与门电路的第二输入端接入所述数据使能信号，所述第二与门电路的输出端连接所述第二或门电路的第一输入端，所述第二或门电路的第二输入端、所述第二数据选择器的控制端和所述第五触发器的使能端连接所述帧同步单元的输出端，所述第二数据选择器的第一输入端连接所述第二加法器的输出端，所述第二数据选择器的第二输入端输入逻辑0，所述第二数据选择器的输出端连接所述第四触发器的输入端，所述第二或门电路的输出端连接所述第四触发器的使能端，所述第四触发器的输出端连接所述第五触发器的输入端和所述第二加法器的第一输入端，所述第二加法器的第二输入端输入逻辑1，所述第四触发器的时钟端和所述第五触发器的时钟端接入所述时钟信号，所述第五触发器的输出端连接所述像素分量计数单元的输出端。

5.根据权利要求4所述的视频直方图均衡处理电路，其特征在于，所述累加单元包括第二判断模块、第三数据选择器和第三加法器，所述第二判断模块的第一端输入所述像素值变量，所述第二判断模块的第二端输入逻辑0，所述第二判断模块的输出端连接所述第三数据选择器的控制端，所述第三数据选择器的第一输入端连接所述第三加法器的输出端，所述第三数据选择器的第二输入端输入逻辑0，所述第三数据选择器的输出端连接所述第三加法器的第一输入端，所述第三加法器的第二输入端连接所述像素分量计数单元，所述第三加法器的输出端连接所述累加单元的输出端。

6.根据权利要求5所述的视频直方图均衡处理电路，其特征在于，所述比值计算单元包括左移模块、减法器、第四数据选择器、第五数据选择器、第六触发器、第七触发器、第三或门电路、第四或门电路、第三判断模块、第四判断模块和第四加法器，所述左移模块的输入端连接所述第三加法器的输出端，所述左移模块的输出端连接所述第四数据选择器的第一输入端，所述第四数据选择器的第二输入端连接所述减法器的输出端，所述第四数据选择器的输出端连接所述第六触发器的输入端，所述第六触发器的输出端连接所述减法器的第一输入端，所述减法器的第二输入端连接所述像素计算单元的输出端，所述第三或门电路的第一输入端连接所述第四数据选择器的控制端和所述像素计算单元的输入端，所述第三或门电路的第二输入端连接所述第三判断模块的输出端，所述第三判断模块的第一输入端连接所述第六触发器的输出端，所述第三判断模块的第二输入端连接所述像素计算单元的输出端，所述第三或门电路的输出端连接所述第六触发器的使能端，所述第六触发器的时钟端接入所述时钟信号；

所述第四判断模块的第一输入端连接所述第六触发器的输出端，所述第四判断模块的第二输入端连接所述像素计算单元的输出端，所述第四判断模块的输出端连接所述第四或门电路的第一输入端，所述第四或门电路的第二输入端连接所述像素计算单元的输入端和所述第五数据选择器的控制端，所述第四或门电路的输出端连接所述第七触发器的使能端，所述第七触发器的输出端连接所述比值计算单元的输出端和所述第四加法器的第一输入端，所述第四加法器的第二输入端输入逻辑1，所述第四加法器的输出端连接所述第五数据选择器的第一输入端，所述第五数据选择器的第二输入端输入逻辑0，所述第五数据选择器的输出端连接所述第七触发器的输入端，所述第七触发器的时钟端接入所述时钟信号。

7.根据权利要求6所述的视频直方图均衡处理电路，其特征在于，所述映射单元包括第五判断模块、第六数据选择器、第七数据选择器、第一右移模块、第八触发器和第五加法器，所述第五判断模块的第一输入端输入所述像素值变量，所述第五判断模块的第二输入端输入逻辑0，所述第五判断模块的输出端连接所述第六数据选择器的控制端，所述第六数据选择器的第一输入端连接所述比值计算单元的输出端，所述第六数据选择器的第二输入端输入逻辑0，所述第六数据选择器的输出端连接所述第八触发器的输入端，所述第八触发器的使能端连接所述像素分量计数单元，所述第八触发器的时钟端接入所述时钟信号，所述第八触发器的输出端连接所述第一右移模块的输入端和所述第五加法器的第一输入端，所述第一右移模块的输出端连接所述第五加法器的第二输入端，所述第五加法器的输出端连接所述第七数据选择器的第一输入端和所述第七数据选择器的控制端，所述第七数据选择器的第二输入端输入255，所述第七数据选择器的输出端连接所述映射单元的输出端。

8.根据权利要求4所述的视频直方图均衡处理电路，其特征在于，所述核心处理电路还包括对比度判断单元、第八数据选择器和第九触发器，所述对比度判断单元连接所述像素分量计数单元和所述像素计算单元，所述对比度判断单元用于根据所述像素分量计数单元输出的数据和所述像素计算单元输出的数据判断图像对比度；所述第八数据选择器的控制端连接所述对比度判断单元的输出端，所述第八数据选择器的第一输入端连接所述比值计算单元的输出端，所述第八数据选择器的第二输入端连接所述第九触发器的输出端，所述第九触发器的输入端连接所述像素分量计数单元的输入端，所述第九触发器的时钟端接入所述时钟信号，所述第八数据选择器用于根据所述对比度判断单元输出的信号选择导通路径。

9.根据权利要求1所述的视频直方图均衡处理电路，其特征在于，还包括第一颜色空间转换单元、第二颜色空间转换单元、第九数据选择器、第十数据选择器、第十触发器和第十一触发器，所述第九数据选择器的控制端接入模式选择信号，所述第九数据选择器的第一输入端连接所述第一颜色空间转换单元的输入端，所述第九数据选择器的第二输入端连接所述第一颜色空间转换单元的输出端，所述第九数据选择器的输出端连接所述核心处理电路的输入端，所述第九数据选择器用于根据所述模式选择信号选择导通路径；

所述第一颜色空间转换单元输入端接入视频流信号，所述第一颜色空间转换单元用于将rgb色彩空间转换为yuv色彩空间，所述第一颜色空间转换单元输出端连接所述第十触发器的输入端和所述第十一触发器的输入端，所述第十触发器的输出端、所述第十一触发器的输出端和所述核心处理电路的输出端连接所述第二颜色空间转换单元的输入端，所述第二颜色空间转换单元用于将所述yuv色彩空间转换为所述rgb色彩空间，所述第十触发器的时钟端和所述第十一触发器的时钟端接入所述时钟信号；所述第十数据选择器的第一输入端连接所述核心处理电路的输出端，所述第十数据选择器的第二输入端连接所述第二颜色空间转换单元的输出端，所述第十数据选择器的控制端接入所述模式选择信号，所述第十数据选择器用于根据所述模式选择信号选择导通路径。

10.一种芯片，其特征在于，包括权利要求1-9任一项所述的视频直方图均衡处理电路。