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CN119363080A - 时钟信号的控制电路及开关电源 - Google Patents

时钟信号的控制电路及开关电源 Download PDF

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CN119363080A
CN119363080A CN202411932802.6A CN202411932802A CN119363080A CN 119363080 A CN119363080 A CN 119363080A CN 202411932802 A CN202411932802 A CN 202411932802A CN 119363080 A CN119363080 A CN 119363080A
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Abstract

本公开的实施例提供一种时钟信号的控制电路及开关电源，时钟信号的控制电路包括：跳频控制电路为基于开关电源的输出误差电压产生第一比较电压与第二比较电压，并根据第一比较电压与第二比较电压的比较结果产生跳频信号；振荡器逻辑控制电路为产生跳频使能信号，并当跳频信号为有效信号时，控制时钟信号停止输出，当跳频信号为无效信号时，控制时钟信号输出；跳频控制电路为当跳频使能信号为低电平时，比较第一比较电压与第二比较电压之间的大小，并当第一比较电压等于第二比较电压时，产生的跳频信号为无效信号，当第一比较电压大于第二比较电压时，产生的跳频信号为有效信号。

Description

时钟信号的控制电路及开关电源
技术领域
本公开的实施例涉及集成电路技术领域，具体地涉及一种时钟信号的控制电路及开关电源。
背景技术
PCM（peak current mode，峰值电流模式）BUCK控制，是一种由输出电压和峰值电流共同控制的双环路系统。具体的，如图1所示的PCM BUCK电路100的示意图，输出电压VOUT的反馈电压VFB与参考电压VREF通过误差放大器EA后得到输出误差电压Vcomp，输出误差电压Vcomp与采样上功率管HS的峰值电流iL形成的电压VSENSE通过比较器PWM进行比较，输出高电平作为上功率管HS的关断逻辑信号，而时钟信号CLK的上升沿则作为上功率管HS的开启逻辑信号，通过逻辑电路LOGIC控制上功率管HS与下功率管LS的开关时间，维持输出电压和输出电流的稳定。其中，根据负载电流大小的不同，PCM BUCK电路具有两种工作模式，即CCM（ContinuousConductionMode，连续工作模式）与DCM（DiscontinuousConduction Mode，非连续工作模式）。当负载电流逐渐变小，输出电压VOUT逐渐增大，则输出误差电压Vcomp变小，当输出误差电压Vcomp降低至某一定值时会触发跳频控制电路Skip，该电路用于控制时钟信号CLK的输出，实现降频工作。如图2所示的波形图，当PCM BUCK电路工作在CCM时，时钟信号CLK的上升沿到来时，上功率管HS开启，电感电流IL上升，当电感电流IL达到峰值电流Ipeak时，比较器PWM输出高电平信号关闭上功率管HS，同时开启下功率管LS，电感电流IL下降，直到下一个时钟信号CLK到来时，关闭下功率管LS，同时开启上功率管HS，如此反复为负载提供电流。当PCM BUCK电路工作在DCM时，与CCM工作不同的是由于负载电流减小，电感电流IL下降到0后即关闭下功率管LS，因为上功率管HS要等到下一个时钟信号CLK到来才能再次开启，所以在一个时钟周期T内存在上功率管HS和下功率管LS均关闭的状态，在此期间负载电流由输出电容Cout提供。如图3所示，当负载电流降低至一定值时，PCM BUCK电路进入轻载降频工作模式，触发跳频控制电路Skip，其控制振荡电路Oscillator选择跳过几个周期的时钟信号CLK，称为跳周期调制（Pulse Skip Modulation，PSM）。
现有PCM BUCK电路在轻载工作时，一般会切换至PSM模式工作，可以跳过几个周期的时钟信号CLK，以保证输出纹波小以及高效的性能，一般是通过将输出误差电压Vcomp与一个固定电压Vr进行比较实现模式切换，但是当PCM BUCK电路的开关频率很高时，由于输出误差电压Vcomp反应较慢，延迟了跳频控制电路Skip输出的控制信号，使得电路一次性输出两个或多个时钟信号CLK，导致上功率管HS开启两次或更多次，如图4所示，这种现象称之为双脉冲（Double pulse）或者群脉冲（Group pulse），导致输出电压Vout的纹波较大且效率有所降低的问题。
发明内容
本公开的实施例的目的是提供一种时钟信号的控制电路及开关电源，通过跳频使能信号对跳频信号的控制，实现了每个时钟信号都有相对较长且相同的时间间隔，提升了轻载工作的效率，避免了双脉冲或群脉冲的问题。
为了实现上述目的，本公开实施例的第一方面，提供了一种时钟信号的控制电路，应用于开关电源，包括：跳频控制电路与振荡器逻辑控制电路。其中，所述跳频控制电路被配置为基于所述开关电源的输出误差电压产生第一比较电压与第二比较电压，并根据所述第一比较电压与所述第二比较电压的比较结果产生跳频信号；所述振荡器逻辑控制电路被配置为产生跳频使能信号，并当所述跳频信号为有效信号时，控制时钟信号停止输出，当所述跳频信号为无效信号时，控制所述时钟信号输出；所述跳频控制电路还被配置为当所述跳频使能信号为低电平时，比较所述第一比较电压与所述第二比较电压之间的大小，并当所述第一比较电压等于所述第二比较电压时，产生的所述跳频信号为无效信号，当所述第一比较电压大于所述第二比较电压时，产生的所述跳频信号为有效信号。
在本公开的一些实施例中，所述跳频控制电路包括：第一电流产生电路、第一比较电压生成电路、第二比较电压生成电路以及比较电路。其中，所述第一电流产生电路被配置为基于所述开关电源的输出误差电压产生第一电流信号；所述第一比较电压生成电路被配置为基于所述第一电流信号的第一镜像信号产生所述第一比较电压；所述第二比较电压生成电路被配置为基于所述第一电流信号的第二镜像信号、第二电流信号的镜像信号以及所述跳频使能信号，产生所述第二比较电压；所述比较电路被配置为根据所述第一比较电压与所述第二比较电压的比较结果产生所述跳频信号。
在本公开的一些实施例中，所述振荡器逻辑控制电路包括：周期信号产生电路与时钟信号产生电路。其中，所述周期信号产生电路被配置为根据振荡器参考电压与斜坡电压的比较结果产生周期信号；所述时钟信号产生电路被配置为根据所述周期信号与所述跳频信号，产生所述跳频使能信号与所述时钟信号。
在本公开的一些实施例中，所述第一电流产生电路包括：第一晶体管、第二晶体管、第三晶体管以及第一电流源。其中，所述第一晶体管的第一极耦接第一电压端，所述第一晶体管的控制极耦接所述第一晶体管的第二极、所述第二晶体管的第二极以及所述第一电流产生电路的输出端；所述第二晶体管的第一极耦接所述第三晶体管的控制极以及所述开关电源的输出误差电压输出端，所述第二晶体管的控制极耦接所述第一电流源的第二端以及所述第三晶体管的第二极；所述第三晶体管的第一极耦接第二电压端；所述第一电流源的第一端耦接所述第一电压端。
在本公开的一些实施例中，所述第一比较电压生成电路包括：第四晶体管与第一电阻器。其中，所述第四晶体管的控制极耦接所述第一电流产生电路的输出端，所述第四晶体管的第一极耦接第一电压端，所述第四晶体管的第二极耦接第一电阻器的第一端以及所述第一比较电压生成电路的输出端；所述第一电阻器的第二端耦接第二电压端。
在本公开的一些实施例中，所述第二比较电压生成电路包括：第五晶体管、第六晶体管、第七晶体管、第八晶体管、第二电流源以及第一电容器。其中，所述第五晶体管的控制极耦接所述第一电流产生电路的输出端，所述第五晶体管的第一极耦接第一电压端，所述第五晶体管的第二极耦接第二电流源的第一端、所述第六晶体管的控制极、所述第六晶体管的第二极以及所述第七晶体管的控制极；所述第六晶体管的第一极耦接所述第一电压端；所述第七晶体管的第一极耦接所述第一电压端，所述第七晶体管的第二极耦接所述第八晶体管的第二极、所述第一电容器的第一端以及所述第二比较电压生成电路的输出端；所述第八晶体管的控制极耦接所述振荡器逻辑控制电路的跳频使能信号输出端，所述第八晶体管的第一极耦接第二电压端；所述第二电流源的第二端耦接所述第二电压端；所述第一电容器的第二端耦接所述第二电压端。
在本公开的一些实施例中，所述比较电路包括：第一电压比较器。其中，所述第一电压比较器的同相输入端耦接所述第一比较电压生成电路的输出端，所述第一电压比较器的反相输入端耦接所述第二比较电压生成电路的输出端，所述第一电器比较器的输出端耦接所述跳频控制电路的跳频信号输出端。
在本公开的一些实施例中，所述周期信号产生电路包括：第三电流源、第二电容器、第九晶体管以及第二电压比较器。其中，所述第三电流源的第一端耦接第一电压端，所述第三电流源的第二端耦接所述第二电容器的第一端、所述第九晶体管的第二极以及所述第二电压比较器的同相输入端；所述第二电容器的第二端耦接第二电压端；所述第九晶体管的第一极耦接所述第二电压端，所述第九晶体管的控制极耦接所述振荡器逻辑控制电路的时钟信号输出端；所述第二电压比较器的反相输入端耦接振荡器参考电压输入端，所述第二电压比较器的输出端耦接所述周期信号产生电路的输出端。
在本公开的一些实施例中，所述时钟信号产生电路包括：第一或非门、第二或非门、第一反相器、第二反相器、第一与非门、第三反相器以及延迟电路。其中，所述第一或非门的第一输入端耦接所述周期信号产生电路的输出端，所述第一或非门的第二输入端耦接使能信号端，所述第一或非门的第三输入端耦接所述第二或非门的输出端，所述第一或非门的输出端耦接所述第二或非门的第一输入端、所述第二反相器的输入端以及所述振荡器逻辑控制电路的跳频使能信号输出端；所述第二或非门的第二输入端耦接所述时钟信号产生电路的重置信号输出端；所述第一反相器的输入端耦接所述跳频控制电路的跳频信号输出端，所述第一反相器的输出端耦接所述第一与非门的第一输入端；所述第一与非门的第二输入端耦接所述第二反相器的输出端，所述第一与非门的输出端耦接所述第三反相器的输入端；所述第三反相器的输出端耦接所述振荡器逻辑控制电路的时钟信号输出端；所述延迟电路的输入端耦接所述振荡器逻辑控制电路的时钟信号输出端，所述延迟电路的输出端耦接所述时钟信号产生电路的重置信号输出端。
根据本公开的第二方面，提供了一种开关电源。该开关电源包括本公开的第一方面提供的时钟信号的控制电路。
本公开的实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
附图是用来提供对本公开的实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开的实施例，但并不构成对本公开的实施例的限制。在附图中：
图1是一种PCM BUCK电路的示意图；
图2是PCM BUCK电路工作在CCM和DCM的波形示意图；
图3是PCM BUCK电路工作在轻载状态下的PSM波形示意图；
图4是PCM BUCK电路产生双脉冲以及群脉冲的波形示意图；
图5是根据本公开的实施例的一种时钟信号的控制电路的示意性框图；
图6是根据本公开的实施例的时钟信号的控制电路中的跳频控制电路的示例性电路图；
图7是根据本公开的实施例的时钟信号的控制电路中的振荡器逻辑控制电路的示例性电路图；
图8是根据本公开的实施例的跳频控制电路中信号的波形示意图；
图9是根据本公开的实施例的振荡器逻辑控制电路中信号的波形示意图。
附图中的元素是示意性的，没有按比例绘制。
具体实施方式
为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。
在本公开的所有实施例中，由于金属氧化物半导体（MOS）晶体管的源极和漏极是对称的，并且N型晶体管和P型晶体管的源极和漏极之间的导通电流方向相反，因此在本公开的实施例中，将MOS晶体管的受控中间端称为控制极，将MOS晶体管的其余两端分别称为第一极和第二极。另外，诸如“第一”和“第二”的术语仅用于将一个部件（或部件的一部分）与另一个部件（或部件的另一部分）区分开。
图5示出了根据本公开的实施例提供的一种时钟信号的控制电路500的示意性框图。如图5所示，时钟信号的控制电路500应用于开关电源，可包括：跳频控制电路510与振荡器逻辑控制电路520。其中，跳频控制电路510可耦接振荡器逻辑控制电路520、开关电源的输出误差电压输出端VCOMP、第一电压端V1以及第二电压端V2。振荡器逻辑控制电路520可耦接跳频控制电路510、时钟信号输出端CLK、第一电压端V1以及第二电压端V2。
其中，所述跳频控制电路510被配置为基于所述开关电源的输出误差电压VCOMP产生第一比较电压与第二比较电压，并根据所述第一比较电压与所述第二比较电压的比较结果产生跳频信号Skip。所述振荡器逻辑控制电路520被配置为产生跳频使能信号VK，并当所述跳频信号Skip为有效信号时，控制时钟信号CLK停止输出，当所述跳频信号Skip为无效信号时，控制所述时钟信号CLK输出。所述跳频控制电路510还被配置为当所述跳频使能信号VK为低电平时，比较所述第一比较电压与所述第二比较电压之间的大小，并当所述第一比较电压等于所述第二比较电压时，产生的所述跳频信号Skip为无效信号，当所述第一比较电压大于所述第二比较电压时，产生的所述跳频信号Skip为有效信号。
通过本公开的实施例的时钟信号的控制电路500，当开关电源工作在轻载状态下时，基于所述开关电源的输出误差电压产生的第一比较电压与第二比较电压的比较结果，产生跳频信号，并当所述跳频使能信号为低电平，且所述第一比较电压大于所述第二比较电压时，所述跳频信号为有效信号，禁止时钟信号的输出，当所述第一比较电压等于所述第二比较电压时，所述跳频信号为无效信号，保证时钟信号的正常输出。因此，通过本公开实施例的时钟信号的控制电路500，即使所述输出误差电压很低且反应较慢，跳频信号也不会连续输出多个无效信号，只有第一比较电压等于所述第二比较电压时才能输出无效信号，从而实现了每个时钟信号都有相对较长且相同的时间间隔，提升了轻载工作的效率，避免了双脉冲或群脉冲的问题。
图6示出了根据本公开的实施例的时钟信号的控制电路500中的跳频控制电路510的示例性电路图。如图6所示，所述跳频控制电路510可包括：第一电流产生电路511、第一比较电压生成电路512、第二比较电压生成电路513以及比较电路514。其中，所述第一电流产生电路511被配置为基于所述开关电源的输出误差电压VCOMP产生第一电流信号I0。所述第一比较电压生成电路512被配置为基于所述第一电流信号I0的第一镜像信号Ie产生所述第一比较电压VRES。所述第二比较电压生成电路513被配置为基于所述第一电流信号I0的第二镜像信号Ic、第二电流信号Ia的镜像信号Icap以及所述跳频使能信号VK，产生所述第二比较电压VCAP。所述比较电路514被配置为根据所述第一比较电压VRES与所述第二比较电压VCAP的比较结果产生所述跳频信号Skip。
其中，所述第一电流产生电路511可包括：第一晶体管M1、第二晶体管M2、第三晶体管M3以及第一电流源I1。其中，所述第一晶体管M1的第一极耦接第一电压端V1，所述第一晶体管M1的控制极耦接所述第一晶体管M1的第二极、所述第二晶体管M2的第二极以及所述第一电流产生电路511的输出端。所述第二晶体管M2的第一极耦接所述第三晶体管M3的控制极以及所述开关电源的输出误差电压输出端VCOMP，所述第二晶体管M2的控制极耦接所述第一电流源I1的第二端以及所述第三晶体管M3的第二极。所述第三晶体管M3的第一极耦接第二电压端V2。所述第一电流源I1的第一端耦接所述第一电压端V1。所述第一比较电压生成电路512可包括：第四晶体管M4与第一电阻器R1。其中，所述第四晶体管M4的控制极耦接所述第一电流产生电路511的输出端，所述第四晶体管M4的第一极耦接第一电压端V1，所述第四晶体管M4的第二极耦接第一电阻器R1的第一端以及所述第一比较电压生成电路512的输出端。所述第一电阻器R1的第二端耦接第二电压端V2。所述第二比较电压生成电路513可包括：第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第二电流源I2以及第一电容器C1。其中，所述第五晶体管M5的控制极耦接所述第一电流产生电路511的输出端，所述第五晶体管M5的第一极耦接第一电压端V1，所述第五晶体管M5的第二极耦接第二电流源I2的第一端、所述第六晶体管M6的控制极、所述第六晶体管M6的第二极以及所述第七晶体管M7的控制极。所述第六晶体管M6的第一极耦接所述第一电压端V1。所述第七晶体管M7的第一极耦接所述第一电压端V1，所述第七晶体管M7的第二极耦接所述第八晶体管M8的第二极、所述第一电容器C1的第一端以及所述第二比较电压生成电路513的输出端。所述第八晶体管M8的控制极耦接所述振荡器逻辑控制电路520的跳频使能信号输出端，所述第八晶体管M8的第一极耦接第二电压端V2。所述第二电流源I2的第二端耦接所述第二电压端V2。所述第一电容器C1的第二端耦接所述第二电压端V2。所述比较电路514可包括：第一电压比较器COMP1。其中，所述第一电压比较器COMP1的同相输入端耦接所述第一比较电压生成电路512的输出端，所述第一电压比较器COMP1的反相输入端耦接所述第二比较电压生成电路513的输出端，所述第一电器比较器COMP1的输出端耦接所述跳频控制电路510的跳频信号输出端Skip。
如图7示出了根据本公开的实施例的时钟信号的控制电路500中的振荡器逻辑控制电路520的示例性电路图。如图7所示，所述振荡器逻辑控制电路520可包括：周期信号产生电路521与时钟信号产生电路522。其中，所述周期信号产生电路521被配置为根据振荡器参考电压VOSC与斜坡电压Vramp的比较结果产生周期信号CLK0。所述时钟信号产生电路522被配置为根据所述周期信号CLK0与所述跳频信号Skip，产生所述跳频使能信号VK与所述时钟信号CLK。
其中，所述周期信号产生电路521可包括：第三电流源I3、第二电容器C2、第九晶体管M9以及第二电压比较器COMP2。其中，所述第三电流源I3的第一端耦接第一电压端V1，所述第三电流源I3的第二端耦接所述第二电容器C2的第一端、所述第九晶体管M9的第二极以及所述第二电压比较器COMP2的同相输入端。所述第二电容器C2的第二端耦接第二电压端V2。所述第九晶体管M9的第一极耦接所述第二电压端V2，所述第九晶体管M9的控制极耦接所述振荡器逻辑控制电路520的时钟信号输出端CLK。所述第二电压比较器COMP2的反相输入端耦接振荡器参考电压输入端VOSC，所述第二电压比较器COMP2的输出端耦接所述周期信号产生电路521的输出端。所述时钟信号产生电路522可包括：第一或非门G1、第二或非门G2、第一反相器D1、第二反相器D2、第一与非门G3、第三反相器D3以及延迟电路DLY。其中，所述第一或非门G1的第一输入端耦接所述周期信号产生电路521的输出端，所述第一或非门G1的第二输入端耦接使能信号端EN，所述第一或非门G1的第三输入端耦接所述第二或非门G2的输出端，所述第一或非门G1的输出端耦接所述第二或非门G2的第一输入端、所述第二反相器D2的输入端以及所述振荡器逻辑控制电路520的跳频使能信号输出端VK。所述第二或非门G2的第二输入端耦接所述时钟信号产生电路522的重置信号输出端Reset。所述第一反相器D1的输入端耦接所述跳频控制电路510的跳频信号输出端Skip，所述第一反相器D1的输出端耦接所述第一与非门G3的第一输入端。所述第一与非门G3的第二输入端耦接所述第二反相器D2的输出端，所述第一与非门G3的输出端耦接所述第三反相器D3的输入端。所述第三反相器D3的输出端耦接所述振荡器逻辑控制电路520的时钟信号输出端。所述延迟电路DLY的输入端耦接所述振荡器逻辑控制电路520的时钟信号输出端，所述延迟电路DLY的输出端耦接所述时钟信号产生电路522的重置信号输出端Reset。
在图6与图7的示例中，从第一电压端V1输入5V的电源电压VDD。第二电压端V2接地。振荡器参考电压VOSC输入固定电压，例如，1V。对于使能信号端EN输入的信号，当周期信号产生电路521中的第三电流源I3使能之前，使能信号端EN输入为高电平，而当第三电流源I3使能之后，使能信号端EN的输入一直为低电平。对于延迟电路DLY的设置，只要满足将时钟信号CLK延迟10ns即可，在本公开实施例中并不限定具体的延迟电路DLY的电路设定。第一晶体管M1、第四晶体管M4至第七晶体管M7均为PMOS晶体管，第二晶体管M2、第三晶体管M3、第八晶体管M8以及第九晶体管M9均为NMOS晶体管。本领域技术人员应理解，基于上述发明构思对图6与图7所示的电路进行的变型也应落入本公开的保护范围之内。在该变型中，上述晶体管和电压端也可以具有与图6、7所示的示例不同的设置。
下面结合图6、7的示例来说明根据本公开的实施例的时钟信号的控制电路500的工作过程。
如图6所示，第二电流源I2产生的电流信号为Ib，流过第五晶体管M5的电流信号为Ic，流过第六晶体管M6的电流信号为Ia，流过第七晶体管的电流信号为Icap。其中，由于Ib是固定电流，通过电路分析可知：当Ic≤Ib时，Ia=Ib-Ic；当Ic>Ib时，电路会改变第五晶体管M5的状态，将电流信号Ic减小至等于电流信号Ib，则Ia=0。
当开关电源工作在轻载状态下，开关电源的输出电压增大，从而其反馈电压VFB增大，所以所述开关电源的输出误差电压VCOMP较低，此时第二晶体管M2的栅源电压VGS较大，故第二晶体管M2导通，产生第一电流信号I0，从而可以产生第一镜像信号Ie和第二镜像信号Ic。因此，产生第一比较电压VRES=Ie*R1。因为产生的第二镜像信号Ic大于Ib，所以第二电流信号Ia=0，则其镜像信号Icap=0，对应的第二比较电压VCAP=0。第一比较电压VRES与第二比较电压VCAP通过第一电压比较器COMP1后，产生的跳频信号Skip为有效信号，即高电平信号，然后该高电平信号通过振荡器逻辑控制电路520控制时钟信号CLK停止输出，这样就完成了跳频信号Skip对时钟信号CLK的控制，实现了降频功能。
之后，因为没有时钟信号CLK的输出，开关电源的输出电压的反馈电压VFB又会降低，导致输出误差电压VCOMP逐渐升高，第一电流信号I0减小，所以第一镜像信号Ie和第二镜像信号Ic也会被减小，导致第一比较电压VRES减小。当第二镜像信号Ic减小至小于Ib时，第二电流信号Ia=Ib-Ic，经过镜像信号Icap为第一电容器C1充电，经过第二比较电压VCAP达到第一比较电压VRES的时间，跳频信号Skip输出无效信号，即低电平信号，时钟信号CLK正常输出，具体波形如图8所示。
而当开关电源工作在重载状态时，开关电源的输出电压的反馈电压VFB较低，从而输出误差电压VCOMP较大，此时第二晶体管M2的栅源电压VGS很小，故第二晶体管M2关断，所以第一电流信号I0为0，第一镜像信号Ie和第二镜像信号Ic亦为0，即Ib>Ie=Ic=0。通过以上分析得到Ia=Ib，作为第二电流信号Ia的镜像信号Icap为第一电容器C1充电形成第二比较电压VCAP。由于第一镜像信号Ie为0，所以第一比较电压VRES=0。第一比较电压VRES与第二比较电压VCAP通过第一比较器COMP1得到跳频信号Skip，该跳频信号Skip始终为无效信号，即低电平信号，因此开关电源工作在重载状态时，时钟信号CLK一直正常输出，频率与设定相同。
另外，当开关电源工作在重载状态时，为了避免出现第一比较电压VRES与第二比较电压VCAP均为0的情况，本公开实施例中，在第一电压比较器COMP1中的反相输入端设置一个偏离值offset，例如，10mv或者50mv，从而使得第一电压比较器COMP1输出为0。
另外，对于跳频控制电路510中的第一晶体管M1与第四晶体管M4、第五晶体管M5之间的镜像比例关系为1：K，K可以小于1或者大于1，在本公开实施例中并不限定。
如图7所示，当振荡器逻辑控制电路520接收到跳频信号Skip后，若跳频信号Skip为低电平信号，则时钟信号CLK正常输出，经过延迟电路DLY的延迟得到重置信号Reset并反馈后，将跳频使能信号VK置为高电平信号，从而图6中的第八晶体管M8导通，第二比较电压VCAP被放电，跳频信号Skip为有效信号，即高电平信号，时钟信号CLK停止输出，从而该控制方式在高频时也可避免出现双脉冲或群脉冲的问题，如此反复工作，则形成了PSM工作模式。
当开关电源工作在轻载状态下，在每个时钟信号CLK周期内均会对输出误差电压VCOMP进行检测，不论输出误差电压VCOMP反应快慢，都必须在时钟信号CLK的下一个正常周期结束才能再次被检测，这样就可以留出足够的输出误差电压VCOMP反应时间。具体的，时钟信号CLK的正常周期结束后都会将跳频使能信号VK置低，如果输出误差电压VCOMP很低但反应较慢，跳频信号Skip不会快速连续为低电平信号，至少要延迟到输出误差电压VCOMP升高使第二比较电压VCAP等于第一比较电压VRES，才能输出跳频信号Skip的低电平信号，这样就实现了每个时钟信号CLK都有相对较长且相同的时间间隔，提升了轻载工作的效率，具体波形如图9所示。
另外，跳频使能信号VK为高电平信号时，由于第八晶体管M8被导通，第二比较电压VCAP一直为0，无需比较第一比较电压VRES与第二比较电压VCAP之间的大小，产生的跳频信号Skip为有效信号，即高电平信号。只有当跳频使能信号VK为低电平信号时，才会比较第一比较电压VRES与第二比较电压VCAP之间的大小，当所述第一比较电压VRES等于所述第二比较电压VCAP时，产生的所述跳频信号Skip为无效信号，即低电平信号，当所述第一比较电压VRES大于所述第二比较电压VCAP时，产生的所述跳频信号Skip为有效信号，即高电平信号。
综上所示，当开关电源工作在轻载状态下时，基于所述开关电源的输出误差电压产生的第一比较电压与第二比较电压的比较结果，产生跳频信号，并当跳频使能信号为低电平，且所述第一比较电压大于所述第二比较电压时，所述跳频信号为有效信号，禁止时钟信号的输出，当所述第一比较电压等于所述第二比较电压时，所述跳频信号为无效信号，保证时钟信号的正常输出。因此，即使所述输出误差电压很低且反应较慢，跳频信号也不会连续输出多个无效信号，只有第一比较电压等于所述第二比较电压时才能输出无效信号，从而实现了每个时钟信号都有相对较长且相同的时间间隔，提升了轻载工作的效率，避免了双脉冲或群脉冲的问题。
另外，本公开实施例的时钟信号的控制电路500是以BUCK拓扑为例进行描述，经过变型后其亦可应用在BOOST、BUCK-BOOST、SWITCH CAP等多种拓扑结构中。
本公开的实施例还提供了一种开关电源。该开关电源包括根据本公开的实施例的时钟信号的控制电路500。该开关电源例如可用于新能源汽车，白色家电等。
除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。
适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本申请的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本申请的范围。
以上对本公开的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本公开的精神和范围的情况下对本公开的实施例进行各种修改和变型。本公开的保护范围由所附的权利要求限定。

Claims (10)

1.一种时钟信号的控制电路，应用于开关电源，其特征在于，包括：跳频控制电路与振荡器逻辑控制电路，
其中，所述跳频控制电路被配置为基于所述开关电源的输出误差电压产生第一比较电压与第二比较电压，并根据所述第一比较电压与所述第二比较电压的比较结果产生跳频信号；
所述振荡器逻辑控制电路被配置为产生跳频使能信号，并当所述跳频信号为有效信号时，控制时钟信号停止输出，当所述跳频信号为无效信号时，控制所述时钟信号输出；
所述跳频控制电路还被配置为当所述跳频使能信号为低电平时，比较所述第一比较电压与所述第二比较电压之间的大小，并当所述第一比较电压等于所述第二比较电压时，产生的所述跳频信号为无效信号，当所述第一比较电压大于所述第二比较电压时，产生的所述跳频信号为有效信号。
2.根据权利要求1所述的时钟信号的控制电路，其特征在于，所述跳频控制电路包括：第一电流产生电路、第一比较电压生成电路、第二比较电压生成电路以及比较电路，
其中，所述第一电流产生电路被配置为基于所述开关电源的输出误差电压产生第一电流信号；
所述第一比较电压生成电路被配置为基于所述第一电流信号的第一镜像信号产生所述第一比较电压；
所述第二比较电压生成电路被配置为基于所述第一电流信号的第二镜像信号、第二电流信号的镜像信号以及所述跳频使能信号，产生所述第二比较电压；
所述比较电路被配置为根据所述第一比较电压与所述第二比较电压的比较结果产生所述跳频信号。
3.根据权利要求1所述的时钟信号的控制电路，其特征在于，所述振荡器逻辑控制电路包括：周期信号产生电路与时钟信号产生电路，
其中，所述周期信号产生电路被配置为根据振荡器参考电压与斜坡电压的比较结果产生周期信号；
所述时钟信号产生电路被配置为根据所述周期信号与所述跳频信号，产生所述跳频使能信号与所述时钟信号。
4.根据权利要求2所述的时钟信号的控制电路，其特征在于，所述第一电流产生电路包括：第一晶体管、第二晶体管、第三晶体管以及第一电流源，
其中，所述第一晶体管的第一极耦接第一电压端，所述第一晶体管的控制极耦接所述第一晶体管的第二极、所述第二晶体管的第二极以及所述第一电流产生电路的输出端；
所述第二晶体管的第一极耦接所述第三晶体管的控制极以及所述开关电源的输出误差电压输出端，所述第二晶体管的控制极耦接所述第一电流源的第二端以及所述第三晶体管的第二极；
所述第三晶体管的第一极耦接第二电压端；
所述第一电流源的第一端耦接所述第一电压端。
5.根据权利要求2所述的时钟信号的控制电路，其特征在于，所述第一比较电压生成电路包括：第四晶体管与第一电阻器，
其中，所述第四晶体管的控制极耦接所述第一电流产生电路的输出端，所述第四晶体管的第一极耦接第一电压端，所述第四晶体管的第二极耦接第一电阻器的第一端以及所述第一比较电压生成电路的输出端；
所述第一电阻器的第二端耦接第二电压端。
6.根据权利要求2所述的时钟信号的控制电路，其特征在于，所述第二比较电压生成电路包括：第五晶体管、第六晶体管、第七晶体管、第八晶体管、第二电流源以及第一电容器，
其中，所述第五晶体管的控制极耦接所述第一电流产生电路的输出端，所述第五晶体管的第一极耦接第一电压端，所述第五晶体管的第二极耦接第二电流源的第一端、所述第六晶体管的控制极、所述第六晶体管的第二极以及所述第七晶体管的控制极；
所述第六晶体管的第一极耦接所述第一电压端；
所述第七晶体管的第一极耦接所述第一电压端，所述第七晶体管的第二极耦接所述第八晶体管的第二极、所述第一电容器的第一端以及所述第二比较电压生成电路的输出端；
所述第八晶体管的控制极耦接所述振荡器逻辑控制电路的跳频使能信号输出端，所述第八晶体管的第一极耦接第二电压端；
所述第二电流源的第二端耦接所述第二电压端；
所述第一电容器的第二端耦接所述第二电压端。
7.根据权利要求2所述的时钟信号的控制电路，其特征在于，所述比较电路包括：第一电压比较器，
其中，所述第一电压比较器的同相输入端耦接所述第一比较电压生成电路的输出端，所述第一电压比较器的反相输入端耦接所述第二比较电压生成电路的输出端，所述第一电器比较器的输出端耦接所述跳频控制电路的跳频信号输出端。
8.根据权利要求3所述的时钟信号的控制电路，其特征在于，所述周期信号产生电路包括：第三电流源、第二电容器、第九晶体管以及第二电压比较器，
其中，所述第三电流源的第一端耦接第一电压端，所述第三电流源的第二端耦接所述第二电容器的第一端、所述第九晶体管的第二极以及所述第二电压比较器的同相输入端；
所述第二电容器的第二端耦接第二电压端；
所述第九晶体管的第一极耦接所述第二电压端，所述第九晶体管的控制极耦接所述振荡器逻辑控制电路的时钟信号输出端；
所述第二电压比较器的反相输入端耦接振荡器参考电压输入端，所述第二电压比较器的输出端耦接所述周期信号产生电路的输出端。
9.根据权利要求3所述的时钟信号的控制电路，其特征在于，所述时钟信号产生电路包括：第一或非门、第二或非门、第一反相器、第二反相器、第一与非门、第三反相器以及延迟电路，
其中，所述第一或非门的第一输入端耦接所述周期信号产生电路的输出端，所述第一或非门的第二输入端耦接使能信号端，所述第一或非门的第三输入端耦接所述第二或非门的输出端，所述第一或非门的输出端耦接所述第二或非门的第一输入端、所述第二反相器的输入端以及所述振荡器逻辑控制电路的跳频使能信号输出端；
所述第二或非门的第二输入端耦接所述时钟信号产生电路的重置信号输出端；
所述第一反相器的输入端耦接所述跳频控制电路的跳频信号输出端，所述第一反相器的输出端耦接所述第一与非门的第一输入端；
所述第一与非门的第二输入端耦接所述第二反相器的输出端，所述第一与非门的输出端耦接所述第三反相器的输入端；
所述第三反相器的输出端耦接所述振荡器逻辑控制电路的时钟信号输出端；
所述延迟电路的输入端耦接所述振荡器逻辑控制电路的时钟信号输出端，所述延迟电路的输出端耦接所述时钟信号产生电路的重置信号输出端。
10.一种开关电源，其特征在于，包括：根据权利要求1-9任一项所述的时钟信号的控制电路。
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