CN119271116A - 存储设备及其操作方法 - Google Patents

Abstract

存储设备包括存储数据的第一非易失性存储器设备；第一选择器，其连接到第一非易失性存储器设备；连接到第一选择器的多个通道；以及连接到所述多个通道的存储器控制器，其向所述多个通道发送用于感测通道的状态的命令以便向第一非易失性存储器设备发送数据，从所述多个通道接收指示每个通道是否处于空闲状态的通道状态信号作为对所述命令的响应，基于所述通道状态信号在所述多个通道当中选择第一通道，以及将包括第一通道的信息的通道选择信号输出到第一选择器，使得第一选择器连接第一通道和第一非易失性存储器设备。

Description

存储设备及其操作方法

相关申请的交叉引用

本申请要求于2023年7月7日向韩国知识产权局提交的韩国专利申请No.10-2023-0088450的优先权和权益，其全部内容通过引用并入本文。

技术领域

本公开涉及存储设备和存储设备的操作方法。

背景技术

存储设备是在诸如计算机、智能电话或智能平板电脑的主机设备的控制下存储数据的设备。存储设备可以包括将数据存储在磁盘上的设备，诸如硬盘驱动器(HDD，硬盘驱动器)，以及将数据存储在半导体存储器中的设备，特别是非易失性存储器，诸如固态驱动器(SSD)和存储器卡。

在存储设备中，存储器控制器可以检查非易失性存储器设备的状态，诸如多个非易失性存储器设备中的每一个的就绪/忙碌(ready/busy)，以便控制存储设备中的多个非易失性存储器设备。另外，存储器控制器可以将用于执行读取和写入操作的多个命令和数据发送到多个非易失性存储器设备。在这种情况下，存储器控制器可以包括调度模块，该调度模块根据命令调度方法调度多个命令的发送顺序，以便有效地发送多个命令。

同时，连接到存储器控制器的多个通道可以输出与从存储器控制器发送的多个命令和数据相对应的信号，以便控制多个非易失性存储器设备的操作。由于多个非易失性存储器设备固定地连接到每个通道，因此当连接到一个通道的多个存储器中的流量(traffic)增加时，发生定时损失(timing loss)。

发明内容

本公开旨在增加通道的利用率，同时保持存储设备中通道的大小。

本公开用于实现存储设备的通道交织。

本公开用于减少存储设备的定时损失。

根据一些示例实施例的存储设备包括：存储数据的第一非易失性存储器设备；第一选择器，其连接到第一非易失性存储器设备；连接到第一选择器的多个通道；以及存储器控制器，其连接到所述多个通道，被配置为：将用于感测通道的状态的命令发送到所述多个通道，以便将所述数据发送到第一非易失性存储器设备，从所述多个通道接收通道状态信号作为对所述命令的响应，所述通道状态信号指示每个通道是否处于空闲状态，基于所述通道状态信号在所述多个通道中选择第一通道，以及将包括第一通道的信息的通道选择信号输出到第一选择器，使得第一选择器连接第一通道和第一非易失性存储器设备。

根据一些示例实施例的存储设备包括：多个通道；多个非易失性存储器设备；以及第一选择器，连接到所述多个非易失性存储器设备当中的第一非易失性存储器设备，被配置为从外部存储器控制器接收第一信号，并且基于第一信号连接所述多个通道中的第一通道和第一非易失性存储器设备。

根据一些示例实施例的存储设备的操作方法包括：由存储器控制器基于调度方案确定向多个非易失性存储器设备当中的第一非易失性存储器设备发送数据；为了将所述数据发送到第一非易失性存储器设备，在连接到所述存储器控制器的所述多个通道当中选择发送所述数据所通过的通道，并且输出包括所选择的通道的信息的通道选择信号；以及由连接到第一非易失性存储器设备的第一选择器接收所述通道选择信号，并且基于所述通道选择信号连接对应于所述通道选择信号的通道和第一非易失性存储器设备。

附图说明

图1是示出存储设备的框图。

图2是示出根据一些示例实施例的存储设备的框图。

图3是示出图2的存储器控制器的视图。

图4是示出图2的存储器设备的视图。

图5是示出根据一些示例实施例的选择器的视图。

图6是示出根据比较示例的在读取操作期间非易失性存储器设备的使能信号、就绪/忙碌信号和数据信号的时序图。

图7是示出根据一些示例实施例的在读取操作期间的通道使能信号、非易失性存储器设备的使能信号、就绪/忙碌信号和数据信号的时序图。

图8是示出根据比较示例的在写入操作期间的非易失性存储器设备的使能信号、就绪/忙碌信号和数据信号的时序图。

图9是示出根据一些示例实施例的在写入操作期间的通道使能信号、非易失性存储器设备的使能信号、就绪/忙碌信号及数据信号的时序图。

图10是示出根据一些示例实施例的存储器设备的视图。

图11是示出根据一些示例实施例的存储器设备的视图。

图12是示出根据一些示例实施例的存储器设备的视图。

图13是示出根据一些示例实施例的存储器设备的视图。

图14是示出根据一些示例实施例的存储系统的框图。

具体实施方式

在以下详细描述中，仅通过说明的方式示出和描述了本公开的一些示例实施例。如本领域技术人员将认识到的，可以以各种不同的方式修改所描述的示例实施例，所有这些都不脱离本公开的精神或范围。

因此，附图和描述本质上被认为是说明性的而非限制性的。在整个说明书中，相同的附图标记表示相同的元件。在参考附图描述的流程图中，可以改变操作的顺序，可以合并若干操作，可以划分一些操作，并且可以不执行特定操作。

另外，除非使用诸如“一个”或“单个”的明确表达，否则以单数书写的表达可以被解释为单数或复数。包括诸如第一、第二等序数的术语将仅用于描述各种部件，而不应被解释为限制这些部件。这些术语可以用于将一个构成元件与其他构成元件区分开的目的。

图1是示出存储设备的框图。

参考图1，存储设备1可响应于来自主机的指令而存储数据或处理数据。例如，存储设备1可以是固态驱动器(SSD)、智能SSD、嵌入式多媒体卡(eMMC)、嵌入式通用闪存存储(UFS)存储器设备、UFS存储器卡、紧凑型闪存(CF)、SD(安全数字)、微安全数字(Micro-SD)、迷你安全数字(Mini-SD)、极端数字(xD)或存储器棒。

存储设备1可以包括存储器控制器10和存储器设备20。存储器控制器10可以控制存储设备1的操作。例如，存储器控制器10可以基于来自主机的请求通过多个通道30控制多个非易失性存储器设备40的操作。例如，在从主机接收到命令时，存储器控制器10可以根据接收到的命令通过多个通道30控制多个非易失性存储器设备40中的每一个。

存储器设备20可以包括多个通道30和多个非易失性存储器设备(NVM)40_0、40_1、…、40_m。例如，存储器设备20可以包括四个或八个通道，并且两个或四个非易失性存储器设备可以连接到每个通道。

多个通道30可以连接到多个非易失性存储器设备40和存储器控制器10。多个通道30可以基于从存储器控制器10发送的命令输出用于控制多个非易失性存储器设备40的操作的多个信号。多个通道30可以输出与从存储器控制器10发送的命令相对应的信号，以便控制多个非易失性存储器设备40的操作。存储器控制器10可以通过多个通道30连接到多个非易失性存储器设备40中的一些或多个非易失性存储器设备40中的全部。

多个非易失性存储器设备40中的每一个可以存储数据。在一些示例实施例中，多个非易失性存储器设备40中的每一个可以是非易失性存储器。在一些示例实施例中，非易失性存储器可以包括NAND闪存存储器。此外，在另一实施例中，非易失性存储器可以包括EEPROM(电可擦除可编程只读存储器)、PRAM(相变随机存取存储器)、ReRAM(电阻RAM)、RRAM(电阻随机存取存储器)、NFGM(纳米浮栅存储器)、PoRAM(聚合物随机存取存储器)、MRAM(磁随机存取存储器)、FRAM(铁电随机存取存储器)或与其类似的存储器。

多个非易失性存储器设备40中的每一个可以在存储器控制器10的控制下执行写入操作、读取操作和/或擦除操作。例如，在写入操作期间，非易失性存储器设备40可以通过多个通道30从存储器控制器10接收命令、地址和数据，并执行写入操作。在读取操作期间，非易失性存储器设备40可以通过多个通道30从存储器控制器10接收命令和地址，并通过多个通道30将读取数据输出到存储器控制器10。

然而，由于多个非易失性存储器设备40_0和40_1固定地连接到每个通道(例如，CH0)，因此当从存储器控制器10到多个非易失性存储器设备40_0和40_1的流量增加时，存在定时丢失的问题。例如，由于存储器控制器10通过第一通道CH0将命令发送到第一非易失性存储器设备40_0和第二非易失性存储器设备40_1，因此在第一通道CH0将命令发送到第一非易失性存储器设备40_0期间，第一通道CH0不能将命令发送到第二非易失性存储器设备40_1。这在其它通道(例如，CH1，CH2，…，CHn)不在使用中(即，处于空闲状态)的情况下也是相同的。

本公开涉及用于在保持通道的大小的同时增加通道的利用率的存储设备。存储设备还可以包括在非易失性存储器设备和多个通道之间的选择器，并且通道交织可以使用选择器来实现。如上所述，可以存在改善存储设备1的存储器性能的效果。替代地或附加地，如上所述，因为存储设备1的性能(例如，基于改善通道利用率和定时)已经被改善，所以可以存在改善存储设备1和存储器性能以及因此设备性能、通过改善功率利用率而的改善功耗等的效果。

图2是示出根据一些示例实施例的存储设备的框图。

参照图2，根据一些示例实施例的存储设备2可以包括存储器控制器10和存储器设备20。此外，存储器设备20可以包括多个通道30、多个选择器32和多个非易失性存储器设备40。图2示出了多个通道30和多个选择器32被包括在存储器设备20内部，但不限于此，并且多个通道30和多个选择器32可以在存储器设备20外部，或者位于存储器控制器10内部。

在一些示例实施例中，存储器控制器10可以连接到多个通道30，并且多个通道30可以连接到多个选择器32。每个选择器可以连接到多个通道30，并且每个选择器可以固定地连接到每个非易失性存储器设备(40_0、40_1、…、40_m)。在一些示例实施例中，每个选择器可以将多个通道30中的一个通道连接到与选择器连接的非易失性存储器设备(40_0、40_1、…、40_m)。

存储器控制器10可以包括调度器11。在图3中详细描述存储器控制器10。

图3是示出图2的存储器控制器的视图。

参考图3，存储设备2可以包括存储器控制器10和存储器设备20，并且存储器控制器10可以包括调度器11、处理器12、闪存转换层(FTL)13、错误校验和校正(ECC)14、缓冲器存储器15和存储器接口16、总线17等。

处理器12可以控制存储器控制器10的整体操作。处理器12可以通过驱动加载在FTL 13中的固件来控制存储器控制器10。在一些示例实施例中，处理器12可以包括中央处理单元(CPU)、控制器或专用集成电路(ASIC)等。

闪存转换层(FTL)13可以包括管理非易失性存储器设备40的数据读取、写入和擦除操作的固件或软件。FTL 13中的固件可以由处理器12执行。

FTL 13可以执行地址映射操作，该地址映射操作将从主机接收的逻辑块地址转换为用于将数据实际存储在非易失性存储器设备40中的物理地址。例如，FTL 13可以通过使用地址映射表来映射来自主机的逻辑块地址和非易失性存储器设备40的物理地址。地址映射操作可以是由主机管理的逻辑块地址与非易失性存储器设备40的物理地址之间的转换或映射的操作。

ECC 14是错误校正单元，并且可以检测和校正从存储器设备20读取的数据中包括的错误。

缓冲器存储器15可以存储由存储器控制器10执行和处理的指令和数据。缓冲存储器15可以临时存储在非易失性存储器设备40中存储的或要存储的数据。处理器12可以使用缓冲存储器15作为处理器12的工作存储器。

存储器接口16可以提供与存储器设备20的信号发送/接收。存储器接口16可以将命令与要写入非易失性存储器设备40中的数据一起发送到存储器设备20，或者接收从存储器设备20读取的数据。

此外，存储器控制器10可以包括调度器11。当主机向存储器控制器10请求读取、写入和擦除操作时，为了有效地将用于执行所请求的操作的多个命令发送到非易失性存储器设备40，调度器11可以根据预定的(或者可替代地，期望的或确定的)命令调度方法来调度多个命令的发送顺序。在一些示例实施例中，命令调度方法可以指参考命令执行的优先级来调度命令。可以基于非易失性存储器设备执行命令的状态来确定命令执行的优先级，但不限于此。

参照图4和图5描述存储设备2的存储器设备20。

图4是示出图2的存储器设备的视图。图5是示出存储器设备中的选择器的视图。

在一些示例实施例中，存储器设备20可以包括多个通道30、多个选择器32和多个非易失性存储器设备40(诸如40_0,40_1,…)。从存储器控制器10输出的命令CMD、地址ADDR和数据DATA可以通过存储器设备20中的通道CH0、CH1、…、CHn，和选择器32_0、32_1、…发送到非易失性存储器设备40_0、40_1、…。

在一些示例实施例中，存储器控制器10可以根据主机的请求通过存储器接口16将用于执行读取、写入和擦除操作的命令、地址和数据发送到存储器设备20。

在一些示例实施例中，存储器接口16可以包括用于将命令、地址和数据发送到收发器设备20的信号存储器16_0和用于接收指示通道状态的通道信号CH_EN的通道信号检测器16_1。此外，存储器控制器10可以通过存储设备2内的数据总线(未示出)连接到多个选择器32。

在一些示例实施例中，通道信号检测器16_1可执行通道状态读取操作以用于感测多个通道30中的至少一个通道的状态。例如，存储器控制器10可以通过通道信号检测器16_1将通道状态命令发送到多个通道中的至少一个通道。作为对通道状态命令的响应，多个通道30中的至少一个通道可以输出指示相应通道的状态的通道信号CH_EN。例如，如果第一通道CH0正在使用中，即，如果第一通道CH0正在向第一非易失性存储器设备40_0发送命令、地址和数据，则通道信号检测器16_1可以从第一通道CH0接收指示第一通道CH0正在使用中的通道信号CH0_EN(例如，低电平)。例如，如果第二通道CH1未在使用中，即，第二通道CH1未将命令、地址和数据发送到任何非易失性存储器设备，则通道信号检测器16_1可以从第二通道CH1接收指示第二通道CH1处于空闲状态的通道信号CH1_EN(例如，高电平)。

在一些示例实施例中，调度器11可以根据预定的(或者替代地，期望的或确定的)命令调度方案来调度多个命令的传输顺序。在一些示例实施例中，可以基于非易失性存储器设备40的状态来确定命令调度方案。在一些示例实施例中，调度器11可以基于非易失性存储器设备40的就绪/忙碌状态来确定命令的发送顺序。例如，当主机请求存储器控制器10执行诸如读取或写入的操作时，存储器控制器10可以检查非易失性存储器设备的状态。也就是说，存储器控制器10可以执行状态读取操作以检查多个非易失性存储器设备40的状态。此时，如果第一非易失性存储器设备40_0是忙碌状态并且第二非易失性存储器设备40_1是就绪状态，则调度器11可以调度存储器控制器10首先向第二非易失性存储器设备40_1发送命令。

在一些示例实施例中，如果调度器11基于非易失性存储器设备40的状态确定命令的优先级，则存储器控制器10可以根据所确定的优先级通过通道30和选择器32将命令和数据发送到非易失性存储器设备40。在下文中，将详细描述通过通道30和选择器32将命令和数据从存储器控制器10发送到非易失性存储器设备40的过程。

在一些示例实施例中，如果存储器控制器10的通道信号检测器16_1将通道状态命令发送到多个通道30中的至少一个通道，则响应于此，多个通道30中的至少一个通道可以输出表示相应通道的状态的通道信号CH_EN。在一些示例实施例中，存储器控制器10可以基于由通道信号检测器16_1接收的通道信号CH_EN来选择通道CH0、CH1、…、CHn以将命令、地址和数据发送到非易失性存储器设备40。例如，如果存储器控制器10的通道信号检测器16_1接收到指示第一通道CH0处于空闲状态的高电平的通道信号CH0_EN，则存储器控制器10可以使用第一通道CH0将命令发送到第一非易失性存储器设备40_0。

在一些示例实施例中，存储器控制器10可以通过使用选择器32通过通道30将命令、地址和数据发送到非易失性存储器设备40。参考图5进一步详细描述选择器32的结构和操作方法。

参考图5，选择器32可以连接到每个非易失性存储器设备40(诸如40_0,40_1,…)和多个通道CH。例如，第一选择器32_0可以包括第一接口90_0和第二接口31_0，第一接口90_0包括用于从多个通道CH0、CH1、…、CHn接收与命令、地址和数据相对应的信号的多个引脚，第二接口31_0包括用于将与从所选择的通道发送的命令、地址和数据相对应的信号发送到非易失性存储器设备40_0的引脚P31_0、…、P38_0。

在一些示例实施例中，如果存储器控制器10的通道信号检测器16_1从处于空闲状态的通道接收到通道信号CH_EN，则存储器控制器10可以通过存储设备2内的数据总线发送指示选择器对相应通道的选择的通道选择信号SEL。例如，当存储器控制器10的通道信号检测器16_1接收到指示第一通道CH0处于空闲状态的高电平的通道信号CH0_EN时，基于通道信号CH0_EN，存储器控制器10可以将通道选择信号SEL发送到连接到第一非易失性存储器设备40_0的第一选择器32_0，并指示连接第一非易失性存储器设备40_0和第一通道CH0。第一选择器32_0的选择单元100_0可以基于通道选择信号SEL在多个通道30中选择第一通道CH0，并且通过多个引脚P31_0、...、P38_0将从第一通道CH0发送的多个信号发送到第一非易失性存储器设备40_0。

在一些示例实施例中，包括选择器32的存储设备2可以增加通道利用率，同时保持存储器设备20的通道大小。例如，如上所述，当存储器控制器10通过第一通道CH0将命令、地址和数据发送到第一非易失性存储器设备40_0时，存储器控制器10还可以基于来自主机的请求将命令发送到第二非易失性存储器设备40_1。当存储器控制器10从主机接收到请求时，存储器控制器10可以通过通道信号检测器16_1将通道状态命令发送到多个通道30中的至少一个通道。通道信号检测器16_1可以从第二通道CH1接收指示第二通道CH1处于空闲状态的通道信号CH1_EN以及从第一通道CH0接收指示第一通道CH0正在使用的通道信号CH0_EN。基于通道信号CH1_EN，存储器控制器10可以将通道选择信号SEL发送到连接到第二非易失性存储器设备40_1的第二选择器32_1，并指示连接第二非易失性存储器设备40_1和第二通道CH1。第二选择器32_1的选择单元100_1可以基于通道选择信号SEL从多个通道30中选择第二通道CH1，并且将从第二通道CH1发送的多个信号通过多个引脚P31_1、…、P38_1发送到第二非易失性存储器设备40_1。以此方式，包括选择器32的存储设备2可通过在维持通道的大小的同时增加通道的利用率来实现通道交织。如上所述，可以存在改善存储器性能和/或减小存储设备1的大小的效果。替代地或附加地，如上所述，因为存储设备1的大小(例如，基于改善通道利用率和定时)已经减小，所以可能存在改善存储设备1和存储器性能以及因此设备性能、通过改善功率利用率的改善功耗等的效果。

再次参考图4，在一些示例实施例中，多个通道30可以包括控制器接口70(诸如70_1,70_2,…,70_n)，控制器接口70包括用于从存储器控制器10接收命令、地址和数据以控制多个非易失性存储器设备40的多个引脚。多个通道30可以包括选择器接口80，选择器接口80包括用于将对应于从存储器控制器10接收的命令、地址和数据的信号发送到选择器32的多个引脚。选择器接口80可以包括用于与多个非易失性存储器设备40_0、40_1、...发送和接收信号的多个引脚P81_0、...、P88_0。

在一些示例实施例中，非易失性存储器设备40_0可以包括存储器内部接口41_0、控制逻辑50_0、存储器单元阵列60_0。

在一些示例实施例中，存储器内部接口41_0可以通过第一引脚P41_0接收芯片使能信号CE。芯片使能信号CE可以是用于由存储器控制器10指示连接到存储器控制器10的多个非易失性存储器设备40中的特定非易失性存储器设备40_0的信号。

在一些示例实施例中，根据芯片使能信号CE选择的非易失性存储器设备40_0中的存储器内部接口41_0可以利用第二引脚P42_0、第三引脚P43_0、第四引脚P44_0、第五引脚P45_0、第六引脚P46_0、第七引脚P47_0和第八引脚P48_0与存储器控制器10发送和接收信号。例如，接收到使能状态(例如，低电平)的芯片使能信号CE的非易失性存储器设备40_0中的存储器内部接口41_0可以通过第二引脚P42_0至第八引脚P48_0与存储器控制器10发送和接收信号。

存储器内部接口41_0可以通过第二引脚P42_0接收命令锁存器使能信号CLE。

命令锁存器使能信号CLE可以是由存储器控制器10指示给非易失性存储器设备40_0的信号，使得通过第七引脚P47_0提供给非易失性存储器设备40_0的命令被加载到非易失性存储器设备40_0的命令寄存器。命令寄存器可存储从存储器控制器10接收的命令。

存储器内部接口41_0可以通过第三引脚P43_0接收地址锁存使能信号ALE。

地址锁存使能信号ALE可以是由存储器控制器10指示给非易失性存储器设备40_0的信号，使得通过第七引脚P47_0提供给非易失性存储器设备40_0的地址由非易失性存储器设备40_0加载到地址寄存器。地址寄存器可以存储从存储器控制器10接收的地址。

存储器内部接口41_0可以通过第四引脚P44_0接收写入使能信号nWE。

写入使能信号nWE可以是由存储器控制器10指示给非易失性存储器设备40_0的信号，以便将命令、地址和数据从存储器控制器10发送到非易失性存储器设备40_0。

存储器内部接口41_0可以通过第五引脚P45_0接收读取使能信号nRE。

读取使能信号nRE可以是由存储器控制器10指示给非易失性存储器设备40_0的信号，以便将数据从非易失性存储器设备40_0发送到存储器控制器10。

存储器内部接口41_0可通过第六引脚P46_0接收数据选通信号DQS。

存储器控制器10或非易失性存储器设备40_0可以与数据选通信号DQS同步地接收数据信号DQ或发送数据信号DQ。

存储器内部接口41_0可以通过第七引脚P47_0接收数据信号DQ。

如上文所描述，数据信号DQ可包含命令、地址及数据。在一些示例实施例中，数据信号DQ可以通过多个数据信号线发送。

图4示出了通过一个第七引脚P47_0发送和接收数据信号DQ，但是本公开不限于此，并且可以通过多个引脚发送和接收数据信号DQ。在下文中，用于发送和接收数据信号DQ的引脚被称为数据引脚。例如，存储器内部接口电路41_0可以包括八个数据引脚以发送和接收8位数据，并且多个引脚中的每一个可以发送和接收1位数据。

存储器内部接口41_0可以通过第八引脚P48_0输出就绪/忙碌信号R/B。存储器内部接口电路41_0可以通过就绪/忙碌输出信号R/B将非易失性存储器设备40_0的状态数据发送到存储器控制器10。此时，第八引脚P48_0可以被称为非易失性存储器设备40_0的状态输出引脚。

控制逻辑50_0可以总体上控制非易失性存储器设备40_0的各种操作。控制逻辑50_0可以接收从存储器内部接口41_0获取的命令CMD和地址ADDR。控制逻辑50_0可以根据接收到的命令CMD和地址ADDR生成用于控制非易失性存储器设备40_0内的其他构成元件的控制信号。例如，控制逻辑50_0可以生成用于将数据DATA写入每个存储器单元阵列60_0或从每个存储器单元阵列60_0读取数据DATA的各种控制信号。

在一些示例实施例中，存储器单元阵列60_0可以在控制逻辑50_0的控制下存储从存储器内部接口电路41_0获取的数据DATA。存储器单元阵列60_0中的每一个可以在控制逻辑50_0的控制下将存储的数据DATA输出到存储器内部接口电路41_0。

存储器单元阵列60_0可以包括多个存储器单元。例如，多个存储器单元可以是闪存存储器单元。然而，本发明不限于此，且存储器单元可为电阻式随机存取存储器(RRAM)单元、铁电随机存取存储器(FRAM)单元、相变随机存取存储器(PRAM)单元、晶闸管随机存取存储器(TRAM)单元、磁性随机存取存储器(MRAM)单元。在下文中，将集中于其中存储器单元是NAND闪存存储器单元的一些示例性实施例来描述本公开的一些示例性实施例。

图6是示出根据比较示例的在读取操作期间非易失性存储器设备中所示出的使能信号、就绪/忙碌信号及数据信号的时序图。

例如，图6是示出根据图1的存储设备的非易失性存储器设备40_0和40_1的使能信号、就绪/忙碌信号和数据信号的时序图。这里，为了便于理解，示出了通道信号CH0_EN和CH1_EN，在下文中，对非易失性存储器设备40_0和40_1的描述可以同样应用于非易失性存储器设备40_m。

首先，在t601，如果主机请求存储器控制器10执行读取操作，则存储器控制器10可以基于非易失性存储器设备40的状态向第一非易失性存储器设备40_0发送读取命令601。如果存储器控制器10将读取命令发送到第一非易失性存储器设备40_0，则第一非易失性存储器设备40_0的芯片使能信号CE可以转变为使能电平(例如，低电平)。

在图1中，由于第一非易失性存储器设备40_0通过第一通道CH0连接到存储器控制器10，因此在芯片使能信号CE保持低电平期间，第一通道CH0可以基于存储器控制器10的命令通过第一数据信号DQ将第一命令6001发送到第一非易失性存储器设备40_0。第一命令6001可以包括地址ADDR和第一非易失性存储器设备40_0中的存储器阵列的读取命令。当第一命令6001被发送到第一非易失性存储器设备40_0(t601至t603)时，第一通道CH0在使用中。因此，通道信号CH0_EN可以转变为低电平。

在t603，响应于接收到第一命令6001，第一非易失性存储器设备40_0可以执行用于准备与接收到的第一命令6001对应的数据的内部操作。也就是说，在t603处，第一非易失性存储器设备40_0的状态信号RnB可以转变为忙碌状态(例如，低电平)，并且第一非易失性存储器设备40_0的芯片使能信号CE可以从低电平转变为高电平。

同时，在t603，如果主机请求存储器控制器10执行读取操作，则存储器控制器10可以基于非易失性存储器设备40的状态将读取命令603发送到第二非易失性存储器设备40_1。如果存储器控制器10将读取命令发送到第二非易失性存储器设备40_1，则第二非易失性存储器设备40_1的芯片使能信号CE可以转变为使能电平(例如，低电平)。

在图1中，由于第二非易失性存储器设备40_1通过第一通道CH0连接到存储器控制器10，而芯片使能信号CE保持低电平，因此第一通道CH0可以基于存储器控制器10的命令通过第二数据信号DQ将第二命令6003发送到第二非易失性存储器设备40_1。在将第二命令6003从存储器控制器10发送到第二非易失性存储器设备40_1的同时(t603到t605)，第一通道CH0在使用中。因此，通道信号CH0_EN可以是低电平。

在t605处，响应于接收到第二命令6003，第二非易失性存储器设备40_1可以执行内部操作以准备与接收到的第二命令6003对应的数据。当第二非易失性存储器设备40_1正在执行内部操作时(t605至t609)，第二非易失性存储器设备40_1的状态信号RnB可以转变为忙碌状态(例如，低电平)，因为第一通道CH0未在使用中，所以通道信号CH0_EN可以转变为指示空闲状态的高电平。

当第二非易失性存储器设备40_1正在执行内部操作时(t605至t609)，在t607处，当第一非易失性存储器设备40_0的内部操作完成时，所读取的第一数据6005可以通过第一通道CH0发送到存储器控制器10。因此，由于第一通道CH0在使用中，所以通道信号CH0_EN可以再次转变到低电平。

在将第一数据6005从第一非易失性存储器设备40_0传输到存储器控制器10时，在t609可以完成第二非易失性存储器设备40_1的内部操作。

在t607至t611，由于从第一非易失性存储器设备40_0读取的第一数据6005通过第一通道CH0被发送到存储器控制器10，因此在第二非易失性存储器设备40_1的内部操作完成的时间t609，读取的第二数据6007不能被发送到存储器控制器10。也就是说，第二非易失性存储器设备40_1可以在第一数据6005的发送完成的时间t611之后将第二数据6007发送到存储器控制器10。因此，在将读取的第二数据6007发送到存储器控制器10的操作中，定时损失可能发生多达例如时间t609到t611。

同时，在t611至t613处，在通过第一通道CH0将从第二非易失性存储器设备40_1读取的第二数据6007发送到存储器控制器10的同时，在t611处，存储器控制器10可基于主机的请求将读取命令611发送到第一非易失性存储器设备40_0。此外，在t613处，存储器控制器10还可以基于主机的请求将读取命令613发送到第二非易失性存储器设备40_1。

由于第一非易失性存储器设备40_0和第二非易失性存储器设备40_1通过第一通道CH0连接到存储器控制器10，因此第一通道CH0可以在第二数据6007的发送完成的时间t613之后基于存储器控制器10的命令将第三命令6009发送到第一非易失性存储器设备40_0。并且第一通道CH0可在第三命令6009的发送完成的时间t615之后基于存储器控制器10的命令将第四命令6011发送到第二非易失性存储器设备40_1。也就是说，在将命令从存储器控制器10发送到第一非易失性存储器设备40_0和第二非易失性存储器设备40_1的操作中，定时丢失可能发生多达例如时间t611至t613或时间t613至t615。

如上所述，由于第一非易失性存储器设备40_0和第二非易失性存储器设备40_1固定地连接到第一通道CH0，因此如果到第一非易失性存储器设备和第二非易失性存储器设备的流量增加，则存在在存储器设备的操作期间发生定时损失的问题。这具有的问题在于，通道的利用率降低，因为即使当另一通道(例如，第二通道CH1)未被使用时，即在空闲状态下，它也不能被使用。

图7是示出根据一些示例实施例的在读取操作期间的通道使能信号、非易失性存储器设备的使能信号、就绪/忙碌信号和数据信号的时序图。

在t701，当主机请求存储器控制器10执行读取操作时，存储器控制器10可以基于非易失性存储器设备40的状态向第一非易失性存储器设备40_0发送读取命令701。此时，存储器控制器10可以向多个通道中的至少一个通道发送通道状态命令，并且接收指示第一通道CH0处于空闲状态的通道信号CH0_EN作为对其的响应。存储器控制器10可以将指示选择第一通道CH0的通道选择信号SEL发送到连接到第一非易失性存储器设备40_0的第一选择器32_0。第一选择器32_0可以基于通道选择信号SEL从第一通道CH0接收与从存储器控制器10发送的命令相对应的信号，以发送到第一非易失性存储器设备40_0。这里，存储器控制器发送通道状态命令以接收通道信号并将通道选择信号发送到选择器所需的时间，即等待时间，可以忽略不计。

如果第一选择器32_0将信号从第一通道CH0发送到第一非易失性存储器设备40_0，则第一非易失性存储器设备40_0的芯片使能信号CE可以转变为使能电平(例如，低电平)。在第一非易失性存储器设备40_0的芯片使能信号CE保持低电平时，第一通道CH0可以基于存储器控制器10的命令通过第一数据信号DQ将第一命令700I发送到第一非易失性存储器设备40_0。当第一命令7001从第一通道CH0发送到第一非易失性存储器设备40_0时，由于第一通道CH0在使用中，因此通道信号CH0_EN可以转变为低电平。

在t703，当主机请求存储器控制器10执行读取操作时，存储器控制器10可以基于非易失性存储器设备40的状态将读取命令703发送到第二非易失性存储器设备40_1。此时，存储器控制器10可以向多个通道中的至少一个通道发送通道状态命令，并且接收指示第二通道CH1处于空闲状态的通道信号CH1_EN作为对其的响应。存储器控制器10可以发送指示第二选择器32_1选择第二通道CH1的通道选择信号SEL。第二选择器32_1可以基于通道选择信号SEL从第二通道CH1接收与从存储器控制器10发送的命令相对应的信号，并且将该信号传输到第二非易失性存储器设备40_1。当第二命令7003从第二通道CH1发送到第二非易失性存储器设备40_1时，由于第二通道CH1在使用中，因此通道信号CH1_EN可以转变为低电平。

在t707处，响应于第一命令7001读取的第一数据7005可通过第一通道CH0从第一非易失性存储器设备40_0发送到存储器控制器10。当第一数据7005被发送到存储器控制器10时，由于第一通道CH0在使用中，所以通道信号CH0_EN可以再次转变到低电平。

在t709，响应于第二命令7003读取的第二数据7009可通过第二通道CH1从第二非易失性存储器设备40_1发送到存储器控制器10。也就是说，无论第一通道CH0的状态如何，第二非易失性存储器设备40_1都可以将数据发送到存储器控制器10。因此，在存储器设备的操作期间不会发生定时损失。

接下来，从存储器控制器10发送到非易失性存储器设备的命令7007和7011也可以通过基于通道的状态选择的通道发送到非易失性存储器设备。

图8是示出根据比较示例的在写入操作期间非易失性存储器设备的使能信号、就绪/忙碌信号和数据信号的时序图。

详细地，图8是根据图1的存储设备的非易失性存储器设备40_0和40_1的使能信号、就绪/忙碌信号和数据信号的时序图。这里，为了更好地理解，示出了通道信号CH0_EN和CH1_EN。

首先，在t801，当主机请求存储器控制器10执行写入操作时，存储器控制器10可以基于非易失性存储器设备40的状态向第一非易失性存储器设备40_0发送写入命令801。如果存储器控制器10向第一非易失性存储器设备40_0发送写入命令，则第一非易失性存储器设备40_0的芯片使能信号CE可以转变为使能电平(例如，低电平)。

在图1中，由于第一非易失性存储器设备40_0通过第一通道CH0连接到存储器控制器10，而芯片使能信号CE保持低电平，因此第一通道CH0可以基于存储器控制器10的命令通过第一数据信号DQ将第一命令8001和第一数据8003发送到第一非易失性存储器设备40_0。第一命令8001和第一数据8003可以包括地址ADDR、写入命令和第一非易失性存储器设备40_0中的存储器阵列的数据。当第一命令8001和第一数据8003被传输到第一非易失性存储器设备40_0(t801至t805)时，第一通道CH0在使用中。因此，通道信号CH0_EN可以转变为低电平。

在t803，当主机请求存储器控制器10执行写入操作时，存储器控制器10可以基于非易失性存储器设备40的状态向第二非易失性存储器设备40_1发送写入命令803。然而，由于在t803第一通道CH0在使用中，所以不能通过第一通道CH0发送命令。

在t805，如果完成了到第一非易失性存储器设备40_0的数据的发送，则第一通道CH0可以基于存储器控制器10的命令向第二非易失性存储器设备40_1发送第二命令8005和第二数据8007。也就是说，在将命令从存储器控制器10发送到第二非易失性存储器设备40_1的操作中，定时丢失可能发生多达例如时间t803至t805。

同时，在t807，存储器控制器10可基于主机的请求将写入命令807发送到第一非易失性存储器设备40_0。然而，在t807，由于第二非易失性存储器设备40_1从第一通道CH0接收到第二数据8007，因此第一通道CH0可以在第二数据8007的发送完成的时间t809之后将地址、命令以及数据8009和8011发送到第一非易失性存储器设备40_0。也就是说，在将第三命令8009从存储器控制器10发送到第一非易失性存储器设备40_0的操作中，定时丢失可能发生多达例如时间t807至t809。

这样，当多个非易失性存储器设备40_0和40_1固定地连接到一个通道CH0时，存在随着到非易失性存储器设备40_0和40_1的流量增加而发生定时丢失的问题。

图9是示出根据一些示例实施例的在写入操作期间的通道使能信号、非易失性存储器设备的使能信号、就绪/忙碌信号及数据信号的时序图。

在t901，当主机请求存储器控制器10执行写入操作时，存储器控制器10可以基于非易失性存储器设备40的状态向第一非易失性存储器设备40_0发送写入命令901。此时，存储器控制器10可以发送通道状态命令并接收指示第一通道CH0处于空闲状态的通道信号CH0_EN作为对其的响应。存储器控制器10可以将指示选择第一通道CH0的通道选择信号SEL发送到连接到第一非易失性存储器设备40_0的第一选择器32_0。第一选择器32_0可以基于通道选择信号SEL从第一通道CH0接收与从存储器控制器10发送的命令相对应的信号，并且将该信号发送到第一非易失性存储器设备40_0。当第一命令9001和第一数据9003被发送到第一非易失性存储器设备40_0时，由于第一通道CH0在使用中，因此通道信号CH0_EN可以转变为低电平。

在t903，如果主机请求存储器控制器10执行写入操作，则存储器控制器10可以基于非易失性存储器设备40的状态向第二非易失性存储器设备40_0发送写入命令903。此时，存储器控制器10可以发送通道状态命令并接收指示第二通道CH1处于空闲状态的通道信号CH1_EN作为对其的响应。存储器控制器10可以将指示选择第二通道CH1的通道选择信号SEL发送到第二选择器32_1。第二选择器32_1可以基于通道选择信号SEL从第二通道CH2接收与从存储器控制器10发送的命令相对应的信号，并且将该信号发送到第二非易失性存储器设备40_1。

也就是说，在时段t903至t905中，第一非易失性存储器设备40_0可以从第一通道CH0接收第一数据9003，并且第二非易失性存储器设备40_1可以从第二通道CH1接收第二命令9005和第二数据9007。因此，在存储器设备的操作期间不会发生定时损失。这对于此后从存储器控制器10发送的命令909和911的操作也是相同的。

如图7和图9所示，根据一些示例实施例的存储设备具有通过增加通道利用率和实现通道交织来减少定时损失的优点。

图10是示出根据一些示例实施例的存储器设备的视图。

在一些示例实施例中，当在用户的请求下生成顺序/随机工作负载时，主机可以通过存储器控制器10中的处理器(图3的存储器12)执行与顺序/随机工作负载相对应的过程(process)。顺序/随机工作负载可以是由处理器执行的过程的模式。在一些示例实施例中，存储器控制器10还可以基于工作负载向选择器32发送通知工作负载的模式的工作负载信号SEL0。

一起参考图1，在顺序读取/写入操作的情况下，由于命令被顺序地分配给多个非易失性存储器设备40，因此存储器设备20可以在没有定时损失的情况下执行从存储器控制器10发送的命令。也就是说，多个非易失性存储器设备可以在不连接选择器32的情况下连接到预定(或者可替代地，期望的或确定的)通道。然而，对于随机读取/写入操作的情况，由于命令被随机分配给多个非易失性存储器设备40，因此当特定非易失性存储器设备40中的流量增加时，可能取决于通道30的状态发生定时损失。

参考图10，在一些示例实施例中，选择器32可以根据工作负载是顺序的还是随机的来改变非易失性存储器设备40和通道30之间的连接模式。例如，当存储器控制器10通过数据总线将指示工作负载是顺序的工作负载信号SEL0(例如，低电平)发送到多个选择器32时，多个选择器32可以将非易失性存储器设备40连接到预定(或者可替代地，期望的或确定的)通道CH0、CH1、…、CHn，如图1的结构所示。也就是说，第一选择器32_0可以通过第二接口31_0中的引脚P31_0、…、P38_0将第一接口90_0中的多个引脚当中的连接到第一通道CH0的引脚连接到第一非易失性存储器设备40_0，并且第二选择器32_1可以通过第二接口31_1中的引脚P31_1、…、P38_1将第一接口90_1中的多个引脚当中的连接到第一通道CH0的引脚连接到第二非易失性存储器设备40_1。

作为另一示例，如果存储器控制器10通过数据总线向多个选择器32发送指示工作负载是随机的工作负载信号SEL0(例如，高电平)，类似于图4的结构，多个选择器32可以连接到存储器设备20中的多个通道30。也就是说，为了将命令发送到第一非易失性存储器设备40_0，第一选择器32_0可以基于通道选择信号SEL1来连接空闲状态的通道CH0、CH1、…、CHn和第一非易失性存储器设备40_0。

图11是示出根据一些示例实施例的存储器设备的视图。

参考图11，多个非易失性存储器设备当中的一些非易失性存储器设备40_0、40_1、…、40_N固定地连接到多个通道中的一些通道CH0、CH1、…，并且多个非易失性存储器设备中的一些非易失性存储器设备40_(m-3)、40_(m-2)、…可以通过选择器32_(k-3)、32_(k-2)、…连接到多个通道当中的一些通道CH(n-1)和CHn。

在一些示例实施例中，固定地连接到一些通道CH0、CH1、……的一些非易失性存储器设备40_0、40_0、……可以与图1的存储设备1相同地操作，并且通过选择器32_(k-3)、32_(k-2)、……动态地连接到一些通道CH(n-1)和CHn的一些非易失性存储器设备40_(m-3)、40_(m-2)、……可以与图4的存储设备2相同地操作。

图12是示出根据一些示例实施例的存储器设备的视图

参考图12，多个非易失性存储器设备中的一些非易失性存储器设备40_0、40_1、…、40_(m-1)固定地连接到多个通道中的一些通道CH0、CH1、…、CH_(n-1)，并且多个非易失性存储器设备中的第一非易失性存储器设备40_m可以通过选择器32连接到多个通道CH0、…、CHn。

在一些示例实施例中，为了控制固定地连接到通道CH0、…、CH(n-1)的非易失性存储器设备40_0、…、40_(m-1)，多个通道CH0、CH1、…、CH(n-1)中的一些通道可以输出与从存储器控制器10发送的命令相对应的信号。

在一些示例实施例中，选择器32可以连接到多个通道CH0、…、CHn，并且可以固定地连接到多个非易失性存储器设备中的第一非易失性存储器设备40_m。存储器控制器10可以基于非易失性存储器设备40的状态向第一非易失性存储器设备40_m发送操作命令。存储器控制器10可以将通道状态命令发送到多个通道当中的至少一个通道，并接收通道信号CH0_EN、…、CH_EN作为对其的响应。存储器控制器10可以基于通道信号通过多个通道CH0、…、CHn中的一个通道来控制第一非易失性存储器设备40的操作。

根据图11和图12的存储器设备20具有通过优化选择器32和连接到选择器的数据线的数量来降低成本的优点。

图13是示出根据一些示例实施例的存储器设备的视图。

参考图13，通道CH0、…、CHn和非易失性存储器设备40_0、…、40_m满足图1的结构。也就是说，这可以是其中多个非易失性存储器设备40_0、…、40_m固定地连接到每个通道CH0、…、CHn的结构。然而，在一些示例实施例中，在多个通道CH0、…、CHn都在使用中的情况下，可以进一步添加(extra)额外通道CH(n+1)。例如，当命令从存储器控制器10发送到非易失性存储器设备40_0、…、40_m时，如果多个通道CH0、…、CHn中的所有通道都在使用中，则可以通过至少一个额外通道CH(n+1)发送命令以减少定时损失。

在一些示例实施例中，除了存储器内部接口41_0、41_1、...、42_m之外，非易失性存储器设备40_0、...、40_m还可以包括内部接口42_0、42_1、...、42_m。在下文中，每个被称为第一存储器内部接口41_0、41_1、…、41_m和第二存储器内部接口42_0、42_1、…、42_m。

在一些示例实施例中，选择器(32_0，32_1，…，32_m)可以连接到额外通道(CH(n+1))并且可以固定地连接到多个非易失性存储器设备的第二存储器内部接口(42_0、42_1、…、42_m)。当存储器控制器10想要向第一非易失性存储器设备40_0发送命令时，在所有多个通道CH0、…、CHn都在使用中的情况下，例如，在连接到每个通道CH0、…、CHn的多个非易失性存储器设备当中的至少一个非易失性存储器设备的芯片使能(CE)信号是使能电平的情况下，或者在连接到每个通道CH0、…、CHn的多个非易失性存储器设备当中的至少一个非易失性存储器设备处于忙碌状态时，存储器控制器10可以使用额外通道CH(n+1)。也就是说，存储器控制器10可以将通道状态命令发送到额外通道CH(n+1)，并且从额外通道CH(n+1)接收指示通道CH(n+1)处于空闲状态的通道信号CH_EN。接下来，存储器控制器10可以基于通道信号CH_EN将通道选择信号SEL(未示出)发送到连接到第一非易失性存储器设备40_0的第一选择器32_0，并且指示连接额外通道CH(n+1)和第一非易失性存储器设备40_0。

在一些示例实施例中，与图2至图5以及图10至图12的选择器不同，图13的选择器32_0、32_1、…、32_m可以仅连接到额外通道CH(n+1)。因此，选择器32_0、32_1、…、32_m中的选择单元(未示出)基于通道选择信号SEL可以确定是否将通道CH(n+1)连接到每个非易失性存储器设备40_0、40_1、…，即，仅接通/断开(on/off)。例如，当第一选择器32_0从存储器控制器10接收到通道选择信号SEL以连接额外通道CH(n+1)和第一非易失性存储器设备40_0时，第一选择器32_0可以通过第二接口31_0将从额外通道CH(n+1)发送的命令、地址和数据信号发送到第一非易失性存储器设备40_0的第二存储器内部接口42_0。该结构具有通过实现通道交织来减少定时损失的优点。

图14是示出根据一些示例实施例的存储系统的框图。

参考图14，存储系统1000可以包括主机1100和存储设备1300。存储设备1300通过信号连接器与主机1100发送和接收信号，并且通过电源连接器接收电力。存储设备1300可以包括存储器控制器1320、辅助电源1310和存储器设备1331、1332、……、133n。存储器设备1331、1332、…、133n可以是NAND闪存存储器设备。根据实施例，任意存储器设备1331、1332、…、133n可以包括根据图2至图5和图10至图13的多个选择器。

在一些示例实施例中，任意存储器设备1331、1332、…、133n可以通过多个通道连接到存储器控制器1320。在一些示例实施例中，任意存储器设备1331、1332、…、133n中的多个选择器可以连接到多个通道。

在一些示例实施例中，存储器控制器1320可以向多个存储器设备1331、1332、…、133n发送状态读取命令，以检测多个存储器设备1331、1332、…、133n中的每一个的状态。另外，存储器控制器1320可以向多个通道发送通道状态命令，以便检测连接到多个存储器设备1331、1332、……、133n的通道的状态。在一些示例实施例中，存储器控制器1320可以基于通道的状态将指示通道状态的通道信号发送到多个存储器设备1331、1332、…、133n中的多个选择器。在一些示例实施例中，多个选择器可以基于通道信号连接多个通道中的一个通道和多个存储器设备中的一个存储器设备。

当术语“约”或“基本上”在本说明书中与数值结合使用时，旨在相关联的数值包括所述数值周围的制造或操作公差(例如，±10％)。此外，当词语“大致”和“基本上”与几何形状结合使用时，旨在不需要几何形状的精度，而是形状的宽容度(latitude)在本公开的范围内。此外，无论数值或形状是否被修改为“约”或“基本上”，应当理解，这些值和形状应被解释为包括围绕所述数值或形状的制造或操作公差(例如，±10％)。

如本文所述，根据任何示例实施例的任何电子设备和/或其部分可以包括处理电路的一个或多个实例，可以被包括在处理电路的一个或多个实例中，和/或可以由处理电路的一个或多个实例实现，诸如包括逻辑电路的硬件；硬件/软件组合，诸如执行软件的处理器；或其任何组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)、微计算机、现场可编程门阵列(FPGA)和可编程逻辑单元、微处理器、专用集成电路(ASIC)、神经网络处理单元(NPU)、电子控制单元(ECU)、图像信号处理器(ISP)等。在一些示例实施例中，处理电路可以包括存储指令程序的非暂时性计算机可读存储设备(例如，存储器)，例如DRAM设备，以及处理器(例如，CPU)，其被配置为执行指令程序以实现由根据任何示例实施例和/或其任何部分的任何设备、系统、模块、单元、控制器、电路、架构和/或其部分中的一些或全部执行的功能和/或方法。

如上所述，已经在附图和说明书中公开了一些示例实施例。尽管在本说明书中已经使用特定术语描述了示例实施例，但是它们仅用于解释本公开的技术构思的目的，并且不用于限制权利要求中描述的本公开的含义或范围。因此，本领域普通技术人员将理解，由此可以有许多变型和同样的其他实施例。因此，本公开的真实技术保护范围应由所附权利要求范围的技术精神确定。

Claims (20)

1.一种存储设备，包括：

第一非易失性存储器设备，被配置为存储数据；

第一选择器，连接到第一非易失性存储器设备；

连接到第一选择器的多个通道；以及

存储器控制器，连接到所述多个通道，所述存储器控制器被配置为：

将用于感测通道的状态的命令发送到所述多个通道，以便将所述数据发送到第一非易失性存储器设备，

从所述多个通道接收通道状态信号作为对所述命令的响应，所述通道状态信号指示每个通道是否处于空闲状态，

基于所述通道状态信号在所述多个通道当中选择第一通道，以及

将包括第一通道的信息的通道选择信号输出到第一选择器，使得第一选择器连接第一通道和第一非易失性存储器设备。

2.根据权利要求1所述的存储设备，其中：

第一选择器在从存储器控制器接收到通道选择信号时被配置为从第一通道接收对应于所述数据的信号，并将所述信号发送到第一非易失性存储器设备。

3.根据权利要求1所述的存储设备，还包括：

固定并连接到第一通道的第二非易失性存储器设备。

4.根据权利要求1所述的存储设备，其中：

第一通道处于空闲状态。

5.根据权利要求1所述的存储设备，其中：

所述存储设备还包括：

第二非易失性存储器设备，被配置为存储数据，

第二选择器，连接在第二非易失性存储器设备与所述多个通道之间，所述存储器控制器被配置为基于调度方案来调度要发送到第一非易失性存储器设备和第二非易失性存储器设备的数据的发送顺序。

6.根据权利要求5所述的存储设备，其中：

所述调度方案被配置为基于第一非易失性存储器设备和第二非易失性存储器设备是处于执行内部操作的忙碌状态还是处于完成内部操作的就绪状态来确定要发送到第一非易失性存储器设备和第二非易失性存储器设备的数据的发送顺序。

7.根据权利要求1所述的存储设备，其中：

所述存储器控制器还被配置为输出指示存储器控制器的工作负载的模式的工作负载信号。

8.根据权利要求7所述的存储设备，其中：

第一选择器还被配置为：

接收所述工作负载信号，以及

基于所述工作负载信号来改变所述多个通道和第一非易失性存储器设备的连接模式。

9.一种存储器设备，包括：

多个通道；

多个非易失性存储器设备；以及

第一选择器，连接到所述多个非易失性存储器设备当中的第一非易失性存储器设备，第一选择器被配置为从外部存储器控制器接收第一信号，并且基于第一信号连接所述多个通道当中的第一通道和第一非易失性存储器设备。

10.根据权利要求9所述的存储器设备，还包括：

第二选择器，连接在所述多个非易失性存储器设备当中的第二非易失性存储器设备和所述多个通道之间，第二选择器被配置为从外部接收第二信号，并且基于第二信号连接所述多个通道当中的第二通道和第二非易失性存储器设备。

11.根据权利要求10所述的存储器设备，其中：

第一选择器被配置为基于第一信号连接所述多个通道当中的第一通道和第一非易失性存储器设备，从第一通道接收要发送到第一非易失性存储器设备的第一命令，并且通过对应于第一命令来将从第一非易失性存储器设备输出的第一数据发送到第一通道，并且

第二选择器被配置为基于第二信号连接所述多个通道当中的第二通道和第二非易失性存储器设备，从第二通道接收要发送到第二非易失性存储器设备的第二命令，并且在第一数据从第一非易失性存储器设备发送到第一通道时，通过对应于第二命令将从第二非易失性存储器设备输出的第二数据发送到第二通道。

12.根据权利要求11所述的存储器设备，其中：

第一选择器被配置为从外部接收第三信号，并且基于第三信号连接多个通道当中的第三通道和第一非易失性存储器设备。

13.根据权利要求12所述的存储器设备，其中：

在将第一数据从第一非易失性存储器设备传输到第一通道之后，在将第二数据从第二非易失性存储器设备传输到第二通道的同时，第一选择器被配置为基于第三信号连接所述多个通道当中的第三通道和第一非易失性存储器设备，从第三通道接收要发送到第一非易失性存储器设备的第三命令，以及通过对应于第三命令将从第一非易失性存储器设备输出的第三数据发送到第三通道。

14.根据权利要求9所述的存储器设备，其中：

多个非易失性存储器设备当中的第二非易失性存储器设备固定地连接到多个通道当中的第二通道。

15.根据权利要求9所述的存储器设备，其中：

第一非易失性存储器设备包括：

第一多个引脚，连接到第一选择器且被配置为从第一选择器接收数据；以及

第二多个引脚，连接到所述多个通道当中的第二通道并且被配置为从第二通道接收数据。

16.根据权利要求15所述的存储器设备，其中：

所述多个非易失性存储器设备当中的第二非易失性存储器设备还包括：

第三多个引脚，连接到对应于第二非易失性存储器设备的第二选择器并且被配置为从第二选择器接收数据，以及

第四多个引脚，连接到所述多个通道当中的第二通道并且被配置为从第二通道接收数据。

17.根据权利要求9所述的存储器设备，其中：

第一信号是指示多个通道当中的处于空闲状态的第一通道的信号。

18.根据权利要求9所述的存储器设备，其中：

第一信号是指示多个工作负载模式当中的第一工作负载的模式的信号。

19.一种存储设备的操作方法，包括：

由存储器控制器基于调度方案确定向多个非易失性存储器设备当中的第一非易失性存储器设备发送数据；

为了将所述数据发送到第一非易失性存储器设备，在连接到所述存储器控制器的所述多个通道当中选择发送所述数据所通过的通道，并且输出包括所选择的通道的信息的通道选择信号；以及

由连接到第一非易失性存储器设备的第一选择器接收所述通道选择信号，并且基于所述通道选择信号连接对应于所述通道选择信号的通道和第一非易失性存储器设备。

20.根据权利要求19所述的存储设备的操作方法，其中，在所述多个通道当中选择发送所述数据所通过的通道包括：

由所述存储器控制器将用于感测通道的状态的命令发送到所述多个通道当中的至少一个通道；以及

从所述多个通道当中的至少一个通道接收通道状态信号作为对所述命令的响应，所述通道状态信号指示每个通道是否处于空闲状态。