[go: up one dir, main page]

CN119096370A - 薄膜晶体管、阵列基板及显示装置 - Google Patents

薄膜晶体管、阵列基板及显示装置 Download PDF

Info

Publication number
CN119096370A
CN119096370A CN202380008573.6A CN202380008573A CN119096370A CN 119096370 A CN119096370 A CN 119096370A CN 202380008573 A CN202380008573 A CN 202380008573A CN 119096370 A CN119096370 A CN 119096370A
Authority
CN
China
Prior art keywords
active layer
substrate
layer
thin film
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202380008573.6A
Other languages
English (en)
Inventor
卢昱行
刘凤娟
胡合合
李正亮
宁策
袁广才
周丹丹
许程
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Publication of CN119096370A publication Critical patent/CN119096370A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6723—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device having light shields
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H29/00—Integrated devices, or assemblies of multiple devices, comprising at least one light-emitting semiconductor element covered by group H10H20/00
    • H10H29/10—Integrated devices comprising at least one light-emitting semiconductor component covered by group H10H20/00
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133345—Insulating layers
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133357—Planarisation layers
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10H20/00
    • H01L25/0753—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10H20/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

公开一种薄膜晶体管，包括第一有源层(111)、第二有源层(112)、第一电极(12)、第二电极(13)和第三电极(14)。第一有源层(111)设置于衬底(1)上，包括远离衬底(1)的第一表面(1111)。第二有源层(112)设置于第一有源层(111)远离衬底(1)的一侧，包括与第一表面(1111)接触的第二表面(1121)。在向衬底(1)的正投影中，第一电极(12)、第一有源层(111)和第二有源层(112)具有交叠区域。在向衬底(1)的正投影中，第二电极(13)、第一有源层(111)和第二有源层(112)具有交叠区域。在向衬底(1)的正投影中，第三电极(14)、第一有源层(111)和第二有源层(112)具有交叠区域，第三电极(14)与第二电极(13)相对设置。其中，第二表面(1121)位于第一表面(1111)的范围之内，第二表面(1121)的至少部分边界与第一表面(1111)的边界之间的间隔小于或等于0.5μm。还公开一种阵列基板、一种显示装置、一种阵列基板的制备方法。

Description

薄膜晶体管、阵列基板及显示装置 技术领域
本公开涉及显示技术领域，尤其涉及一种薄膜晶体管、阵列基板及显示装置。
背景技术
根据有源层材料的不同，薄膜晶体管(英文：Thin Film Transistor，简称：TFT)可以分为氧化物薄膜晶体管和非晶硅薄膜晶体管。氧化物薄膜晶体管具有高迁移率、制作工艺简单等优点，在液晶显示装置和主动矩阵有机发光二极体显示装置中应用非常广泛。
微型发光二极管(英文：Micro Light Emitting Diode，简称：Micro LED)或次毫米发光二极管(英文：Mini Light Emitting Diode，简称：Mini LED)，因具有高解析度、低功耗、高亮度、高色彩饱和度、反应速度快、厚度薄、寿命长、可拼接等优点，越来越受到关注。其中，Micro LED是指LED芯片的尺寸小于50μm的LED，Mini LED是指LED芯片的尺寸为50μm～200μm的LED。
发明内容
一方面，提供一种薄膜晶体管。所述薄膜晶体管包括第一有源层、第二有源层、第一电极、第二电极和第三电极。所述第一有源层设置于衬底上，包括远离所述衬底的第一表面。所述第二有源层设置于所述第一有源层远离所述衬底的一侧，包括与所述第一表面接触的第二表面。所述第一电极在向所述衬底的正投影中，所述第一电极、所述第一有源层和所述第二有源层具有交叠区域。所述第二电极在向所述衬底的正投影中，所述第二电极、所述一有源层和所述第二有源层具有交叠区域。所述第三电极在向所述衬底的正投影中，所述第三电极、所述一有源层和所述第二有源层具有交叠区域，所述第三电极与所述第二电极相对设置。其中，所述第二表面位于所述第一表面的范围之内，第二表面的至少部分边界与所述第一表面的边界之间的间隔小于或等于0.5μm。
在一些实施例中，所述第一有源层靠近所述第二有源层的表面在所述衬底上的正投影，覆盖所述第二有源层靠近所述第一有源层的表面在所述衬底上的正投影。
在一些实施例中，所述第二表面包括第一区域，所述第一区域在所述衬底上的正投影，与所述第一电极在所述衬底上的正投影重合；所述第一区域的边界与所述第一表面的边界的间隔小于或等于0.5μm。
在一些实施例中，所述第一有源层的侧壁，与所述衬底的夹角为10°～90°。和/或，所述第二有源层的侧壁，与所述衬底的夹角为10°～90°。
在一些实施例中，所述第一电极设置于所述第二有源层远离所述衬底的一侧。其中，所述第一有源层的载流子迁移率，小于所述第二有源层的载流子迁移率，所述第一有源层的导带大于所述第二有源层的导带。
在一些实施例中，所述第一有源层的厚度，与所述第二有源层的厚度的比值为2～5。
在一些实施例中，所述第二有源层的厚度大于或等于5nm。和/或，所述第一有源层的厚度大于或等于20nm。和/或，所述第一有源层的厚度与所述第二有源层的厚度之和为30nm～50nm。
在一些实施例中，所述薄膜晶体管还包括第三有源层，所述第三有源层设置于所述第二有源层远离所述衬底的一侧，包括与所述第二有源层接触的第三表面。其中，所述第二有源层还包括与所述第三表面接触的第四表面，所述第三表面位于所述第四表面的范围内，且所述第三表面的边界与所述第四表面的边界的间隔小于或等于0.5μm。
在一些实施例中，所述第三有源层的侧壁，与所述衬底的夹角为10°～90°。
所述第三有源层的厚度为5nm～10nm。和/或，所述第一有源层的厚度、所述第二有源层的厚度和所述第三有源层的厚度之和为30nm～50nm。
在一些实施例中，所述第一有源层的材料包括氧化铟镓锌、氧化铟锌镨或者氧化铟锡锌铝。和/或，所述第二有源层的材料包括氧化铟锌、氧化镓锌、氧化铟镓锡或者氧化铟锡锌。和/或，所述第三有源层的材料包括氧化铟镓锌、氧化铟锌镨或者氧化铟锡锌铝。
在一些实施例中，所述第一电极设置于所述第一有源层靠近所述衬底的一侧。其中，所述第一有源层的载流子迁移率，大于所述第二有源层的载流子迁移率，所述第一有源层的导带小于所述第二有源层的导带。
在一些实施例中，所述第二有源层的厚度，与所述第一有源层的厚度的比值的范围为2～5。
在一些实施例中，所述第一有源层的厚度大于或等于5nm。和/或，所述第二有源层的厚度大于或等于20nm。和/或，所述第一有源层的厚度与所述第二有源层的厚度之和为50nm～100nm。
在一些实施例中，所述第一有源层的材料包括氧化铟锌、氧化镓锌、氧化铟镓锡或者氧化铟锡锌。和/或，所述第二有源层的材料包括氧化铟镓锌、氧化铟锌镨或者氧化铟锡锌铝。
另一方面，提供一种阵列基板。所述阵列基板包括衬底和多个如上述任一实施例所述的薄膜晶体管。所述多个薄膜晶体管设置于所述衬底的一侧。
在一些实施例中，所述阵列基板还包括导电层，所述导电层设于所述多个薄膜晶体管远离所述衬底的一侧，且与所述多个薄膜晶体管连接，所述导电层包括焊盘，所述焊盘被配置为与发光芯片连接。
在一些实施例中，所述阵列基板具有阵列区和绑定区。所述阵列基板还包括驱动电路，所述多个薄膜晶体管位于所述驱动电路内。所述驱动电路包括源漏导电层，所述源漏导电层包括位于所述绑定区的引脚，所述引脚被配置为与电路板连接。其中，所述源漏导电层 的材料还原性，低于所述导电层的还原性。
在一些实施例中，所述阵列基板还包括绝缘保护层。所述绝缘保护层位于所述导电层远离所述衬底的一侧，设有位于所述阵列区的避让孔，所述避让孔在所述衬底上的正投影，与所述焊盘在所述衬底上的正投影至少部分交叠，所述焊盘被所述避让孔暴露的部分被配置为与发光芯片连接。
在一些实施例中，至少一个所述薄膜晶体管为驱动晶体管。所述导电层在所述衬底上的正投影，覆盖所述驱动晶体管所包括的第一有源层在所述衬底上的正投影。
在一些实施例中，所述阵列基板还包括遮光层，所述遮光层位于所述薄膜晶体管与所述衬底之间，且在所述衬底上的正投影，覆盖所述第一有源层在所述衬底上的正投影。
在一些实施例中，所述阵列基板还包括平坦化层和第一钝化层。所述平坦化层位于所述驱动电路与所述导电层之间。所述第一钝化层位于所述平坦化层与所述导电层之间，且分别与所述平坦化层和所述导电层接触。其中，所述第一钝化层与所述导电层之间的粘合力，大于所述导电层与所述平坦化层之间的粘合力。
在一些实施例中，所述阵列基板还包括发光芯片，所述发光芯片设置于所述多个薄膜晶体管远离所述衬底的一侧，且与所述多个薄膜晶体管连接。
又一方面，提供一种阵列基板的制作方法。所述阵列基板具有阵列区和绑定区。所述制作方法包括：在衬底上形成源漏导电层，所述源漏导电层包括位于所述绑定区的引脚，所述引脚被配置为与电路板连接。在所述源漏导电层远离所述衬底的一侧形成导电层，所述导电层包括位于所述阵列区的焊盘，所述焊盘被配置为与发光芯片连接。在所述导电层远离所述衬底的一侧形成初始绝缘保护层，所述初始绝缘保护层在所述衬底上的正投影，覆盖所述导电层在所述衬底上的正投影。对所述阵列基板做退火热处理。去除所述初始绝缘保护层的部分区域，形成多个避让孔，所述避让孔在所述衬底上的正投影，与所述焊盘在所述衬底上的正投影至少部分交叠。
又一方面，提供一种显示装置，所述显示装置包括如上述任一实施例所述的阵列基板和液晶显示面板，所述液晶显示面板设置于所述发光基板的出光侧。
又一方面，提供一种显示装置，所述显示装置包括如上述任一实施例所述的阵列接班。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
图1为根据一些实施例的显示装置的结构图；
图2为图1中沿剖切线A-A的一种截面图；
图3为图1中沿剖切线A-A的另一种截面图；
图4为根据一些实施例的阵列基板的截面结构图；
图5为根据一些实施例的薄膜晶体管的一种俯视结构图；
图6为根据一些实施例的薄膜晶体管的另一种俯视结构图；
图7为根据一些实施例的薄膜晶体管的一种截面结构图；
图8为根据一些实施例的薄膜晶体管的另一种截面结构图；
图9为根据一些实施例的薄膜晶体管的又一种结构图；
图10为根据一些实施例的薄膜晶体管的又一种结构图；
图11为根据一些实施例的薄膜晶体管的又一种结构图；
图12为根据一些实施例的薄膜晶体管的又一种结构图；
图13为根据一些实施例的薄膜晶体管的又一种结构图；
图14为根据一些实施例的薄膜晶体管的又一种结构图；
图15为根据一些实施例的薄膜晶体管的又一种结构图；
图16A为根据一些实施例的阵列基板的一种俯视结构图；
图16B为根据一些实施例的阵列基板的另一种俯视结构图；
图16C为根据一些实施例的阵列基板的又一种俯视结构图；
图16D为根据一些实施例的阵列基板的又一种俯视结构图；
图17为根据一些实施例的薄膜晶体管的制作工艺图；
图18为根据一些实施例的薄膜晶体管的特性曲线图；
图19为根据一些实施例的阵列基板的制作工艺图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在 任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“连接”及其衍伸的表达。术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以通过中间媒介间接相连。
“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
如本文所使用的那样“大致”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
应当理解的是，当层或元件被称为在另一层或基板上时，可以是层或元件直接在另一层或基板上，或者也可以是层或元件与另一层或基板之间存在中间层。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层的厚度和区域的面积。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
如本文中所描述的“上”、“下”等方位词是以附图所示的角度来进行描述的，不应理解为对本申请实施例的限定。此外，在上下文中，还需要理解的是，当提到一个元件连接在另一个元件“上”或者“下”时，其不仅能够直接连接在另一个元件“上”或者“下”，也可以通过中间元件间接连接在另一个元件“上”或者“下”。
本公开的实施例提供一种显示装置1000，如图1所示，显示装置1000可以为笔记本电脑、平板电脑、手机、个人数字助理(英文：personal digital assistant，简称：PDA)、导航仪、可穿戴设备、增强现实(英文：Augmented Reality，简称：AR)设备、虚拟现实(英文：Virtual Reality，简称：VR)设备、汽车中控屏等任何具有显示功能的产品或者部件。
在一些实施例中，显示装置1000是有机电致发光二极管(英文：Organic Light-Emitting Diode，简称：OLED)显示装置，图2为显示装置包括阵列基板的一种截面结构图，如图2所示，显示装置1000包括依次层叠设置阵列基板1100、发光器件1200和封装层1300。 阵列基板1100包括衬底1和驱动电路2。
如图2所示，衬底1可以是柔性的衬底1或者硬性的衬底1，硬性的衬底1的材料可以为玻璃，柔性的衬底1的材料可以为聚酰亚胺(英文：Polyimide，简称：PI)。衬底1可以为单层结构或者多层结构，比如，在衬底1为多层结构的情况下，衬底1可以包括基底1001和设置于基底1001上的缓冲层1002。缓冲层1002的材料可以包括氧化硅、氮化硅或者层叠设置的氧化硅和氮化硅，本公开的实施例不做具体限定。缓冲层1002的厚度为200nm～600nm，比如，缓冲层1002的厚度为200nm、400nm或者600nm，本公开的实施例不进行一一列举。
如图2所示，驱动电路2设置于衬底1的一侧，驱动电路2包括多个薄膜晶体管10和存储电容器C。薄膜晶体管10例如为氧化物薄膜晶体管，氧化物薄膜晶体管的载流子迁移率较高，能够提高薄膜晶体管10的响应速度。示例性地，驱动电路2可以为2T1C、5T2C、6T1C、6T2C、7T1C、7T2C或者9T2C结构，本公开的实施例不进行一一列举。比如，驱动电路2为7T1C结构。其中，驱动电路2为aTbC是指：驱动电路包括a个薄膜晶体管T和b个存储电容器C。
发光器件1200包括阳极1021、发光功能层1022和阴极层1023。阳极1021(用于提供空穴)。阳极1021和阴极层1023分别向发光功能层注入空穴和电子，当空穴和电子结合产生的激子(Exciton)从激发态跃迁到基态时构成发光。
封装层1300设置在阴极层1023远离衬底1的一侧。封装层1300可以为封装薄膜。对于封装层1300包括的封装薄膜的层数不进行限定。在一些实施例中，封装层1300可以包括一层封装薄膜，也可以包括层叠设置的两层或两层以上封装薄膜。示例的，封装层包括依次层叠设置的三层封装薄膜。
在封装层1300包括依次层叠设置的三层封装薄膜的情况下，位于中间层的封装薄膜的材料为有机材料，位于两侧的封装薄膜的材料为无机材料。其中，有机材料例如可以为聚甲基丙烯酸甲酯(英文：Polymethyl Methacrylate，简称：聚甲基丙烯酸甲酯)或PI。
在另一些实施例中，图3为显示装置包括阵列基板的另一种截面结构图，显示装置1000可以是Micro LED显示装置，或者Mini LED显示装置。如图3所示，显示装置1000包括阵列基板1100。如图4所示，阵列基板1100包括衬底1、驱动电路2、和发光芯片3。发光芯片3设置于驱动电路2远离衬底的一侧，即发光芯片3设置于多个薄膜晶体管10远离衬底的一侧。发光芯片3与多个薄膜晶体管10连接，这样薄膜晶体管10可以驱动发光芯片3发光。阵列基板1100可以直接用于进行图像显示，或者，阵列基板1100可以作为显示装置1000的背光源，用于为显示装置1000提供背光。发光芯片3可以为Micro LED发光芯片或者Mini LED发光芯片。
在阵列基板1100直接用于进行图像显示的情况下，发光芯片3可以包括发射第一颜 色光的第一发光芯片、发射第二颜色光的第二发光芯片、发射第三颜色光的第三发光芯片，比如，第一颜色、第二颜色和第三颜色分别为红色、绿色和蓝色。
在阵列基板1100作为显示装置1000的背光源，用于为显示装置1000提供背光的情况下，多个发光芯片3可以包括发射第四颜色光的第四发光芯片，第四颜色可以是蓝色或者白色，本公开的实施例对第四颜色不做具体限制。
示例性地，本公开的以下实施例中，以阵列基板1100作为显示装置1000的背光源，用于为显示装置1000提供背光为例，对本申请的显示装置1000进行示例性地说明。
如图3所示，显示装置1000还包括光学膜片120和液晶显示面板130。光学膜片120位于阵列基板1100的出光侧，液晶显示面板130位于光学膜片120远离阵列基板1100的一侧，即液晶显示面板130位于发光基板的110的出光侧。其中，阵列基板1100的出光侧是指：阵列基板1100发出光线的一侧。
如图3所示，液晶显示面板130包括层叠设置的阵列板131、液晶层132和彩膜基板133。阵列板131相较于彩膜基板133靠近阵列基板1100。
阵列板131可以包括多个像素电路和多个像素电极，多个像素电路呈阵列状排布。多个像素电路与多个像素电极一一对应电连接，像素电路用于为对应的像素电极提供电压。
彩膜基板133可以包括公共电极和彩色滤光片。在阵列基板1100发射白光的情况下，上述彩色滤光片可以包括红色滤光部、绿色滤光部和蓝色滤光部。红色滤光部仅可以使得入射光线中的红光透过，绿色滤光部仅可以使得入射光线中的绿光透过，蓝色滤光部仅可以使得入射光线中的蓝光透过。在阵列基板1100提供的背光为蓝光的情况下，上述彩色滤光片可以包括红色滤光部和绿色滤光部。
液晶层132包括多个液晶分子。像素电极和公共电极之间可以形成电场，位于像素电极和公共电极之间的液晶分子可以在上述电场的作用下发生偏转，从而改变透过液晶层132的光线的量，使得经液晶层132射出的光线达到预设亮度。
可以理解的是，阵列基板1100用于提供背光，光线可以透过阵列板131，入射至液晶层132的液晶分子。液晶分子在像素电极和公共电极之间形成的电场的作用下，发生偏转，从而改变透过液晶层132的光线的量，使得经液晶层132射出的光线达到预设亮度。上述光线穿过彩膜基板133中不同颜色的滤光部后射出。上述射出后的光线的颜色包括多种，比如：红色、绿色和蓝色等，各种颜色的光线相互配合，使得显示装置1000显示图像。
光学膜片120包括沿垂直于阵列基板1100且远离阵列基板1100的方向层叠设置的扩散板1201和复合膜1202。
扩散板1201将阵列基板1100发出的光线进行均匀化处理，提高射出的光线的均一性。以降低产生灯影的风险。扩散板1201还用于支撑复合膜1202。
复合膜1202包括层叠设置的下扩散片、棱镜片和上扩散片，上扩散片相较于下扩散更 远离扩散板1201。下扩散片将阵列基板1100发出的光线进行均匀化处理。棱镜片用于提高阵列基板1100发出的光线的亮度。上扩散片用于降低阵列基板1100被液晶显示面板130刮伤的风险，同时还可以降低液晶显示面板130被棱镜片刮伤的风险。
在一些实施例中，光学膜片120还包括量子点膜1203，量子点膜1203位于扩散板1201和复合膜1202之间。量子点膜1203用于对阵列基板1100发出的光进行转换。比如，在阵列基板1100发出的光为蓝光的情况下，量子点膜1203可以将蓝光转换为白光，可以提高白光的纯度。又比如，量子点膜1203可以将蓝光转换为红光和绿光，这样，可以省去彩膜基板133中的彩色滤光片，可以进一步减小显示装置1000的厚度，有利于显示装置1000的轻薄化。
总的来说，阵列基板1100发出的光线，入射至上述光学膜片120后射出的光线的亮度得到增强，且射出的光线的纯度更高，均匀性更好。
在一些实施例中，如图5～图8所示，薄膜晶体管10包括有源层图案11、第一电极12、第二电极13和第三电极14。
有源层图案11位于衬底1的一侧，有源层图案11包括第一有源层111和第二有源层112，也就是说，薄膜晶体管10包括第一有源层111和第二有源层112。第一有源层111设置于衬底的一侧，第二有源层112设置于第一有源层111远离衬底1的一侧。第一有源层111和第二有源层112中靠近栅极G的有源层的迁移率较高，能够使薄膜晶体管10的载流子迁移率较高。第一有源层111和第二有源层112中远离栅极G的有源层的负偏压温度光照阈值电压漂移(英文：Negative Bais Temperature Illumination Stress，简称：NBTIS))稳定性较好，能提升薄膜晶体管10的偏压温度光照阈值电压漂移稳定性，降低薄膜晶体管10的阈值电压负偏的风险。
在向衬底1的正投影中，第一电极12、第一有源层111和第二有源层112具有交叠区域。即第一电极12在衬底1上的正投影与第一有源层111在衬底1上的正投影具有第一交叠区域，第一电极12在衬底1上的正投影与第二有源层112在衬底1上的正投影具有第二交叠区域，第一交叠区域和第二交叠区域具有交叠部分。
在向衬底1的正投影中，第二电极13、第一有源层111和第二有源层112具有交叠区域，即第二电极13在衬底1上的正投影与第一有源层111在衬底1上的正投影具有第三交叠区域，第二电极13在衬底1上的正投影与第二有源层112在衬底1上的正投影具有第四交叠区域，第三交叠区域和第四交叠区域具有交叠部分。第二电极13与第一有源层111和第二有源层112连接。
在向衬底1的正投影中，第三电极14、第一有源层111第二有源层112具有交叠区域，即第三电极14在衬底1上的正投影与第一有源层111在衬底1上的正投影具有第五交叠区域，第三电极14在衬底1上的正投影与第二有源层112在衬底1上的正投影具有 第六交叠区域，第五交叠区域和第六交叠区域具有交叠部分。第三电极14与第二电极13相对设置。第三电极14与第一有源层111和第二有源层112连接。
在一些实施例中，如图5和图6所示，第一电极12沿第一方向M1延伸，且沿第一方向M1，第一电极12的两端伸出有源层图案11的两端，即第一电极12的两端伸出第一有源层111、第二有源层112的两端。可以根据实际情况设置第一方向M1，与第二电极13和第三电极14之间的连线的夹角。示例性地，如图5所示，第一方向M1、与第二电极13和第三电极14之间的连线的夹角垂直。
或者，示例性地，如图6所示，第一方向M1、与第二电极13和漏极第三电极14之间的连线的夹角不垂直。这样，在一些高分辨率显示装置1000中，夹角不垂直可以节省布线空间。例如，高分辨率显示装置1000包括增强现实设备或者虚拟现实设备。本公开的实施例不进行一一列举。
在一些实施例中，第二电极13可以为源极S、第三电极14可以为漏极D。或者，第二电极可以为漏极D、第三电极14可以为源极S。本公开的实施例以第一电极12为栅极G、第二电极13为源极S、第三电极14为漏极D为例进行举例说明。
在栅极G上施加电压，栅极G上的电压会使有源层图案11中的载流子在有源层图案11靠近栅极G的部分聚集，聚集的载流子形成导电沟道，导电沟道能够使得有源层图案11的载流子可以从源极S流到漏极D，以实现薄膜晶体管10的导通。
在一些实施例中，如图7和图8所示，相关技术中，在形成第一有源层和第二有源层的过程中，第一有源层和第二有源层的材料不同，导致同一种刻蚀液对第一有源层和第二有源层的刻蚀速率不同。如果第一有源层的刻蚀速率大于第二有源层的刻蚀速率，第一有源层的相对于第二有源层产生缩进，即有源层图案的边缘产生底切结构，有源层图案中底切结构处的氧原子大量流失，导致有源层图案的氧空位浓度较高，且由于底切结构的阻挡，有源层图案中流失的氧难以得到补充，这样导致有源层图案中的氧空位缺陷较多，氧空位缺陷为施主缺陷，可以提供载流子，导致有源层图案的载流子过多，导致薄膜晶体管的阈值电压产生负偏，即薄膜晶体管的特性曲线产生驼峰。
基于上述结构，由于存在底切结构，因此在栅极G上施加第一电压值，有源层图案11中的载流子在第一有源层111靠近栅极G的部分聚集形成导电沟道，使薄膜晶体管10导通；在栅极G上施加第二电压值，有源层图案11中的载流子在第二有源层112靠近栅极G的部分聚集形成导电沟道，使薄膜晶体管10导通。其中，第一电压值与第二电压值不相等。这样，形成了“双沟道”结构。“双沟道”结构使得薄膜晶体管10存在两个开启电压，薄膜晶体管10的阈值电压产生负偏，薄膜晶体管10的特性曲线产生驼峰。
图9为第二有源层112的第二表面1121，位于第一有源层111的第一表面1111内的结构图，如图9所示，为了解决上述问题，本公开的实施例提供的薄膜晶体管10中，第一 有源层111包括远离衬底1的第一表面1111，第二有源层112包括与第一表面1111接触的第二表面1121。第二表面1121位于第一表面1111的范围之内，这样，可以降低有源层11的边缘产生底切的风险，降低薄膜晶体管10的阈值电压产生负偏的风险，即降低薄膜晶体管10的特性曲线产生驼峰的风险，降低薄膜晶体管10的功耗。
在一些实施例中，第一表面1111的至少部分边界与第二表面1121边界的间隔小于或等于0.5μm，这样第一表面1111的边界与第二表面1121边界的间隔非常小，能够使第一有源层111和第二有源层112作为一个整体控制薄膜晶体管10的导通和截止，即随着薄膜晶体管10的栅极G电压的变化，薄膜晶体管10只有一个开启电压(开启电压是指：使薄膜晶体管10开始导通的电压)，也就是说，可以降低第一有源层111和第二有源层112形成“双沟道”结构的风险，从而降低薄膜晶体管10的阈值电压产生负偏的风险，降低薄膜晶体管10的特性曲线出现驼峰的风险。
示例性地，如图9所示，第一表面1111的宽度L1与第二表面1121的宽度L2之差小于或等于0.5μm，也就是说，左边的边界间隔A与右边的边界间隔B之和小于或者等于0.5μm。
在一些实施例中，如图5和图6所示，第一有源层111靠近第二有源层112的表面在衬底1上的正投影，覆盖第二有源层112靠近第一有源层111的表面在衬底上的正投影。这样，第二有源层112靠近第一有源层111的表面位于第一表面1111的范围内。
在一些实施例中，如图5和图7所示，第二表面1121包括第一区域1101，第一区域1101在衬底1上的正投影，与栅极G在衬底1上的正投影重合。第一区域1101的边界与第一表面1111的边界的间隔小于或等于0.5μm。
第一表面1111包括第二区域1102。第二区域1102在衬底1上的正投影，与栅极G在衬底1上的正投影重合。第二区域1102的边界与第一区域1101的边界的间隔小于或等于0.5μm。
在一些实施例中，第一有源层111的刻蚀速率，与第二有源层112的刻蚀速率的比值范围为0.2～1，第一有源层111的刻蚀的较慢，第二有源层112刻蚀的较快，这样，第一有源层的111相对于第二有源层112不会产生缩进，能够使第二表面1121位于第一表面1111的范围内，可以降低有源层11的边缘产生底切的风险，降低薄膜晶体管10的阈值电压产生负偏以及特性转移曲线出现驼峰的风险，进而降低薄膜晶体管10的功耗。
图10为有源层图案11的边缘产生底切的结构图，如图7所示，第一有源层111的材料的刻蚀速率远大于第二有源层112的材料的刻蚀速率，即第一有源层111的刻蚀速率，与第二有源层112的刻蚀速率的比值大于1，这样，会导致有源层11的边缘产生底切，进而导致薄膜晶体管10的阈值电压产生负偏和特性转移曲线出现驼峰。
图11为第二有源层112的边缘产生底切的结构图，如图11所示，第一有源层111的 材料的刻蚀速率远小于第二有源层112的材料的刻蚀速率，即第一有源层111的刻蚀速率，与第二有源层112的刻蚀速率的比值小于0.2，第二有源层112中靠近衬底1的部分刻蚀的较快，第二有源层112中远离衬底1的部分刻蚀的较慢，导致第二有源层112的边缘产生底切，薄膜晶体管10的阈值电压产生负偏，即薄膜晶体管10的特性曲线产生驼峰。同时，第二有源层112的刻蚀速率较快，第一有源层111中的刻蚀速率较慢，会导致第一表面1111的宽度L1与第二表面1121的宽度L2之差大于0.5μm，即第一有源层111和第于第二有源层112之间产生台阶，从而导致第一有源层111和第二有源层112形成“双沟道”结构，第一有源层111和第二有源层112不能作为一个整体控制薄膜晶体管10的导通和截止。
在一些实施例中，图12为第一有源层111的侧壁，与衬底1形成夹角θ1，和第二有源层112的侧壁，与衬底1的形成夹角θ2的结构图，如图9所示，第一有源层111的侧壁与衬底1的夹角θ1大致为10°～90°。比如，第一有源层111的侧壁与衬底1的夹角θ1为10°、50°或者90°。本公开的实施例不进行一一列举。这样，可以降低第一有源层111的边缘产生底切的风险，降低薄膜晶体管10的阈值电压产生负偏的风险。
第一有源层111的侧壁与衬底1的夹角θ1大于或者等于10°，比如，第一有源层111的侧壁与衬底1的夹角θ1为15°。
第一有源层111的侧壁与衬底1的夹角θ1小于90°，比如，第一有源层111的侧壁与衬底1的夹角θ1为85°，在形成第一有源层111的过程中，可以降低工艺误差，导致第一有源层111中的部分侧壁与衬底1的夹角θ1大于90°的风险，进而降低第一有源层111中的部分侧壁产生底切，导致薄膜晶体管10的阈值电压产生负偏的风险。
在一些实施例中，如图12所示，第二有源层112的侧壁与衬底1的夹角θ2大致为10°～90°，比如，第二有源层112的侧壁与衬底1的夹角θ2为10°、50°或者90°。本公开的实施例不进行一一列举。这样，可以降低第二有源层112的边缘产生底切的风险，降低薄膜晶体管10的阈值电压产生负偏的风险。
如果第二有源层112的侧壁与衬底1的夹角θ2大于或者等于10°，比如，第二有源层112的侧壁与衬底1的夹角θ2为15°。
第二有源层112的侧壁与衬底1的夹角θ2小于90°，第二有源层112的侧壁与衬底1的夹角θ2为85°，在形成第二有源层112的过程中，可以降低工艺误差，导致第二有源层112中的部分侧壁衬底1的夹角θ2大于90°的风险，进而降低第二有源层112中的部分侧壁产生底切，导致薄膜晶体管10的阈值电压产生负偏的风险。
在一些实施例中，第一有源层111的侧壁与衬底1的夹角θ1大致为10°～90°，且第二有源层112的侧壁与衬底1的夹角θ2大致为10°～90°，这样，可以降低有源层11的边缘产生底切的风险，降低薄膜晶体管10的阈值电压产生负偏的风险。示例性地，如图9所示， 第一有源层111的侧壁与衬底1的夹角θ1，与第二有源层112的侧壁与衬底1的夹角θ2不相等。或者，示例性地，如图12所示，第一有源层111的侧壁与衬底1的夹角θ1，与第二有源层112的侧壁与衬底1的夹角θ2相等。
在一些实施例中，如图12所示，第一有源层111的侧壁与衬底1的夹角θ1大致为30°～60°。示例性地，第一有源层111的侧壁与衬底1的夹角θ1为30°、45°或者60°，本公开的实施例不进行一一列举。第一有源层111与衬底1的夹角θ1小于或者等于60°，这样第一有源层111的侧壁比较倾斜，可以使第一有源层111的上方沉积的材料更好的附着于第一有源层111的侧壁上。
在一些实施例中，如图12所示，第二有源层112的侧壁与衬底1的夹角θ2大致为30°～60°。示例性地，第二有源层112的侧壁与衬底1的夹角θ2为30°、45°或者60°，本公开的实施例不进行一一列举。第二有源层112与衬底1的夹角θ2小于或者等于60°，这样第二有源层112的侧壁比较倾斜，可以使第二有源层112的上方沉积的材料更好的附着于第二有源层112的侧壁上。
第一有源层111的侧壁与衬底1的夹角θ1大致为30°～60°，和/或，第二有源层112的侧壁与衬底1的夹角θ2大致为30°～60°，这样，能够使有源层图案11上方沉积的材料更好的附着于有源层图案11的侧壁上。
如图7和图8所示，栅极G的材料可以包括银、铝、铬或者铜，本公开的实施例不进行一一列举。比如，栅极G的材料包括铜。栅极G的厚度为50nm～150nm，比如，栅极G的厚度为50nm、100nm或者150nm，本公开的实施例不进行一一列举。
如图7所示，薄膜晶体管10还包括栅极绝缘层15，栅极绝缘层15的材料可以包括氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铝(Al2O3)或者氧化钛(TiOx)，本公开的实施例不进行一一列举。比如，栅极绝缘层15的材料为氮化硅。栅极绝缘层15的厚度为100nm～200nm，比如，栅极绝缘层15的厚度为100nm、150nm或者200nm，本公开的实施例不进行一一列举。
栅极G可以位于第二有源层112远离衬底1的一侧(如图7所示)，即栅极G设置于有源层图案11的上方，薄膜晶体管10为顶栅型薄膜晶体管10。或者，栅极G可以设置于第一有源层111靠近离衬底1的一侧(如图8所示)，即栅极G位于有源层图案11的下方，薄膜晶体管10为底栅型薄膜晶体管10。
如图7所示，在薄膜晶体管10为顶栅型薄膜晶体管10的情况下，有源层图案11设置于衬底1上，栅极绝缘层15位于远离衬底1的一侧，栅极绝缘层15用于隔开栅极G和有源层图案11。栅极G设置于栅极绝缘层15远离衬底1的一侧。源极S和漏极D位于栅极G远离衬底1的一侧。
如图7所示，薄膜晶体管10还包括层间介质层16。层间介质层16位于栅极G远离 衬底1的一侧，层间介质层16用于隔开栅极G和源极S、漏极D，还用于隔开源极S和漏极D。源极S和漏极D位于层间介质层16远离衬底1的一侧，源极S和漏极D通过过孔接触有源层图案11。
层间介质层16的材料可以包括绝缘材料，比如，层间介质层16的材料包氧化硅、氮化硅、氮氧化硅，氧化铝或者氧化钛，本公开的实施例不进行一一列举。比如，层间介质层16的材料为氧化硅。层间介质层16的厚度为200nm～500nm，比如，层间介质层16的厚度为200nm、350nm或者500nm，本公开的实施例不进行一一列举。
如图12所示，第一有源层111的侧壁与衬底1的夹角θ1大致为30°～60°，和/或，第二有源层112的侧壁与衬底1的夹角θ2为大致30°～60°，这样，第一有源层111和第二有源层112的侧壁较倾斜，可以使层间介质层16较好的附着于第一有源层111和第二有源层112的侧壁，可以降低层间介质层16断裂，导致第一有源层111和第二有源层112，与，源极S和漏极D短接的风险。
如图8所示，在薄膜晶体管10为底栅型薄膜晶体管10的情况下。栅极G设置于衬底1上，栅极绝缘层15设置于栅极G远离衬底1的一侧，栅极绝缘层15用于隔开栅极G和有源层图案11。有源层图案11位于栅极绝缘层15远离衬底1的一侧。源极S和漏极D直接接触第一有源层111和第二有源层112。
第一有源层111的侧壁与衬底1的夹角θ1大致为30°～60°，和/或，第二有源层112的侧壁与衬底1的夹角θ2为大致30°～60°，这样，第一有源层111和第二有源层112的侧壁较倾斜，可以使源极S和漏极D较好的附着于第一有源层111和第二有源层112的侧壁，可以降低中的源极S和漏极D断线的风险。
如图7所示，在一些实施例中，在栅极G设置于第二有源层112远离衬底1的一侧的情况下，第二有源层112的载流子迁移率，大于第一有源层111的载流子迁移率。有源层图案11中的载流子在第二有源层112靠近栅极G的部分聚集形成导电沟道，载流子可以从源极S流到漏极D，以实现薄膜晶体管10的导通。
第二有源层112的载流子迁移率大于或者等于第一阈值(比如，第一阈值为20cm2/V·s)，可以认为第二有源层112的载流子迁移率较高。示例性地，第二有源层112的材料包括氧化铟锌(英文：Indium Zinc Oxide，简称：IZO)、氧化镓锌(英文：Indium Gallium Oxide，简称：IGO)、氧化铟镓锡(英文：Indium Gallium Tin Oxide，简称：IGTO)或者氧化铟锡锌(英文：Indium Tin Zinc Oxide，简称：ITZO)，本公开的实施例不进行一一列举。比如，第二有源层112的材料包括氧化铟镓锡。
在一些实施例中，第二有源层112的负偏压温度光照阈值电压漂移稳定性，小于第一有源层111的负偏压温度光照阈值电压漂移稳定性，第一有源层111中的氧空位和氢填隙等施主缺陷较少，能够降低有源层图案11中的氧空位和氢填隙等施主缺陷的浓度(施主缺 陷可以提供载流子)，第二有源层112中的载流子浓度不会过高，可以降低薄膜晶体管10的阈值电压产生负偏的风险，降低薄膜晶体管10的功耗。
需要说明的是：氧化物材料中的Ga-Ga键长较短，键能较大，断裂Ga-Ga键所需要的能量较多，即Ga-Ga键的稳定性较高，能够使氧化物材料中的氧空位和氢填隙等施主缺陷较少，不会使得氧化物材料中的载流子过多，降低包括Ga材料的氧化物薄膜晶体的阈值电压负偏的风险，即氧化物材料的负偏压温度光照阈值电压漂移稳定性较好。
In-In键键长较长，键能较小，断裂In-In键所需要的能量较少，即In-In的稳定性较差，导致氧化物材料中的氧空位和氢填隙等施主缺陷较多，氧化物材料中的载流子较多，导致包括In材料的氧化物薄膜晶体的阈值电压负偏，即氧化物材料的负偏压温度光照阈值电压漂移稳定性较差。
基于上述原因，在一些实施例中，第一有源层111的材料包括铟原子，铟原子的含量小于或者等于40％，比如，铟原子的含量为35％、15％或者10％，本公开的实施例不进行一一列举。第一有源层111的材料中铟原子的含量较少，第一有源层111中的氧空位和氢填隙等施主缺陷的较少，第一有源层111的负偏压温度光照阈值电压漂移稳定性较好。
在一些实施例中，第一有源层111的材料包括结晶型氧化物、高氧型氧化物或者掺杂型氧化物，本公开的实施例不进行一一列举。
示例性地，第一有源层111的材料包括结晶型氧化物，比如，第一有源层111的材料包括氧化铟镓锌(英文：Indium Gallium Zinc Oxide，简称：IGZO)。在干法刻蚀中，等离子体难以影响结晶型氧化物，第一有源层111的材料包括氧化铟镓锌，可以降低薄膜晶体管10的特性被影响的风险。同时，结晶型氧化物能够减少载流子的散射，可以使第一有源层111的载流子的浓度较高，提高第一有源层111的载流子的迁移率，进而提高有源层图案11的载流子迁移率，提高薄膜晶体管10的载流子迁移率，提高驱动薄膜晶体管10的响应速度，降低薄膜晶体管10的损耗。
或者，示例性地，第一有源层111的材料包括高氧型氧化物，比如，第一有源层111的材料包括IGZO。示例，高氧型氧化物中的氧含量的质量比的范围大约为50％～80％，比如，氧含量的质量比为50％，75％或者80％，本公开的实施例不进行一一列举。
又或者，示例性地，第一有源层111的材料包括掺杂型氧化物，掺杂型氧化物中的掺杂元素包括Al、Sn、Ga或者稀土元素等，本公开的实施例不进行一一列举。比如，第一有源层111的材料包括氧化铟锡锌铝(Al-ITZO)、氧化铟锌镨(Pr-IZO)或者Pr-IZYO，本公开的实施例不进行一一列举。
第一有源层111相较于第二有源层112远离栅极G，即第二有源层112位于第一有源层111和栅极G之间。从栅极G射向第二有源层112的光线会被栅极G阻挡。光线不能射到第二有源层112上，不会使第二有源层112的能带弯曲，降低第二有源层112中的载 流子向栅极绝缘层15漂移且被栅极绝缘层15中氧空位捕获的风险，进而降低载流子在栅极绝缘层15的界面积累，导致薄膜晶体管10的阈值电压负偏的风险。
从衬底1射向第二有源层112的光线会被第一有源层111阻挡，光线射到第一有源层111，第一有源层111产生的氧空位和氢填隙等施主缺陷较少，有源层图案11中的载流子浓度不会过高，可以降低薄膜晶体管10的阈值电压产生负偏的风险。
在一些实施例中，第一有源层111的导带大于第二有源层112的导带，这样，第二有源层112和第一有源层111之间形成电子势垒，可以降低第二有源层112中的载流子向第一有源层111扩散的风险，能够使载流子大部分位于第二有源层112，提高第二有源层112中的载流子迁移率，进而提高有源层图案11的载流子迁移率，提高薄膜晶体管10的载流子迁移率，提高薄膜晶体管10的响应速度，降低薄膜晶体管10的损耗。
在一些实施例中，如图9和图12所示，第一有源层111的厚度H1，与第二有源层112的厚度H2的比值为2～5，比如，第一有源层111的厚度H1，与第二有源层112的厚度H2的比值为2、3.5或者5，本公开的实施例不进行一一列举。
第一有源层111的厚度H1，与第二有源层112的厚度H2的比值大于或者等于2，这样，第二有源层112较薄，不会导致有源层图案11中的载流子浓度过高，薄膜晶体管10的阈值电压产生负偏，薄膜晶体管10的漏电流较大，进而导致显示装置1000的异常显示。
第一有源层111的厚度H1，第二有源层112的厚度H2的比值小于或者等于5，第一有源层111不会过厚，可以降低有源层图案11过厚导致薄膜晶体管10的阈值电压产生偏移的风险，进而降低显示装置1000显示不良的风险。
在一些实施例中，如图9所示，第一有源层111的厚度H1大于或等于20nm，第一有源层111较厚，不会导致有源层图案11中的载流子浓度过高，薄膜晶体管10的阈值电压产生负偏，薄膜晶体管10的漏电流较大。
在一些实施例中，如图9所示，第二有源层112的厚度大于或等于5nm。这样第二有源层112不会过薄，不会使得第二有源层112中的载流子的浓度较低，导致第二有源层112的载流子迁移率较低。而且在制作第二有源层112的过程中，第二有源层112的各部分薄厚均匀，第二有源层112中各部分载流子的迁移速率相同，可以提高第二有源层112的迁移速率的均匀性。同时还可以降低第二有源层112中较薄的部分大致不能通过载流子，导致第二有源层112的载流子迁移率较低的风险。
在一些实施例中，如图9所示，第一有源层111的厚度H1与第二有源层112的厚度H2之和为30nm～50nm，比如，第一有源层111的厚度H1与第二有源层112的厚度H2之和为30nm、40nm或者50nm，本公开的实施例不进行一一列举。第一有源层111的厚度H1与第二有源层112的厚度H2之和大于或者30nm，在制作有源层图案11的过程中，有源层图案11的各部分薄厚均匀，可以使有源层图案11中各部分载流子的迁移速率相同， 可以提高有源层图案11的迁移速率的均匀性。第一有源层111的厚度H1、和第二有源层112的厚度H2之和小于或者等于50nm，可以降低第二有源层112过厚，导致有源层图案11的载流子的浓度过高，导致薄膜晶体管10的阈值电压产生负偏的风险；或者，可以降低第一有源层111过厚，导致有源层图案11较厚，薄膜晶体管10的阈值电压产生偏移的风险，进而降低显示装置1000显示不良的风险。
在一些实施例中，图13为有源层图案11包括第一有源层111、第二有源层112和第三有源层113的结构图，图14为第三有源层113的第三表面1131，位于第二有源层112的第二表面内的结构图，如图13和图14所示，有源层图案11还包括第三有源层113，也就是说，薄膜晶体管10还包括第三有源层113。第三有源层113设置于第二有源层112远离衬底1的一侧。第三有源层113包括与第二有源层112接触的第三表面1131。第二有源层112还包括与第三表面1131接触的第四表面1122，第三表面1131位于第四表面1122的范围内，这样，降低有源层图案11的边缘产生底切的风险，降低薄膜晶体管10的阈值电压产生负偏的风险，降低薄膜晶体管10的功耗。
第四表面1122的边界与第三表面1131的边界间隔之差小于或等于0.5μm，能够使第二有源层112和第三有源层113作为一个整体控制薄膜晶体管10的导通和截止，即随着薄膜晶体管10的栅极G电压的变化，薄膜晶体管10只有一个开启电压，也就是说，可以降低第二有源层112和第三有源层113形成“双沟道”结构的风险，降低薄膜晶体管10的阈值电压产生负偏的风险，降低薄膜晶体管10的特性曲线出现驼峰的风险。
示例性地，如图14所示，第四表面1122的宽度L4与第三表面1131的宽度L3之差小于或等于0.5μm，也就是说，左侧边界间隔之差C与左侧边界间隔之差D的和小于或等于0.5μm。
在一些实施例中，第二有源层112的刻蚀速率，与第三有源层113的刻蚀速率的比值范围为0.2～1，第二有源层112刻蚀的较慢，第三有源层113刻蚀的较快，这样，第二有源层112相对于第三有源层113不会产生缩进，能够使第三表面1131位于第四表面1122的范围内，可以降低有源层图案11的边缘产生底切的风险，进而降低薄膜晶体管10的阈值电压产生负偏以及薄膜晶体管10的特性曲线产生驼峰的风险，进而降低薄膜晶体管10的功耗。
第二有源层112的材料的刻蚀速率远大于第三有源层113的材料的刻蚀速率，即第二有源层112的刻蚀速率，与第三有源层113的刻蚀速率的比值大于1，这样，会导致有源层图案11的边缘产生底切，进而导致薄膜晶体管10的阈值电压产生负偏。
第二有源层112的材料的刻蚀速率远小于第三有源层113的材料的刻蚀速率，即第二有源层112的刻蚀速率，与第三有源层113的刻蚀速率的比值小于0.2，第三有源层113中靠近衬底1的部分刻蚀的较快，第三有源层113中远离衬底1的部分刻蚀的慢，导致第三 有源层113的边缘产生底切，导致薄膜晶体管10的阈值电压产生负偏。同时，第三有源层113的刻蚀速率较快，第二有源层112中的刻蚀速率较慢，会导致即第三表面1131的边界，与第四表面1122的边界的间隔大于0.5μm，即第二有源层112和第三有源层113的边缘产生台阶，导致第二有源层112和第三有源层113形成“双沟道”结构，第二有源层112和第三有源层113不能作为一个整体控制薄膜晶体管10的导通和截止，存在两个栅极电压可以使薄膜晶体管10导通，薄膜晶体管10的阈值电压产生负偏。
在一些实施例中，如图14所示，第三有源层113的侧壁与衬底1的夹角θ3大致为10°～90°，示例性地，第三有源层113的侧壁与衬底1的夹角θ3为10°、50°或者90°。本公开的实施例不进行一一列举。这样，可以降低第三有源层113的边缘产生底切的风险，降低薄膜晶体管10的阈值电压产生负偏的风险。
第三有源层113的侧壁与衬底1的夹角θ3大于或者等于10°，比如，第三有源层113的侧壁与衬底1的夹角θ3为15°。
第三有源层113的侧壁与衬底1的夹角θ3小于90°，比如，第三有源层111的侧壁与衬底1的夹角θ3为85°，在形成第三有源层113的过程中，可以降低由于工艺误差，导致第三有源层113中的部分侧壁衬底1的夹角θ3大于90°的风险进而降低第三有源层113中的部分侧壁产生底切，导致薄膜晶体管10的阈值电压产生负偏的风险。
在一些实施例中，如图13和图14所示，第三有源层113的侧壁与衬底1的夹角θ3大致为30°～60°。示例性地，第三有源层113的侧壁与衬底1的夹角θ3为30°、45°或者60°，本公开的实施例不进行一一列举。第三有源层113的侧壁与衬底1的夹角θ3大于或者等于30°，可以进一步节约材料。第三有源层113的侧壁与衬底1的夹角θ3小于或者等于60°，第三有源层113的侧壁比较倾斜，可以使层间介质层16较好的附着于第三有源层113的侧壁，可以降低层间介质层16断裂，导致第一有源层111、第二有源层112和第三有源层113，与源极S和漏极D短接的风险。
第三有源层113的负偏压温度光照阈值电压漂移稳定性，大于第二有源层112的负偏压温度光照阈值电压漂移稳定性。第三有源层113的负偏压温度光照阈值电压漂移稳定性较好，第三有源层113中的氧空位和氢填隙等施主缺陷的浓度较低，能够减少有源层图案11中的氧空位和氢填隙等施主缺陷的浓度，有源层图案11中的载流子浓度不会过高，可以降低薄膜晶体管10的阈值电压产生负偏的风险，降低薄膜晶体管10的功耗。
在一些实施例中，第三有源层113的材料包括铟原子，铟原子的含量小于或者等于40％，比如，铟原子的含量为35％、15％或者1％，本公开的实施例不进行一一列举。第三有源层113的材料中铟原子的含量较少，第三有源层113中的氧空位和氢填隙等施主缺陷的浓度较低，第三有源层113的负偏压温度光照阈值电压漂移稳定性较好。
第三有源层113的材料包括结晶型氧化物、高氧型氧化物或者掺杂型氧化物，本公开 的实施例不进行一一列举。示例性地，第三有源层113的材料包括结晶型氧化物，比如，第三有源层113的材料包括氧化铟镓锌。在干法刻蚀中，等离子体难以影响结晶型氧化物，第三有源层113的材料包括氧化铟镓锌可以降低薄膜晶体管10的开关特性被影响的风险。同时，结晶型氧化物能够减少载流子的散射，可以使第三有源层113的载流子的浓度较高，提高第三有源层113的载流子的迁移率，进而提高有源层11的载流子迁移率，提高薄膜晶体管10的载流子迁移率，提高驱动薄膜晶体管10的响应速度，降低薄膜晶体管10的损耗。
或者，示例性地，第三有源层113的材料包括高氧型氧化物，第三有源层113的材料包括IGZO。比如，高氧型氧化物中的氧含量的质量比的范围大约为50％～80％，比如，氧含量的质量比为50％，75％或者80％，本公开的实施例不进行一一列举。
又或者，示例性地，第三有源层113的材料包括掺杂型氧化物，掺杂型氧化物中的掺杂元素包括Al、Sn、Ga或者稀土元素等，本公开的实施例不进行一一列举。比如，第三有源层113的材料包括氧化铟锡锌铝、氧化铟锌镨或者Pr-IZYO，本公开的实施例不进行一一列举。第三有源层113的材料可以与第一有源层111的材料相同或不同。
第三有源层113的导带大于第二有源层112的导带，这样，第三有源层113和第二有源层112之间形成电子势垒，可以降低第二有源层112中的载流子向第三有源层113扩散的风险，能够使载流子大部分位于第二有源层112，提高第二有源层112中的载流子迁移率，进而提高有源层11的载流子迁移率，提高薄膜晶体管10的载流子迁移率，提高驱动薄膜晶体管10的响应速度，降低薄膜晶体管10的损耗。
在一些实施例中，如图14所示，第三有源层113的厚度H3为5nm～10nm，示例性地，第三有源层113的厚度H3为5nm、7.5nm或者10nm。本公开的实施例不进行一一列举。比如，第三有源层113的厚度H3为5nm。
第三有源层113的厚度H3小于或者等于10nm，第三有源层113不会太厚，不会导致第三有源层113中的氧空位和氢填隙等施主缺陷较多，可以降低有源层图案11中的载流子浓度过高，导致薄膜晶体管10的阈值电压负偏的风险。
示例性地，第一有源层111的厚度H1、第二有源层112的厚度H2和第三有源层113的厚度H3之和为30nm～50nm。比如，第一有源层111的厚度H1、第二有源层112的厚度H2和第三有源层113的厚度H3之和为30nm、40nm或者50nm，本公开的实施例不进行一一列举。如果第一有源层111的厚度H1、第二有源层112的厚度H2和第三有源层113的厚度H3之和大于或者等于30nm，有源层图案11的各部分薄厚均匀，可以使有源层图案11中各部分载流子的迁移速率相同，可以提高有源层图案11的迁移速率的均匀性。第一有源层111的厚度H1、第二有源层112的厚度H2和第三有源层113的厚度H3之和小于或者等于50nm，可以降低有源层图案11的载流子的浓度过高，导致薄膜晶体管10的阈 值电压产生负偏的风险；或者，可以降低有源层图案11的厚度过厚，导致薄膜晶体管10的阈值电压产生偏移的风险，进而降低显示装置1000显示不良的风险。
在一些实施例中，图15为第一有源层111形成导电沟道的结构图，如图5和图12所示，在栅极G设置于第一有源层111靠近衬底1的一侧的情况下，第一有源层111的载流子迁移率，大于第二有源层112的载流子迁移率，有源层图案11中的载流子在第一有源层111靠近栅极G的部分聚集形成导电沟道，载流子可以从源极S流到漏极D，以实现薄膜晶体管10的导通。
示例性地，第一有源层111的载流子迁移率大于或者等于20cm2/V·s，第一有源层111的材料包括氧化铟锌、氧化镓锌、氧化铟镓锡或者氧化铟锡锌，本公开的实施例不进行一一列举。比如，第一有源层111的材料包括氧化铟镓锡。
第一有源层111的负偏压温度光照阈值电压漂移稳定性，小于第二有源层112的负偏压温度光照阈值电压漂移稳定性，第二有源层112中的氧空位和氢填隙等施主缺陷较少，能够降低有源层图案11中的氧空位和氢填隙等施主缺陷的浓度，有源层图案11中的载流子的浓度不会过高，可以降低薄膜晶体管10的阈值电压产生负偏的风险，降低薄膜晶体管10的功耗。
第二有源层112的材料包括铟原子，铟原子的含量小于或者等于40％，比如，铟原子的含量为35％、15％或者1％，本公开的实施例不进行一一列举。第二有源层112的材料中铟原子的含量较少，第二有源层112中的氧空位和氢填隙等施主缺陷的较少，第二有源层112的负偏压温度光照阈值电压漂移稳定性较好。
第二有源层112的材料包括结晶型氧化物、高氧型氧化物或者掺杂型氧化物，本公开的实施例不进行一一列举。
示例性地，第二有源层112的材料包括结晶型氧化物，比如，第二有源层112的材料包括氧化铟镓锌。在干法刻蚀中，等离子体难以影响结晶型氧化物，第二有源层112的材料包括氧化铟镓锌可以降低薄膜晶体管10的特性被影响的风险。同时，结晶型氧化物能够减少载流子的散射，可以使第二有源层112的载流子的浓度较高，提高第二有源层112的载流子的迁移率，进而提高有源层图案11的载流子迁移率，提高薄膜晶体管10的载流子迁移率，提高驱动薄膜晶体管10的响应速度，降低薄膜晶体管10的损耗。
或者，示例性地，第二有源层112的材料包括高氧型氧化物，比如第二有源层112的材料包括IGZO。示例，高氧型氧化物中的氧含量的质量比的范围大约为50％～80％，比如，氧含量的质量比为50％，75％或者80％，本公开的实施例不进行一一列举。
又或者，示例性地，第二有源层112的材料包括掺杂型氧化物，掺杂型氧化物中的掺杂元素包括Al、Sn、Ga或者稀土元素等，本公开的实施例不进行一一列举。比如，第二有源层112的材料包括氧化铟锡锌铝、氧化铟锌镨或者Pr-IZYO，本公开的实施例不进行 一一列举。
第二有源层112相较于第一有源层111远离栅极G，即第一有源层111位于第二有源层112和栅极G之间。从衬底1射向第一有源层111的光线会被栅极G阻挡，光线不能射到第一有源层111上，不会使第一有源层111的能带弯曲，降低第一有源层111中的载流子向栅极绝缘层15漂移且被栅极绝缘层15中氧空位和氢填隙捕获的风险，进而降低载流子在栅极绝缘层15的界面积累，导致薄膜晶体管10的阈值电压负偏的风险。从第二有源层112射向第一有源层111的光线会被第二有源层112阻挡，光线射到第二有源层112上，第二有源层112产生的氧空位和氢填隙等施主缺陷较少，有源层图案11中的载流子浓度不会过高，可以降低薄膜晶体管10的阈值电压产生负偏的风险。
第二有源层112的导带大于第一有源层111的导带，这样，第二有源层112和第一有源层111之间形成电子势垒，可以降低第一有源层111中的载流子向第二有源层112扩散的风险，能够使载流子大部分位于第一有源层111，提高第一有源层111中的载流子迁移率，进而提高有源层图案11的载流子迁移率，提高薄膜晶体管10的载流子迁移率，提高驱动薄膜晶体管10的响应速度，降低薄膜晶体管10的损耗。
在一些实施例中，如图15所示，第二有源层112的厚度H2，与第一有源层111的厚度H1的比值为2～5，比如，第二有源层112的厚度H2，与第一有源层111的厚度H1的比值2、3.5或者5，本公开的实施例不进行一一列举。
第二有源层112的厚度H2与第一有源层111的厚度H1的比值大于或者等于2，第一有源层112较薄，不会导致有源层图案11中的载流子浓度过高，薄膜晶体管10的阈值电压产生负偏，薄膜晶体管10的漏电流较大，导致显示装置1000的异常显示。
第二有源层112的厚度H2与第一有源层111的厚度H1的比值小于或者等于5，这样，第二有源层112不会过厚，可以降低有源层图案11过厚，导致薄膜晶体管10的阈值电压产生偏移的风险，进而降低显示装置1000显示不良的风险。
在一些实施例中，如图15所示，第一有源层111的厚度H1大于或等于5nm。第一有源层111不会过薄，不会导致第一有源层111中的载流子的浓度较低，导致第一有源层111的载流子迁移率较低。而且在制作第一有源层111的过程中，第一有源层111的各部分薄厚均匀，第一有源层111各部分的载流子迁移率相同，可以提高第一有源层111的迁移速率的均匀性，同时还可以降低第一有源层111中较薄的部分大致不能通过载流子，导致第一有源层11的载流子迁移率较低的风险。
在一些实施例中，如图15所示，第二有源层112的厚度H2大于或等于20nm，第二有源层112较厚，不会导致有源层图案11中的载流子浓度过高，薄膜晶体管10的阈值电压产生负偏，薄膜晶体管10的漏电流较大，导致显示装置1000异常显示。
在一些实施例中，如图8所示，在形成源漏导电层的过程中，刻蚀液会去除第二有源 层112的部分，因此第一有源层111的厚度和第二有源层112的厚度之和为50nm～100nm。比如，第一有源层111的厚度H1与第二有源层112的厚度H2之和为50nm、75nm或者100nm，本公开的实施例不进行一一列举。如果第一有源层111的厚度H1与第二有源层112的厚度H2之和大于或者50nm，在制作有源层图案11的过程中，有源层图案11的薄厚均匀，可以使有源层图案11中各部分载流子的迁移速率相同，可以提高有源层图案11的迁移速率的均匀性。第一有源层111的厚度和第二有源层112的厚度之和小于或者等于100nm，可以降低第一有源层111过厚，导致有源层图案11的载流子的浓度过高，薄膜晶体管10的阈值电压产生负偏的风险；或者，可以降低第二有源层112过厚，导致有源层图案11较厚，导致薄膜晶体管10的阈值电压产生偏移的风险，进而降低显示装置1000显示不良的风险。
在一些实施例中，如16A为遮光层和导电层的叠层结构图，如图4和图16A所示，阵列基板1100还包括导电层4，导电层4位于驱动电路2和发光芯片3之间。导电层4与多个薄膜晶体管10连接。导电层4包括焊盘31，焊盘31被配置为与发光芯片3连接，这样，发光芯片3与阵列基板1100连接，驱动电路2可以驱动发光芯片3发光，以使显示装置1000发光。
示例性地，导电层4材料可以包括金属，比如，导电层4可以包括银、铝、或者铜，本公开的实施例不进行一一列举。例如，导电层4的材料包括铜。导电层4的厚度为60nm～200nm，比如导电层4的厚度为60nm、120nm或者200nm，本公开的实施例不进行一一列举。
在一些实施例中，如图4和图16A所示，阵列基板1100还包括源漏导电层5，源极S和漏极D位于源漏导电层5。薄膜晶体管10的第一有源层111和第二有源层112相较于源漏导电层5更靠近衬底1。源极S和漏极D与第二有源层112接触。源漏导电层5的材料可以包括钼、铝、铜或者其他导电材料。源漏导电层5的厚度为50nm～150nm，比如，源漏导电层5的厚度为50nm、100nm或者150nm，本公开的实施例不进行一一列举。
在一些实施例中，如图4所示，阵列基板1100具有阵列区101和绑定区102，绑定区102位于阵列区101的一侧。多个薄膜晶体管10位于阵列区101内。源漏导电层5还包括位于绑定区102的引脚51，引脚51被配置为与电路板连接。电路板可以为覆晶薄膜(英文：Chip On Film，简称：COF)电路板、覆晶玻璃(英文：Chip On Glass，简称：COG)电路板、柔性(英文Flexible Printed Circuit，简称：FPC)电路板或者驱动芯片，本公开的实施例对此不做具体限定。比如电路板为柔性电路板。
相关技术中，焊盘的材料和引脚的材料均为铜，在将发光芯片绑定到焊盘上的过程中，引脚是暴露在空气中的，引脚的铜容易被氧化，铜被氧化后形成氧化铜，氧化铜的导电能力差，导致引脚的导电能力差。
为了解决上述问题，本公开的一些实施例中，阵列基板1100中的源漏导电层5的材料的还原性，低于所述导电层4的还原性，这样，源漏导电层5的材料不活泼，即引脚51的材料不活泼，可以降低引脚51被氧化的风险。
示例性地，源漏导电层5的材料包括钼，导电层4的材料包括铜或铝。钼的还原性较差，可以降低引脚51被氧化的风险。引脚51为单层结构或者多层结构。在引脚51为多层结构的情况下，引脚51中最远离衬底1的一层的材料为钼，这样，可以降低引脚51被氧化的风险。比如，引脚51包括层叠设置的铜和钼。或者，引脚51包括层叠设置的铝和钼。或者，引脚51包括层叠设置的铜、铝和钼，本公开的实施例不进行一一列举。
在一些实施例中，如图4所示，阵列基板1100还包括第二钝化层6。第二钝化层6位于源漏导电层5和导电层4之间。第二钝化层6可以降低空气中的水分和杂质进入到源漏导电层5中的风险，以降低源漏导电层5被破坏的风险，提高阵列基板1100的使用寿命。第二钝化层6还可以隔开源极S和漏极D，能够降低源极S和漏极D短路的风险。
第二钝化层6的材料包括绝缘材料，比如，第二钝化层6的材料包氧化硅、氮化硅、氮氧化硅，氧化铝或者氧化钛，本公开的实施例不进行一一列举。比如，第二钝化层6的材料包括氮化硅。第二钝化层6的厚度为200nm～400nm，比如，第二钝化层6的厚度为200nm、300nm或者400nm，本公开的实施例不进行一一列举。
在一些实施例中，如图4所示，阵列基板1100还包括绝缘保护层7。绝缘保护层7位于导电层4远离衬底1的一侧，绝缘保护层7设有位于阵列区101的避让孔。避让孔在衬底1上的正投影，与焊盘31在衬底1上的正投影至少部分交叠，这样，绝缘保护层7可以降低导电层4的部分被氧化的风险。同时焊盘31被避让孔暴露的部分被配置为与发光芯片3连接。这样可以将发光芯片3与阵列基板1100连接。
引脚51在衬底1上的正投影的至少部分，位于绝缘保护层7在衬底1上的正投影的范围之外，引脚51被绝缘保护层7暴露的部分被配置为和电路板连接，即将电路板绑定到阵列基板1100上。
绝缘保护层7的材料包括氧化硅、氮化硅、氮氧化硅，氧化铝或者氧化钛，本公开的实施例不进行一一列举。绝缘保护层的厚度为10nm～20nm，比如绝缘保护层的厚度为10nm、15nm或者20nm，本公开的实施例不进行一一列举。
在一些实施例中，如图4和图16A所示(为了展示导电层4和遮光层8，图16A中省略绝缘保护层7)，至少一个薄膜晶体管10为驱动晶体管。导电层4在衬底1上的正投影，覆盖驱动晶体管所包括的第一有源层111在衬底1上的正投影。从导电层4射向驱动晶体管的光线被导电层4阻挡，光线不能射到有源层图案11上，可以降低驱动晶体管的阈值电压产生负偏的风险。
在一些实施例中，如图16A所示，导电层4还包括金属线42，金属线42在衬底1上 的正投影，覆盖驱动晶体管所包括的第一有源层111在衬底1上的正投影。
具体地，金属线42还包括VDD走线和VSS走线，由于驱动电路的电流较大，VDD走线和VSS金属线42上的电流密度非常大，VDD走线和VSS走线制作的较宽或者较厚，VDD走线和VSS走线可以用来遮光，即VDD走线和VSS走线在衬底1上的正投影，覆盖驱动晶体管所包括的第一有源层111在衬底1上的正投影。
在一些实施例中，如图4和图16A所示，阵列基板1100还包括遮光层8，遮光层8位于薄膜晶体管10与衬底1之间，且在衬底1上的正投影，覆盖第一有源层111在衬底1上的正投影。从遮光层8射向驱动晶体管的光线被遮光层8阻挡，光线不能射到有源层图案11上，可以降低驱动晶体管的阈值电压产生负偏的风险。
遮光层8与源极S或者漏极D连接，这样可以使源漏导电层5中的电流更稳定，从而提高驱动晶体管的电学性能。
在一些实施例中，如图4所示，阵列基板1100还包括平坦化层9和第一钝化层110。平坦化层9位于源漏导电层5与导电层4之间。平坦化层9的材料可以包括树脂。第一钝化层110位于平坦化层9与导电层4之间，且分别与平坦化层9和导电层4接触。第一钝化层110的材料包括氧化硅、氮化硅、氮氧化硅，氧化铝或者氧化钛，比如，第一钝化层110的材料为氧化硅。第一钝化层110的材料和平坦化层9的材料不同能够使得第一钝化层110与导电层4之间的粘合力，大于导电层4与平坦化层9之间的粘合力，这样可以降低导电层4从阵列基板1100上脱落的风险。
平坦化层9内会存在部分水汽，在制作平坦化层9以后，为了将平坦化层9内的水汽释放，第一钝化层110设有多个第一放气孔1110，第一放气孔1110暴露平坦化层9内的部分，这样平坦化层9内的水汽可以通过第一放气孔1110释放，可以降低平坦化层9鼓包的风险。
在阵列基板1100包括绝缘保护层7的情况下，绝缘保护层7设有多个与第一放气孔1110相连接的第二放气孔71，这样平坦化层9内的水汽可以通过第一放气孔1110释放，可以降低平坦化层9鼓包的风险。
在一些实施例中，图16B为遮光层和半导体层的叠层结构图，图16C为遮光层、半导体层和栅导电层的叠层结构图，如图4、图16B和图16C所示，阵列基板1100还包括半导体层1010和栅导电层1020。如图16B所示，半导体层1010设置于衬底1上，有源层图案11位于半导体层1010上。
如图4和图16C所示，栅导电层1020设置于衬底1上，薄膜晶体管10的栅极G位于栅导电层1020上，栅导电层1020还包括存储电容器C的第一极板C1、栅极图案1003和第一连接线1004。第一极板C1位于栅极的下方。栅极图案1003位于绑定区102内，且与引脚41连接。这样，电路板可以控制薄膜晶体管10的导通或者截止。图16D为遮光层、 半导体层、栅导电层和源漏导电层的叠层结构图，如图16D所示，第一连接线1004的一端与源漏导电层4中的源极或者漏极连接。
如图4和图16D所示，源漏导电层5还包括存储电容器C的第二极板C2和第二连接线1005。第二连接线1005的一端与第一连接线1004的另一端连接。如图16A所示，第二连接线1005的另一端和焊盘31连接。
本公开的实施还提供一种薄膜晶体管10的制作方法，其中，以栅极G设置于第二有源层112远离衬底1的一侧为例，如图17所示，上述制作方法包括：S10～S70。
S10、在衬底1上沉积第一半导体材料，形成第一初始有源层。
示例性地，可以采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺沉积第一半导体材料，第一半导体材料参阅上文中的第一有源层111的材料，比如，第一半导体材料为IZYO。沉积的第一半导体材料的厚度可以是大于或者等于20nm，比如，可以是20nm，其中，第一初始有源层可以为覆盖衬底1的整层结构。
S20、在第一初始有源层上沉积第二半导体材料，形成第二初始有源层。
示例性地，可以采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺沉积第二半导体材料，第二半导体材料参阅上文中的第二有源层112的材料，比如，第二半导体材料为IGTO。沉积的第二半导体材料的厚度可以是大于或者等于5nm，比如，可以是10nm，其中，第二初始有源层可以为覆盖第一初始有源层的整层结构。
S30、图案化第一初始有源层和第二初始有源层形成第一有源层111和第二有源层112。
示例性地，可以采用诸如干法或者湿法刻蚀工艺形成第一有源层111和第二有源层112。第一有源层111和第二有源层112同时形成，不会增加额外的工序。其中，第一有源层111包括远离衬底1的第一表面1111，第二有源层112包括与第一表面1111接触的第二表面1121。第一表面1111和第二表面1121重合，第一有源层111的侧壁与衬底1的夹角θ1为41°，第二有源层112的侧壁和衬底1的夹角θ2为41°。
S40、在第二有源层112远离衬底1的一侧形成栅极绝缘层15和栅极G。
栅极绝缘层15的材料可以包括氧化硅、氮化硅、氮氧化硅，氧化铝或者氧化钛，本公开的实施例不进行一一列举。比如，栅极绝缘层15的材料包括氮化硅。栅极绝缘层15的厚度为100nm～200nm。
栅极G的材料可以包括银、铝、铬或者铜，本公开的实施例不进行一一列举，栅极G的材料包括铜。栅极G的厚度为50nm～150nm。
S50、以栅极G为掩膜对第一有源层111和第二有源层112进行掺杂工艺，完成第一有源层111和第二有源层112导体化。
S60、在栅极G远离衬底1的一侧形成层间介质层16。
层间介质层16的材料包氧化硅、氮化硅、氮氧化硅，氧化铝或者氧化钛，本公开的实施例不进行一一列举。比如，层间介质层16的材料包括氧化硅。层间介质层16的厚度为200nm～500nm。
S70、在层间介质层16远离衬底1的一侧形成源漏导电层5。
源漏导电层5的材料可以包括钼、铝、铜或者其他导电材料。源漏导电层5的厚度为50nm～150nm。源漏导电层5中的源极S和漏极D通过过孔接触第二有源层112。
需要理解的是，TFT的电流值为1.0E-08所对应的电压值大致为0，可以认为膜晶体管10的阈值电压没有产生负偏和正偏。对上述制作的薄膜晶体10进行实验得到的特性曲线如图18所示，图18中的横轴为TFT的电压值，纵轴为TFT的电流值，电流值为1.0E-08所对应的电压值大致为0，即膜晶体管10的阈值电压没有产生负偏和正偏。
本公开的实施例还提供一种阵列基板1100的制作方法，阵列基板1100具有阵列区101和绑定区102。如图19所示，上述制作方法包括：S11～S15。
S11、在衬底1上形成源漏导电层5。
源漏导电层5包括位于绑定区102的引脚51，引脚51被配置为与电路板连接。源漏导电层5的材料可以包括钼、铝、铜或者其他导电材料。源漏导电层5的厚度为50nm～150nm。
S12、在源漏导电层5远离衬底1的一侧形成导电层4。
导电层4包括位于阵列区101的焊盘31，焊盘31被配置为与发光芯片3连接。示例性地，导电层4材料可以包括金属，导电层4可以包括银、铝、或者铜，本公开的实施例不进行一一列举。比如，导电21的材料包括铜。导电层4的厚度为60nm～200nm。
S13、在所导电层4远离所述衬底1的一侧形成初始绝缘保护层701。
初始绝缘保护层701在衬底1上的正投影，覆盖导电层4在衬底1上的正投影。初始绝缘保护层701的材料包括氧化硅、氮化硅、氮氧化硅，氧化铝或者氧化钛，本公开的实施例不进行一一列举。初始绝缘保护层701的厚度为10nm～20nm。
S14、对阵列基板1100做退火热处理。
在对阵列基板1100做退火热处理的过程中，导电层4被初始绝缘保护层701覆盖，导电层4中的焊盘31不容易被氧化，可以降低焊盘31的导电能力下降的风险。
S15、去除初始绝缘保护层701的部分区域，形成多个避让孔，以形成绝缘保护层7。
避让孔在衬底1上的正投影，与焊盘31在衬底1上的正投影至少部分交叠，焊盘31被避让孔暴露的部分被配置为与发光芯片3连接。这样发光芯片3和焊盘31连接的过程不受影响。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (26)

  1. 一种薄膜晶体管，包括：
    第一有源层，设置于衬底的一侧，包括远离所述衬底的第一表面；
    第二有源层，设置于所述第一有源层远离所述衬底的一侧，包括与所述第一表面接触的第二表面；
    第一电极，在向所述衬底的正投影中，所述第一电极、所述第一有源层和所述第二有源层具有交叠区域；
    第二电极，在向所述衬底的正投影中，所述第二电极、所述一有源层和所述第二有源层具有交叠区域；
    第三电极，在向所述衬底的正投影中，所述第三电极、所述一有源层和所述第二有源层具有交叠区域，所述第三电极与所述第二电极相对设置；
    其中，所述第二表面位于所述第一表面的范围之内，第二表面的至少部分边界与所述第一表面的边界之间的间隔小于或等于0.5μm。
  2. 根据权利要求1所述的薄膜晶体管，其中，所述第一有源层靠近所述第二有源层的表面在所述衬底上的正投影，覆盖所述第二有源层靠近所述第一有源层的表面在所述衬底上的正投影。
  3. 根据权利要求1或2所述的薄膜晶体管，其中，所述第二表面包括第一区域，所述第一区域在所述衬底上的正投影，与所述第一电极在所述衬底上的正投影重合；所述第一区域的边界与所述第一表面的边界的间隔小于或等于0.5μm。
  4. 根据权利要求1～3中任一项所述的薄膜晶体管，其中，
    所述第一有源层的侧壁，与所述衬底的夹角为10°～90°；和/或，
    所述第二有源层的侧壁，与所述衬底的夹角为10°～90°。
  5. 根据权利要求1～4中任一项所述的薄膜晶体管，其中，所述第一电极设置于所述第二有源层远离所述衬底的一侧；
    其中，所述第一有源层的载流子迁移率，小于所述第二有源层的载流子迁移率，所述第一有源层的导带大于所述第二有源层的导带。
  6. 根据权利要求5所述的薄膜晶体管，其中，所述第一有源层的厚度，与所述第二有源层的厚度的比值为2～5。
  7. 根据权利要求6所述的薄膜晶体管，其中，
    所述第二有源层的厚度大于或等于5nm；和/或，
    所述第一有源层的厚度大于或等于20nm；和/或，
    所述第一有源层的厚度与所述第二有源层的厚度之和为30nm～50nm。
  8. 根据权利要求5～7中任一项所述的薄膜晶体管，其中，所述薄膜晶体管还包括：
    第三有源层，设置于所述第二有源层远离所述衬底的一侧，包括与所述第二有源层接触的第三表面；
    其中，所述第二有源层还包括与所述第三表面接触的第四表面，所述第三表面位于所述第四表面的范围内，且所述第三表面的边界与所述第四表面的边界的间隔小于或等于0.5μm。
  9. 根据权利要求8所述的薄膜晶体管，其中，所述第三有源层的侧壁，与所述衬底的夹角为10°～90°。
  10. 根据权利要求8或9所述的薄膜晶体管，其中，
    所述第三有源层的厚度为5nm～10nm；和/或，
    所述第一有源层的厚度、所述第二有源层的厚度和所述第三有源层的厚度之和为30nm～50nm。
  11. 根据权利要求8～10中任一项所述的薄膜晶体管，其中，
    所述第一有源层的材料包括氧化铟镓锌、氧化铟锌镨或者氧化铟锡锌铝；和/或，
    所述第二有源层的材料包括氧化铟锌、氧化镓锌、氧化铟镓锡或者氧化铟锡锌；和/或，
    所述第三有源层的材料包括氧化铟镓锌、氧化铟锌镨或者氧化铟锡锌铝。
  12. 根据权利要求1～4中任一项所述的薄膜晶体管，其中，所述第一电极设置于所述第一有源层靠近所述衬底的一侧；
    其中，第一有源层的载流子迁移率，大于所述第二有源层的载流子迁移率，所述第一有源层的导带小于所述第二有源层的导带。
  13. 根据权利要求12所述的薄膜晶体管，其中，所述第二有源层的厚度，与所述第一有源层的厚度的比值的范围为2～5。
  14. 根据权利要求13所述的薄膜晶体管，其中，
    所述第一有源层的厚度大于或等于5nm；和/或，
    所述第二有源层的厚度大于或等于20nm；和/或，
    所述第一有源层的厚度与所述第二有源层的厚度之和为50nm～100nm。
  15. 根据权利要求12～14中任一项所述的薄膜晶体管，其中，
    所述第一有源层的材料包括氧化铟锌、氧化镓锌、氧化铟镓锡或者氧化铟锡锌；和/或，
    所述第二有源层的材料包括氧化铟镓锌、氧化铟锌镨或者氧化铟锡锌铝。
  16. 一种阵列基板，包括：
    衬底；
    多个如权利要求1～15中任一项所述的薄膜晶体管；所述多个薄膜晶体管设置于所述衬底的一侧。
  17. 根据权利要求16所述的阵列基板，其中，还包括：
    导电层，设于所述多个薄膜晶体管远离所述衬底的一侧，且与所述多个薄膜晶体管连接，所述导电层包括焊盘，所述焊盘被配置为与发光芯片连接。
  18. 根据权利要求17所述的阵列基板，其中，所述阵列基板具有阵列区和绑定区；所述阵列基板还包括驱动电路，所述多个薄膜晶体管位于所述驱动电路内；
    所述驱动电路包括：
    源漏导电层，包括位于所述绑定区的引脚；所述引脚被配置为与电路板连接；
    其中，所述源漏导电层的材料的还原性，低于所述导电层的材料的还原性。
  19. 根据权利要求17或18所述的阵列基板，其中，所述阵列基板还包括：
    绝缘保护层，位于所述导电层远离所述衬底的一侧，设有位于所述阵列区的避让孔，所述避让孔在所述衬底上的正投影，与所述焊盘在所述衬底上的正投影至少部分交叠，所述焊盘被所述避让孔暴露的部分被配置为与发光芯片连接。
  20. 根据权利要求17～19中任一项所述的阵列基板，其中，至少一个所述薄膜晶体管为驱动晶体管；
    所述导电层在所述衬底上的正投影，覆盖所述驱动晶体管所包括的第一有源层在所述衬底上的正投影。
  21. 根据权利要求20所述的阵列基板，其中，所述阵列基板还包括：
    遮光层，位于所述驱动晶体管与所述衬底之间，且在所述衬底上的正投影，覆盖所述第一有源层在所述衬底上的正投影。
  22. 根据权利要求17～21中任一项所述的阵列基板，其中，所述阵列基板还包括：
    平坦化层，位于所述驱动电路与所述导电层之间；
    第一钝化层，位于所述平坦化层与所述导电层之间，且分别与所述平坦化层和所述导电层接触；其中，所述第一钝化层与所述导电层之间的粘合力，大于所述导电层与所述平坦化层之间的粘合力。
  23. 根据权利要求17～22中任一项所述的阵列基板，其中，还包括：
    发光芯片，设置于所述多个薄膜晶体管远离所述衬底的一侧，且与所述多个薄膜晶体管连接。
  24. 一种阵列基板的制作方法，其中，所述阵列基板具有阵列区和绑定区；
    所述制作方法包括：
    在衬底上形成源漏导电层，所述源漏导电层包括位于所述绑定区的引脚，所述引脚被配置为与电路板连接；
    在所述源漏导电层远离所述衬底的一侧形成导电层，所述导电层包括位于所述阵列区的焊盘，所述焊盘被配置为与发光芯片连接；
    在所述导电层远离所述衬底的一侧形成初始绝缘保护层，所述初始绝缘保护层在所述 衬底上的正投影，覆盖所述导电层在所述衬底上的正投影；
    对所述阵列基板做退火热处理；
    去除所述初始绝缘保护层的部分区域，形成多个避让孔，所述避让孔在所述衬底上的正投影，与所述焊盘在所述衬底上的正投影至少部分交叠。
  25. 一种显示装置，其中，所述显示装置包括：
    如权利要求23所述的阵列基板；
    液晶显示面板，设置于所述阵列基板的出光侧。
  26. 一种显示装置，其中，所述显示装置包括：
    如权利要求23所述的阵列基板。
CN202380008573.6A 2023-04-03 2023-04-03 薄膜晶体管、阵列基板及显示装置 Pending CN119096370A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2023/086000 WO2024207153A1 (zh) 2023-04-03 2023-04-03 薄膜晶体管、阵列基板及显示装置

Publications (1)

Publication Number Publication Date
CN119096370A true CN119096370A (zh) 2024-12-06

Family

ID=92970723

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202380008573.6A Pending CN119096370A (zh) 2023-04-03 2023-04-03 薄膜晶体管、阵列基板及显示装置

Country Status (3)

Country Link
US (1) US20240371887A1 (zh)
CN (1) CN119096370A (zh)
WO (1) WO2024207153A1 (zh)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7753751B2 (en) * 2004-09-29 2010-07-13 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating the display device
US9373711B2 (en) * 2013-02-27 2016-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20200287054A1 (en) * 2019-03-08 2020-09-10 Sharp Kabushiki Kaisha Semiconductor device and method for producing the same
CN110416248B (zh) * 2019-08-06 2022-11-04 京东方科技集团股份有限公司 一种显示基板及其制备方法、显示装置
CN113809182B (zh) * 2020-06-16 2023-09-08 京东方科技集团股份有限公司 金属氧化物薄膜晶体管及其制备方法、阵列基板
CN111725250B (zh) * 2020-06-29 2023-11-07 京东方科技集团股份有限公司 阵列基板及其制备方法、显示面板
CN114267684A (zh) * 2020-09-25 2022-04-01 武汉天马微电子有限公司 薄膜晶体管基板及薄膜晶体管基板的制造方法
CN112635493B (zh) * 2020-12-21 2022-09-20 昆山国显光电有限公司 显示面板的制备方法、显示面板和显示装置

Also Published As

Publication number Publication date
WO2024207153A9 (zh) 2024-11-28
US20240371887A1 (en) 2024-11-07
WO2024207153A1 (zh) 2024-10-10

Similar Documents

Publication Publication Date Title
CN104659057B (zh) 用于显示装置的阵列基板
TWI776206B (zh) 發光裝置
CN107492555B (zh) 晶体管阵列面板
CN106486492A (zh) 显示设备及其制造方法
CN111384079B (zh) 显示装置
TW201034189A (en) Semiconductor device and method for manufacturing the same
WO2019127701A1 (zh) 微型发光二极管显示面板及其制作方法
US20200335680A1 (en) Micro led structure and method of manufacturing same
EP3557618B1 (en) Electronic device
TWI718330B (zh) 半導體裝置及其製造方法
US12262601B2 (en) Light emitting display device and manufacturing method thereof
CN110391252A (zh) 电子装置
CN110611042A (zh) 一种柔性衬底基板、柔性显示面板及其制备方法
KR102595921B1 (ko) 표시장치 및 표시장치 제조방법
KR20200133890A (ko) 표시 장치 및 그 제조 방법
CN111276492B (zh) 显示装置及其oled面板、oled面板的制作方法
WO2023241297A1 (zh) 显示面板及其制造方法、显示装置
US12074221B2 (en) Array substrate and manufacturing method thereof, display panel
CN109713014A (zh) 有机发光显示面板、装置和有机发光显示面板的制造方法
JP2018133398A (ja) 半導体装置
CN119096370A (zh) 薄膜晶体管、阵列基板及显示装置
CN113471223B (zh) 显示基板及显示装置
CN114512496A (zh) 阵列基板及其制备方法、显示装置
KR102786811B1 (ko) 표시 장치
US20240274486A1 (en) Electronic device and manufacturing method thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination