CN119092549A - 半导体器件及制备方法、功率模块、功率转换电路和车辆 - Google Patents

Abstract

本发明公开了一种半导体器件及制备方法、功率模块、功率转换电路和车辆。该半导体器件包括：半导体本体，包括相对设置的第一表面和第二表面；半导体本体包括第一外延层和第二外延层，第一外延层用于支撑第二外延层；第二外延层的导电类型和第一外延层的导电类型相反；半导体本体包括碳化硅材料；或者，半导体本体包括氮化镓材料；第二外延层包括阱区和第一区域，阱区和第二外延层的导电类型和掺杂浓度相同；栅极结构，栅极结构包括栅介质层、栅极和层间介质层；栅介质层的介电常数大于氧化硅的介电常数，栅介质层的介电电容为负值，栅介质层具有自发极化特性。本发明实施例提供的技术方案提高了半导体器件的开关速度和器件可靠性。

Description

半导体器件及制备方法、功率模块、功率转换电路和车辆

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件及制备方法、功率模块、功率转换电路和车辆。

背景技术

金属-氧化物半导体场效应晶体管，简称金氧半场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)制备的半导体器件具有导通电阻小、可高速运行且开关损耗低等优点，是第三代宽禁带半导体半导体器件的发展方向。

现有的第三代宽禁带半导体MOSFET半导体器件的开关速率和器件可靠性还需要得到进一步提高，才能满足实际应用。

发明内容

本发明提供了一种半导体器件及制备方法、功率模块、功率转换电路和车辆，以提高半导体器件的开关速度和器件可靠性。

根据本发明的一方面，提供了一种半导体器件，包括：

半导体本体，包括相对设置的第一表面和第二表面；

所述半导体本体包括第一外延层和第二外延层，所述第二外延层设置于所述第一表面，所述第一外延层用于支撑所述第二外延层；

所述第二外延层的导电类型和所述第一外延层的导电类型相反；所述半导体本体包括碳化硅材料；或者，所述半导体本体包括氮化镓材料；

所述第二外延层包括阱区和第一区域，所述阱区和所述第二外延层的导电类型和掺杂浓度相同；所述第一区域设置于所述第一表面，所述第一区域和所述阱区的导电类型相反，所述阱区设置于所述第一区域远离所述第一表面的一侧；

栅极结构，所述栅极结构包括栅介质层、栅极和层间介质层；所述栅极结构位于所述第一表面，或者，所述栅极结构从所述第一表面延伸至所述半导体本体中；所述栅介质层用于绝缘所述栅极和所述半导体本体；所述栅介质层的介电常数大于氧化硅的介电常数，所述栅介质层的介电电容为负值，所述栅介质层具有自发极化特性；

源极，所述源极位于所述第一表面，或者，所述源极从所述第一表面延伸至所述半导体本体中；所述层间介质层用于绝缘所述栅极和所述源极；

漏极，所述漏极位于所述第二表面。可选地，所述栅介质层包括铁电薄膜栅介质层。

可选地，所述栅介质层的材料包括钛酸钡(BT)、钛酸铅(PT)、锆钛酸铅(PZT)、钛酸锶钡(BST)以及铌镁酸铅-钛酸铅(PMN-PT)中的至少一种。

可选地，所述栅极结构包括沟槽型栅极结构；

所述第一表面设置有第一凹槽；

所述栅介质层位于第一凹槽的底部和侧壁；

所述栅极位于所述栅介质层远离所述半导体本体的一侧；

所述层间介质层位于所述栅极远离所述栅介质层的一侧。

可选地，所述源极包括沟槽型结构；

所述第一表面设置有第二凹槽；

所述源极从所述第一表面延伸至所述第二凹槽内。

可选地，所述栅极结构包括平面型栅极结构；

所述栅介质层位于所述第一表面；

所述栅极位于所述栅介质层远离所述第一表面的一侧；

所述层间介质层位于所述栅极远离所述栅介质层的一侧。

可选地，所述源极包括平面型源极结构；

所述源极设置于所述第一表面。

根据本发明的另一方面，提供了一种半导体器件的制备方法，包括：

提供半导体本体，所述半导体本体包括相对设置的第一表面和第二表面；所述半导体本体包括第一外延层和第二外延层，所述第二外延层设置于所述第一表面，所述第一外延层用于支撑所述第二外延层；所述第二外延层的导电类型和所述第一外延层的导电类型相反；所述半导体本体包括碳化硅材料；或者，所述半导体本体包括氮化镓材料；所述第二外延层包括阱区，所述阱区和所述第二外延层的导电类型和掺杂浓度相同；

在所述第二外延层内形成第一区域，所述第一区域位于所述第一表面，所述第一区域和所述阱区的导电类型相反，所述阱区设置于所述第一区域远离所述第一表面的一侧；

在所述第一表面形成栅极结构，所述栅极结构包括栅介质层、栅极和层间介质层；所述栅极结构位于所述第一表面，或者，所述栅极结构从所述第一表面延伸至所述半导体本体中；所述栅介质层用于绝缘所述栅极和所述半导体本体；所述栅介质层的介电常数大于氧化硅的介电常数，所述栅介质层的介电电容为负值，所述栅介质层具有自发极化特性；

在所述第一表面形成源极，所述源极位于所述第一表面，或者，所述源极从所述第一表面延伸至所述半导体本体中；所述层间介质层用于绝缘所述栅极和所述源极；

在所述第二表面形成漏极。

根据本发明的另一方面，提供了一种功率模块，包括基板与至少一个如本发明实施例任意所述的半导体器件，基板用于承载半导体器件。

根据本发明的另一方面，提供了一种功率转换电路，功率转换电路用于电流转换、电压转换、功率因数校正中的一个或多个；

功率转换电路包括电路板以及至少一个如本发明实施例任意所述的半导体器件，半导体器件与电路板电连接。

根据本发明的另一方面，提供了一种车辆，包括负载以及如本发明实施例任意所述的功率转换电路，所述功率转换电路用于将交流电转换为直流电、将交流电转换为交流电、将直流电转换为直流电或者将直流电转换为交流电后，输入到所述负载。

本发明实施例提供的半导体器件及制备方法、功率模块、功率转换电路和车辆，该半导体器件中的栅极结构包括栅介质层，栅介质层的介电电容为负值，该介质电容与层间介质层引起的金属-氧化物-半导体电容串联，增大了内部栅电压，从而降低了亚阈值摆幅，甚至可以将亚阈值摆幅降低到60mV·dec^-1以下，即达到突破玻尔兹曼极限60mV·dec^-1的性能。由于亚阈值摆幅是衡量晶体管开启与关联状态之间相互转换速率的性能指标，亚阈值摆幅越小意味着MOSFET半导体器件开启或者关断的速率越快。因此，上述技术方案提高了半导体器件的开关速度。

其中，栅介质层的介电常数大于氧化硅的介电常数，更好实现了栅极和半导体本体之间的电绝缘，提高了半导体器件的载流子的输运控制能力，从而有助于降低漏电流。

且栅介质层具有自发极化特性，在撤去栅极控制电压后，由于栅介质层具有自发极化特性，还有剩余极化场能有稳定作用在碳化硅或者氮化镓半导体沟道中，作为栅介质层利用静电场效应可以起到浮栅的作用，在半导体器件工作时无需外延栅极控制电压输入，便可以有效调控沟道载流子浓度，显著抑制器件功耗，尤其是有助于深度耗尽碳化硅或者氮化镓半导体沟道中的载流子，降低漏电流。

再有，第二外延层的导电类型和第一外延层的导电类型相反，第二外延层和阱区的导电类型和掺杂浓度相等，因此第一外延层和第二外延层构成叠层PN结，阱区的形成无需对第一外延层通过离子注入工艺形成，避免了离子注入工艺对第一外延层产生晶格缺陷，减少了MOSFET半导体器件产生缺陷的可能性，改善了MOSFET半导体器件的电性能，并提高了MOSFET半导体器件的可靠性。

另，本发明实施例提供的MOSFET半导体器件是碳化硅MOSFET半导体器件或者氮化镓MOSFET半导体器件，具有高耐压、低导通电阻和高频的优点，可以进一步提高半导体器件的性能。

应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种半导体器件的结构示意图；

图2是本发明实施例提供的另一种半导体器件的结构示意图；

图3是本发明实施例提供的又一种半导体器件的结构示意图；

图4是本发明实施例提供的一种半导体器件的制备方法的流程图；

图5-图12是本发明实施例提供的一种半导体器件的制备方法各步骤对应的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进型清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及其任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或器的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或器，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

为了提高半导体器件的开关速度和器件可靠性，本发明实施例提供了如下技术方案：

如图1所示，图1是本发明实施例提供的一种半导体器件的结构示意图，该半导体器件包括：半导体本体001，包括相对设置的第一表面002和第二表面003；半导体本体001包括第一外延层101和第二外延层102；第二外延层102设置于第一表面002，第一外延层101用于支撑第二外延层102；第二外延层102的导电类型和第一外延层101的导电类型相反；半导体本体001包括碳化硅材料；或者，半导体本体001包括氮化镓材料；第二外延层102包括阱区103和第一区域112，阱区103和第二外延层102的导电类型和掺杂浓度相同；第一区域112设置于第一表面002；第一区域112和阱区103的导电类型相反，阱区103设置于第一区域112远离第一表面002的一侧；栅极结构105，栅极结构105包括栅介质层106、栅极107和层间介质层108；栅极结构105位于第一表面002，或者，栅极结构105从第一表面002延伸至半导体本体001中；栅介质层106用于绝缘栅极107和半导体本体001；栅介质层106的介电常数大于氧化硅的介电常数，栅介质层106的介电电容为负值，栅介质层106具有自发极化特性；源极109，源极109位于第一表面002，或者，源极109从第一表面002延伸至半导体本体001中；层间介质层108用于栅极107和源极109；漏极110，漏极位于第二表面003。

示例性的，如图1所示，半导体本体001包括衬底10、第一外延层101和第二外延层102。在本发明的一些实施例中，半导体本体001还可以只包括第一外延层101和第二外延层102。第一外延层101为在衬底100的基础上通过一次外延工艺形成的半导体层。第二外延层102为在第一外延层101的基础上通过一次外延工艺形成的半导体层。外延工艺包括化学气相外延生长(CVE)、分子束外延(MBD)以及原子层外延(ALE)等工艺。

在其他实施例中，半导体本体001还可以包括第二区域111，第二区域111的导电类型和第一区域112的导电类型相反，且第二区域111的掺杂浓度大于阱区103的掺杂浓度。第二区域111的设置可以更好的实现源极109和半导体本体001的欧姆接触。

碳化硅材料或者氮化镓材料作为典型的第三代宽禁带半导体材料，具有高的临界击穿电场、宽的带隙、高的热导率和高的电子饱和漂移速度等优异特性，使得采用碳化硅材料或者氮化镓材料作为MOSFET半导体器件的沟道材料时，器件展现出高击穿电压、低导通电阻、高电流密度、高散热性和高开关速度等优点。其中，碳化硅材料的临界击穿电场是硅材料的临界击穿电场近10倍，碳化硅材料的带隙是硅材料带隙的近3倍，碳化硅材料的热导率是硅材料的热导率的近3倍。综上，碳化硅MOSFET半导体器件或者氮化镓MOSFET半导体器件，具有高耐压、低导通电阻和高频的优点，可以进一步提高半导体器件的性能。

本发明实施例提供的MOSFET半导体器件，栅极结构105包括栅介质层106，栅介质层106的介电电容为负值，该介质电容与层间介质层108引起的金属-氧化物-半导体电容串联，增大了内部栅电压，从而降低了亚阈值摆幅，甚至可以将亚阈值摆幅降低到60mV·dec^-1以下，即达到突破玻尔兹曼极限60mV·dec^-1的性能。由于亚阈值摆幅是衡量晶体管开启与关联状态之间相互转换速率的性能指标，亚阈值摆幅越小意味着MOSFET半导体器件开启或者关断的速率越快。因此，上述技术方案提高了半导体器件的开关速度。

其中，栅介质层106的介电常数大于氧化硅的介电常数，更好实现了栅极107和半导体本体001之间的电绝缘，提高了半导体器件的载流子的输运控制能力，从而有助于降低漏电流。

且栅介质层106具有自发极化特性，在撤去栅极控制电压后，由于栅介质层106具有自发极化特性，还有剩余极化场能够稳定作用在碳化硅或者氮化镓半导体沟道中，作为栅介质层利用静电场效应可以起到浮栅的作用，在半导体器件工作时无需外延栅极控制电压输入，便可以有效调控沟道载流子浓度，显著抑制器件功耗，尤其是有助于深度耗尽碳化硅或者氮化镓半导体沟道中的载流子，降低漏电流。

再有，第二外延层102的导电类型和第一外延层101的导电类型相反，第二外延层102和阱区103的导电类型和掺杂浓度相等，因此第一外延层101和第二外延层102构成叠层PN结，阱区103的形成无需对第一外延层101通过离子注入工艺形成，避免了离子注入工艺对第一外延层101产生晶格缺陷，减少了MOSFET半导体器件产生缺陷的可能性，改善了MOSFET半导体器件的电性能，并提高了MOSFET半导体器件的可靠性。另，本发明实施例提供的MOSFET半导体器件是碳化硅MOSFET半导体器件或者氮化镓MOSFET半导体器件，具有高耐压、低导通电阻和高频的优点，可以进一步提高半导体器件的性能。

可选地，在上述技术方案的基础，栅介质层106包括铁电薄膜栅介质层。

具体的，铁电薄膜栅介质层会引入铁电介质电容，铁电介质电容为负值，铁电介质电容与层间介质层108引起的金属-氧化物-半导体电容串联，增大了内部栅电压，从而降低了亚阈值摆幅，进而提高了半导体器件的开关速度。

其中，铁电薄膜栅介质层的介电常数可以达到10³法/米左右，大于氧化硅的介电常数，更好实现了栅极107和第二外延层102之间的电绝缘，提高了半导体器件的载流子的输运控制能力，从而有助于降低漏电流。

且铁电薄膜栅介质层具有自发极化特性，在撤去栅极控制电压后，由于铁电薄膜栅介质层具有自发极化特性，还有剩余极化场能够稳定作用在碳化硅或者氮化镓半导体沟道中，作为栅介质层利用静电场效应可以起到浮栅的作用，在半导体器件工作时无需外延栅极控制电压输入，便可以有效调控沟道载流子浓度，显著抑制器件功耗，尤其是有助于深度耗尽碳化硅或者氮化镓半导体沟道中的载流子，降低漏电流。

可选地，在上述技术方案的基础上，栅介质层106的材料包括钛酸钡(BT)、钛酸铅(PT)、锆钛酸铅(PZT)、钛酸锶钡(BST)以及铌镁酸铅-钛酸铅(PMN-PT)中的至少一种，上述材料均属于铁电薄膜栅介质层。

本发明实施例提供的MOSFET半导体器件适用于平面型MOSFET半导体器件、单沟槽型MOSFET半导体器件以及双沟槽型MOSFET半导体器件。

如图2所示，图2是本发明实施例提供的另一种半导体器件的结构示意图，该半导体器件为平面型MOSFET半导体器件，栅极结构105包括平面型栅极结构。源极109包括平面型源极结构。其中，栅介质层106位于第一表面002；栅极107位于栅介质层106远离第一表面002的一侧；层间介质层108位于栅极107远离栅介质层106的一侧。源极109设置于第一表面002。

如图1所示，该半导体器件为单沟槽型MOSFET半导体器件，栅极结构105包括沟槽型栅极结构；第一表面002设置有第一凹槽；栅介质层106位于第一凹槽的底部和侧壁；栅极107位于栅介质层106远离半导体本体001的一侧；层间介质层108位于栅极107远离栅介质层106的一侧。源极109包括平面型源极结构，源极109设置于第一表面002。沟槽型栅极结构的设置可以有效抑制JFET效应，进一步降低导通电阻。

如图3所示，图3是本发明实施例提供的又一种半导体器件的结构示意图，该半导体器件为双沟槽型MOSFET半导体器件，栅极结构105包括沟槽型栅极结构；第一表面002设置有第一凹槽；栅介质层106位于第一凹槽的底部和侧壁；栅极107位于栅介质层106远离半导体本体001的一侧；层间介质层108位于栅极107远离栅介质层106的一侧。源极109包括沟槽型源极结构；第二表面003设置有第二凹槽；源极109从第一表面002延伸至第二凹槽内。沟槽型栅极结构可以有效抑制JFET效应，进一步降低导通电阻。槽型源极结构中，源极109下方的第二区域111和第一外延层101的漂移区构成耗尽层，可以有效缓解栅介质层106下方的电场分布。

本发明实施例还提供了一种半导体器件的制备方法。如图4所示，图4是本发明实施例提供的一种半导体器件的制备方法的流程图，以图1示出的半导体器件为例，该半导体器件的制备方法包括如下步骤：

S110、提供半导体本体，半导体本体包括相对设置的第一表面和第二表面；半导体本体包括第一外延层和第二外延层，第二外延层设置于第一表面，第一外延层用于支撑第二外延层；第二外延层的导电类型和第一外延层的导电类型相反；半导体本体包括碳化硅材料；或者，半导体本体包括氮化镓材料；第二外延层包括阱区，阱区和第二外延层的导电类型相同。

如图1所示，半导体本体001包括衬底10、第一外延层101和第二外延层102。在本发明的一些实施例中，半导体本体001还可以只包括第一外延层101和第二外延层102。第一外延层101为在衬底100的基础上通过一次外延工艺形成的半导体层。第二外延层102为在第一外延层101的基础上通过一次外延工艺形成的半导体层。外延工艺包括化学气相外延生长(CVE)、分子束外延(MBD)以及原子层外延(ALE)等工艺。

示例性的，半导体本体001包括衬底10、第一外延层101和第二外延层102时，提供半导体本体001包括如下步骤：

如图5所示，提供衬底100。衬底100包括碳化硅材料或者氮化镓材料。当MOSFET半导体器件为N沟道MOSFET半导体器件时，衬底100可以是N+衬底。当MOSFET半导体器件为P沟道MOSFET半导体器件时，衬底100可以是P+衬底。

如图5所示，通过外延生长工艺在衬底100的一侧形成第一外延层101。当MOSFET半导体器件为N沟道MOSFET半导体器件时，第一外延层101可以是N-外延层。当MOSFET半导体器件为P沟道MOSFET半导体器件时，第一外延层101可以是P-外延层。第一外延层101包括碳化硅材料或者氮化镓材料。

如图6所示，通过外延生长工艺在第一外延层101远离衬底100的一侧形成第二外延层102，其中，第二外延层102的导电类型和第一外延层101的导电类型相反。

当MOSFET半导体器件为N沟道MOSFET半导体器件时，第二外延层102可以是P-外延层。当MOSFET半导体器件为P沟道MOSFET半导体器件时，第二外延层102可以是N-外延层。第二外延层102包括碳化硅材料或者氮化镓材料。

S120、在第二外延层内形成第一区域，第一区域位于第一表面，第一区域和阱区的导电类型相反，阱区设置于第一区域远离第一表面的一侧。

通过重掺杂高温离子注入工艺在第二外延层102远离第一外延层101的一侧形成第一区域112的过程如下：

如图7所示，通过重掺杂高温离子注入工艺在第二外延层102形成第二区域111。如图8所示，通过重掺杂高温离子注入工艺在第二外延层102形成第一区域112。其中，第二外延层102包括阱区103、第一区域112和第二区域111，阱区103和第二外延层102的导电类型以及掺杂浓度相同；第二外延层102除去第一区域112和第二区域111的部分为阱区103。第一区域112的设置是为了实现源极109和半导体本体001的良好的欧姆接触。第二区域111的设置可以更好的实现源极109和半导体本体001的欧姆接触。

具体的，当MOSFET半导体器件为N沟道MOSFET半导体器件时，阱区103可以是P-阱区，第二区域111可以是P+区域，第一区域112可以是N+区域。当MOSFET半导体器件为P沟道MOSFET半导体器件时，阱区103可以是N-阱区，第二区域111可以是N+区域，第一区域112可以是P+区域。

需要说明的是，在其他实施例中，半导体本体001还可以仅包括第一区域112。

具体的，第二外延层102的导电类型和第一外延层101的导电类型相反，第二外延层102的导电类型和掺杂浓度与阱区103，因此第一外延层101和第二外延层102构成叠层PN结，阱区103的形成无需对第一外延层101通过离子注入工艺形成，避免了离子注入工艺对第一外延层101产生晶格缺陷，减少了MOSFET半导体器件产生缺陷的可能性，改善了MOSFET半导体器件的电性能，并提高了MOSFET半导体器件的可靠性。

S130、在第一表面形成栅极结构，栅极结构包括栅介质层、栅极和层间介质层；栅极结构位于第一表面，或者，栅极结构从第一表面延伸至半导体本体中；栅介质层用于绝缘栅极和半导体本体；栅介质层的介电常数大于氧化硅的介电常数，栅介质层的介电电容为负值，栅介质层具有自发极化特性；

在此，以图1示出的单沟槽型MOSFET半导体器件为例进行说明，栅极结构105从第一表面002延伸至半导体本体001中，在第一表面002形成栅极结构105的过程如下：

如图9所示，在第一表面002形成第一凹槽T1。如图10所示，通过淀积工艺，在第一凹槽T1的底部和侧壁形成栅介质层106。栅介质层106的介电常数大于氧化硅的介电常数，栅介质层106的介电电容为负值，栅介质层106具有自发极化特性。如图11所示，在栅介质层106远离半导体本体001的一侧形成栅极107。如图12所示，在栅极107远离栅介质层106的一侧形成层间介质层108。图3示出的双沟槽型MOSFET半导体器件中栅极结构105的制备过程可以参照图9-图12示出的步骤。沟槽型栅极结构的设置可以有效抑制JFET效应，进一步降低导通电阻。

图2示出的平面型MOSFET半导体器件中栅极结构105的制备过程，无需在第一表面002形成第一凹槽T1。

其中，栅极107为多晶硅材料。

S140、在第一表面形成源极，源极位于第一表面，或者，源极从第一表面延伸至半导体本体中；层间介质层用于绝缘栅极和源极。

以图1示出的单沟槽型MOSFET半导体器件为例进行说明，如图1所示，在第一表面002形成源极109，该源极109为平面型源极结构。

图3示出的双沟槽型MOSFET半导体器件中源极109为沟槽型源极结构，需要在第一表面002形成第二凹槽，然后在第二凹槽形成源极109。槽型源极结构中，源极109下方的第二区域111和第一外延层101的漂移区构成耗尽层，可以有效缓解栅介质层106下方的电场分布。

图2示出的平面型MOSFET半导体器件中源极109为平面型源极结构，无需在第一表面002形成放置源极109的第二凹槽。

S150、在第二表面形成漏极。

如图1所示，通过成膜工艺在第二表面003形成漏极110。示例性的，在本实施例中，第二表面003为衬底100远离第一外延层101的一侧的表面。

本发明实施例制备的MOSFET半导体器件，栅极结构105包括栅介质层106，栅介质层106的介电电容为负值，该介质电容与层间介质层108引起的金属-氧化物-半导体电容串联，增大了内部栅电压，从而降低了亚阈值摆幅，甚至可以将亚阈值摆幅降低到60mV·dec^-1以下，即达到突破玻尔兹曼极限60mV·dec^-1的性能。由于亚阈值摆幅是衡量晶体管开启与关联状态之间相互转换速率的性能指标，亚阈值摆幅越小意味着MOSFET半导体器件开启或者关断的速率越快。因此，上述技术方案提高了半导体器件的开关速度。

其中，栅介质层106的介电常数大于氧化硅的介电常数，更好实现了栅极107和半导体本体001之间的电绝缘，提高了半导体器件的载流子的输运控制能力，从而有助于降低漏电流。

且栅介质层106具有自发极化特性，在撤去栅极控制电压后，由于栅介质层106具有自发极化特性，还有剩余极化场能够稳定作用在碳化硅或者氮化镓半导体沟道中，作为栅介质层利用静电场效应可以起到浮栅的作用，在半导体器件工作时无需外延栅极控制电压输入，便可以有效调控沟道载流子浓度，显著抑制器件功耗，尤其是有助于深度耗尽碳化硅或者氮化镓半导体沟道中的载流子，降低漏电流。

再有，第二外延层102的导电类型和第一外延层101的导电类型相反，第二外延层102和阱区103的导电类型和掺杂浓度相等，因此第一外延层101和第二外延层102构成叠层PN结，阱区103的形成无需对第一外延层101通过离子注入工艺形成，避免了离子注入工艺对第一外延层101产生晶格缺陷，减少了MOSFET半导体器件产生缺陷的可能性，改善了MOSFET半导体器件的电性能，并提高了MOSFET半导体器件的可靠性。

可选地，在上述技术方案的基础，栅介质层106包括铁电薄膜栅介质层。

具体的，铁电薄膜栅介质层会引入铁电介质电容，铁电介质电容为负值，铁电介质电容与层间介质层108引起的金属-氧化物-半导体电容串联，增大了内部栅电压，从而降低了亚阈值摆幅，进而提高了半导体器件的开关速度。

其中，铁电薄膜栅介质层的介电常数可以达到10³法/米左右，大于氧化硅的介电常数，更好实现了栅极107和第二外延层102之间的电绝缘，提高了半导体器件的载流子的输运控制能力，从而有助于降低漏电流。

且铁电薄膜栅介质层具有自发极化特性，在撤去栅极控制电压后，由于铁电薄膜栅介质层具有自发极化特性，还有剩余极化场能够稳定作用在碳化硅或者氮化镓半导体沟道中，作为栅介质层利用静电场效应可以起到浮栅的作用，在半导体器件工作时无需外延栅极控制电压输入，便可以有效调控沟道载流子浓度，显著抑制器件功耗，尤其是有助于深度耗尽碳化硅或者氮化镓半导体沟道中的载流子，降低漏电流。

可选地，在上述技术方案的基础上，栅介质层106的材料包括钛酸钡(BT)、钛酸铅(PT)、锆钛酸铅(PZT)、钛酸锶钡(BST)以及铌镁酸铅-钛酸铅(PMN-PT)中的至少一种，上述材料均属于铁电薄膜栅介质层。

本发明实施例提供了一种功率模块，包括基板与至少一个本发明任意实施例任意所述的半导体器件，基板用于承载半导体器件。因此，该功率模块包括本发明任意实施例任意所述的半导体器件的有益效果，在此不再赘述。

本发明实施例提供了一种功率转换电路，功率转换电路用于电流转换、电压转换、功率因数校正中的一个或多个；功率转换电路包括电路板以及至少一个本发明任意实施例任意所述的半导体器件，半导体器件与电路板电连接。

因此，该功率转换电路包括本发明任意实施例任意所述的半导体器件的有益效果，在此不再赘述。

本发明实施例还提供了一种车辆，包括负载以及如本发明实施例任意的功率转换电路，功率转换电路用于将交流电转换为直流电、将交流电转换为交流电、将直流电转换为直流电或者将直流电转换为交流电后，输入到负载。因此，该车辆包括本发明任意实施例任意所述的功率转换电路的有益效果，在此不再赘述。

应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发明中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本发明的技术方案所期望的结果，本文在此不进行限制。

上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。

Claims (11)

1.一种半导体器件，其特征在于，包括：

半导体本体，包括相对设置的第一表面和第二表面；

所述半导体本体包括第一外延层和第二外延层，所述第二外延层设置于所述第一表面，所述第一外延层用于支撑所述第二外延层；

所述第二外延层的导电类型和所述第一外延层的导电类型相反；所述半导体本体包括碳化硅材料；或者，所述半导体本体包括氮化镓材料；

所述第二外延层包括阱区和第一区域，所述阱区和所述第二外延层的导电类型和掺杂浓度相同；所述第一区域设置于所述第一表面，所述第一区域和所述阱区的导电类型相反，所述阱区设置于所述第一区域远离所述第一表面的一侧；

栅极结构，所述栅极结构包括栅介质层、栅极和层间介质层；所述栅极结构位于所述第一表面，或者，所述栅极结构从所述第一表面延伸至所述半导体本体中；所述栅介质层用于绝缘所述栅极和所述半导体本体；所述栅介质层的介电常数大于氧化硅的介电常数，所述栅介质层的介电电容为负值，所述栅介质层具有自发极化特性；

源极，所述源极位于所述第一表面，或者，所述源极从所述第一表面延伸至所述半导体本体中；所述层间介质层用于绝缘所述栅极和所述源极；

漏极，所述漏极位于所述第二表面。

2.根据权利要求1所述的半导体器件，其特征在于，所述栅介质层包括铁电薄膜栅介质层。

3.根据权利要求2所述的半导体器件，其特征在于，所述栅介质层的材料包括钛酸钡(BT)、钛酸铅(PT)、锆钛酸铅(PZT)、钛酸锶钡(BST)以及铌镁酸铅-钛酸铅(PMN-PT)中的至少一种。

4.根据权利要求1所述的半导体器件，其特征在于，所述栅极结构包括沟槽型栅极结构；

所述第一表面设置有第一凹槽；

所述栅介质层位于第一凹槽的底部和侧壁；

所述栅极位于所述栅介质层远离所述半导体本体的一侧；

所述层间介质层位于所述栅极远离所述栅介质层的一侧。

5.根据权利要求4所述的半导体器件，其特征在于，所述源极包括沟槽型结构；

所述第一表面设置有第二凹槽；

所述源极从所述第一表面延伸至所述第二凹槽内。

6.根据权利要求1所述的半导体器件，其特征在于，所述栅极结构包括平面型栅极结构；

所述栅介质层位于所述第一表面；

所述栅极位于所述栅介质层远离所述第一表面的一侧；

所述层间介质层位于所述栅极远离所述栅介质层的一侧。

7.根据权利要求4或6所述的半导体器件，其特征在于，所述源极包括平面型源极结构；

所述源极设置于所述第一表面。

8.一种半导体器件的制备方法，其特征在于，包括：

提供半导体本体，所述半导体本体包括相对设置的第一表面和第二表面；所述半导体本体包括第一外延层和第二外延层，所述第二外延层设置于所述第一表面，所述第一外延层用于支撑所述第二外延层；所述第二外延层的导电类型和所述第一外延层的导电类型相反；所述半导体本体包括碳化硅材料；或者，所述半导体本体包括氮化镓材料；所述第二外延层包括阱区，所述阱区和所述第二外延层的导电类型和掺杂浓度相同；

在所述第二外延层内形成第一区域，所述第一区域位于所述第一表面，所述第一区域和所述阱区的导电类型相反，所述阱区设置于所述第一区域远离所述第一表面的一侧；

在所述第一表面形成栅极结构，所述栅极结构包括栅介质层、栅极和层间介质层；所述栅极结构位于所述第一表面，或者，所述栅极结构从所述第一表面延伸至所述半导体本体中；所述栅介质层用于绝缘所述栅极和所述半导体本体；所述栅介质层的介电常数大于氧化硅的介电常数，所述栅介质层的介电电容为负值，所述栅介质层具有自发极化特性；

在所述第一表面形成源极，所述源极位于所述第一表面，或者，所述源极从所述第一表面延伸至所述半导体本体中；所述层间介质层用于绝缘所述栅极和所述源极；

在所述第二表面形成漏极。

9.一种功率模块，其特征在于，包括基板与至少一个如权利要求1-7任一所述的半导体器件，基板用于承载半导体器件。

10.一种功率转换电路，其特征在于，所述功率转换电路用于电流转换、电压转换、功率因数校正中的一个或多个；

所述功率转换电路包括电路板以及至少一个如权利要求1-7所述的半导体器件，半导体器件与电路板电连接。

11.一种车辆，其特征在于，包括负载以及如权利要求10所述的功率转换电路，所述功率转换电路用于将交流电转换为直流电、将交流电转换为交流电、将直流电转换为直流电或者将直流电转换为交流电后，输入到所述负载。