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CN1190291A - 锁相环电路 - Google Patents

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CN1190291A
CN1190291A CN97118419A CN97118419A CN1190291A CN 1190291 A CN1190291 A CN 1190291A CN 97118419 A CN97118419 A CN 97118419A CN 97118419 A CN97118419 A CN 97118419A CN 1190291 A CN1190291 A CN 1190291A
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CN
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CN97118419A
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今野秀纪
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Original Assignee
Mitsubishi Electric Corp
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Abstract

提供一种能减低耗电量的PLL(锁相环)电路。本发明的PLL电路由接受基准时钟和反馈时钟的相位比较器、接受Down脉冲及Up脉冲的电荷泵、按照该电荷泵的输出充电放电的环路滤波器、根据该环路滤波器的输出电压输出频率信号的电压控制振荡器构成,在相位比较器上设有断电输入端子,当输入断电信号时,强制性地使从相位比较器输出的Down脉冲及Up脉冲分别为逻辑“L”及逻辑“H”,从而在电荷泵中的晶体管内没有电流流过,因而能减低耗电量。

Description

锁相环电路
本发明涉及以减低锁相环(PLL)电路的耗电量为目的的电路。
PLL电路是一种具有输出与输入信号同步的信号的功能的电路。目前，在采用CMOS工艺的电子计算机中使用的逻辑ASIC(专用集成电路)中要求高速动作(约50MHz以上)，因而不能忽视随着配线电阻因芯片面积的大规模化而增大所带来的时钟相位差的影响。PLL具有减小在芯片内的触发器(FF)之间产生的时钟相位差以及相对于来自外部的时钟调整由FF供给的时钟时序的作用。
图13示出现有的PLL电路。在图13中，100是PLL电路，110是相位比较器(PD)，120是电荷泵(CP)，130是环路滤波器(F)，140是电压控制振荡器(VCO)，150是分频器(DIV)。当供给相位比较器110的时钟频率与电压控制振荡器140的输出频率相同的场合，不需要上述的分频器150。
其次，用图2及图13～图17说明PLL电路100的动作。例如，如图2所示，相位比较器110由多个逻辑元件构成，用于检测基准时钟CLK与反馈时钟FB的相位差。如反馈时钟FB的相位滞后于基准时钟CLK的相位，则在相位比较器110的Up端子输出脉冲宽度与该相位差对应的上升脉冲，如反馈时钟FB的相位超前于基准时钟CLK的相位，则在相位比较器110的Down端子输出脉冲宽度与该相位差对应的下降脉冲。如反馈时钟FB与基准时钟CLK同步，则在相位比较器110的Up端子输出逻辑「L」信号，在相位比较器110的Down端子输出逻辑「H」信号。
当电荷泵120从相位比较器110接受Up脉冲时，进行操作使环路滤波器130充电，当接受Down脉冲时，进行操作使环路滤波器130放电。当从电荷泵120收到Up脉冲后环路滤波器130的端子电压上升时，电压控制振荡器140的振荡频率上升。另一方面，当从电荷泵120收到Down脉冲后环路滤波器130的端子电压下降时，电压控制振荡器140的振荡频率下降。电压控制振荡器140的输出频率通过分频器150后作为相位比较器110的反馈时钟FB进行反馈。
如开始时反馈时钟FB的频率低于基准时钟CLK的频率(反馈时钟FB的相位滞后于基准时钟CLK的相位)，则如上所述电压控制振荡器140的输出频率上升，所以反馈时钟FB的频率上升，并使其与基准时钟CLK的相位差减小。因此，电压控制振荡器140的输出频率接近于基准时钟CLK的频率。如开始时反馈时钟FB的频率高于基准时钟CLK的频率(反馈时钟FB的相位超前于基准时钟CLK的相位)，则如上所述电压控制振荡器140的输出频率下降，所以反馈时钟FB的频率下降，并使其与基准时钟CLK的相位差减小。
按照这种方式，电压控制振荡器140的输出频率接近于基准时钟CLK的频率。如上所述，反馈时钟FB的频率(与电压控制振荡器140输出频率成比例的频率)无论大于还是小于基准时钟CLK的频率，PLL电路100的操作都能使反馈时钟FB的频率接近于基准时钟CLK的频率，从而将电压控制振荡器140的频率锁定在固定的频率上。
以下，说明PLL电路100各部分的动作。图14是表示图13的电荷泵120的详细电路的图。电荷泵120是一种模拟电路，由多个电阻器及多个CMOS晶体管构成。根据在Up端子及Down端子上输入的来自相位检测器、即相位比较器110的脉冲宽度决定流过输出级晶体管的微小电流。此外，电荷泵120输出级晶体管对相位检测器增益的大小有很大影响。
在图14中，10是Down脉冲处理电路，20是Up脉冲处理电路，30□是输出信号处理电路，1、3、5是P型MOS晶体管，2、4、6是N型MOS晶体管，21是输入Down脉冲的Down脉冲输入端子，22是输入Up脉冲的Up脉冲输入端子，23是电荷泵120的输出端子。
在Down脉冲处理电路10中，Down脉冲输入端子21与P型MOS晶体管1及N型MOS晶体管2的栅极连接。P型MOS晶体管1的源极与电源Vdd连接，P型MOS晶体管1的漏极通过电阻器12连接于N型MOS晶体管2的漏极，N型MOS晶体管2的源极接地。电阻器11□连接在电源Vdd与P型MOS晶体管1的漏极之间。
在Up脉冲处理电路20中，Up脉冲输入端子22与P型MOS晶体管3及N型MOS晶体管4的栅极连接。P型MOS晶体管3的源极与电源Vdd连接，P型MOS晶体管3的漏极通过电阻器13连接于N型MOS晶体管4的漏极，N型MOS晶体管4的源极接地。电阻器14连接在N型MOS晶体管4的漏极与地之间。
在输出信号处理电路30中，P型MOS晶体管5的源极与电源Vdd连接，P型MOS晶体管5的漏极连接于N型MOS晶体管6的漏极，N型MOS晶体管6的源极接地。P型MOS晶体管5的栅极连接于电阻器11与电阻器12的连接点，N型MOS晶体管6的栅极连接于电阻器13与电阻器14的连接点。输出端子23连接于P型MOS晶体管5的漏极与N型MOS晶体管6的漏极的连接点。
图15是表示现有的环路滤波器130的结构的图。如图15所示，环路滤波器130由电阻器191及静电电容器192构成。由该电阻器191及静电电容器192的值决定着PLL电路整个系统的稳定性及适应性。
图16是表示现有的分频器150一例的图。在图16中，151是输入端子，152是第1触发器，153是第2触发器，154是输出端子，155是断电信号输入端子。从输入端子151输入的信号输入到分频器150的输入端子T，并从输入端子T输入到触发器152的输入端子T1，触发器152的输出端子Q1与触发器153的输入端子T2连接，触发器153的输出端子Q2输出到分频器150的输出端子Q，输出端子Q与输出端子154连接。断电信号输入端子155是输入用来使分频器150的动作停止的断电信号的端子。该断电信号输入端子155连接于分频器150的复位端子R，复位端子R与触发器152的复位端子R1及触发器153的复位端子R2相连接。触发器152、153如在复位端子R1及R2上接收到断电信号，则使分频器150复位，并停止从其输出端子Q向相位比较器110供给反馈时钟FB。
图16，例如是1/4分频的分频器，在基准时钟CLK大约为电压控制振荡器140输出频率的1/4时使用。基准时钟CLK与电压控制振荡器140的输出频率的关系如为其他分频关系时虽必须改变分频器的分频比，但只需增加触发器的级数即可简单地改变其分频比。
在分频器150中，在输入端子151上输入的来自电压控制振荡器140的信号，由触发器152进行1/2分频，然后再由触发器153进行1/2分频，并将4分频后的频率作为反馈时钟FB信号从输出端子154供给相位比较器110。
图17是表示电压控制振荡器140的结构的图。在图17中，141是控制电压输入端子，142是断电信号输入端子，143是输出端子，144是P型MOS晶体管，145是N型MOS晶体管，146是N型MOS晶体管，147是P型MOS晶体管，148是N型MOS晶体管，输入选择器41-1～41-5是P型MOS晶体管，42-1～42-5是N型MOS晶体管，43-1～43-5是反相器，45是N型MOS晶体管，46是P型MOS晶体管，47是N型MOS晶体管，48是反相器。
P型MOS晶体管144、N型MOS晶体管145、N型MOS晶体管146，如图所示串联连接，P型MOS晶体管144的源极与电源Vdd连接，N型MOS晶体管146的源极接地。N型MOS晶体管145的栅极与控制电压输入端子141连接。P型MOS晶体管144与P型MOS晶体管147按电流镜的形式连接。P型MOS晶体管147及N型MOS晶体管148，同样连接在电源Vdd与地之间。P型MOS晶体管41-1～41-5分别与P型MOS晶体管144按电流镜的形式连接，N型MOS晶体管42-1～42-5分别与P型MOS晶体管148按电流镜的形式连接。反相器43-1～43-5分别连接在P型MOS晶体管41-1～41-5与N型MOS晶体管42-1～42-5之间。反相器43-5的输出端子与反相器43-1的输入端子相连接。
P型MOS晶体管46与N型MOS晶体管47串联连接，并连接在电源Vdd与地之间。P型MOS晶体管46与N型MOS晶体管47各自的栅极端子连接在一起，并与反相器43-5的输出端子相连接。P型MOS晶体管46的漏极与N型MOS晶体管47的漏极的连接点连接于输出端子143。P型MOS晶体管46连接在反相器43-5的输出端子与地之间。在断电输入端子142上输入的断电信号连接于N型MOS晶体管146的栅极，并通过反相器48与N型MOS晶体管45的栅极相连接。
以下，简单说明按如上方式连接的电压控制振荡器140的动作。电压控制振荡器140的中心部由电流控制用电流镜像电路及用于使VCO振荡的奇数级反相器环形振荡器43-1～43-5构成。VCO的振荡频率由流过电流镜的电流值决定，该电流值取决于电流镜部分的电阻值。与该电流值相同的电流还供给后级的各反相器，如电流值大，则输出振荡频率变高，如电流值小，则输出振荡频率变低。该电流镜像电路的电流值由施加到控制电压输入端子141的电压大小决定，如控制电压输入端子141的电压变大，则流过N型MOS晶体管145的电流、也就是流过P型MOS晶体管144的电流变大，所以，电流镜像电路的电流变大。该奇数级反相器环形振荡器的输出从由P型MOS晶体管46与N型MOS晶体管47的串联电路构成的缓冲器输出到输出端子143。
施加在断电信号输入端子142上的断电信号，通常是逻辑「H」，但当需要断电时，也可施加逻辑「L」信号。断电信号如为逻辑「L」信号，则因N型MOS晶体管146变为截止状态，所以使供给电流镜像电路的所有电流中止，并使按奇数级进行输出操作的反相器环形振荡器停止振荡。因此，这时，电压控制振荡器140的耗电量变小。另一方面，由于对N型MOS晶体管45施加经反相器48反相后的逻辑「H」，所以使N型MOS晶体管45导通，因此，P型MOS晶体管46导通，N型MOS晶体管47截止，所以将输出端子143固定在逻辑「H」。
其次，说明现有的电荷泵120的动作。电荷泵的动作可以分3种状态考虑。第1是基准时钟CLK与反馈时钟FB同步时的状态，第2是反馈时钟FB的相位超前于基准时钟CLK的相位时的状态，第3是反馈时钟FB的相位滞后于基准时钟CLK的相位时的状态。图18是表示当基准时钟CLK与反馈时钟FB同步时的Down脉冲与Up脉冲的关系的时间图。图19是当基准时钟CLK与反馈时钟FB同步时电荷泵120的动作的说明图。
以下，说明当基准时钟CLK与反馈时钟FB同步时的电荷泵120的动作。在图18中，(a)表示基准时钟CLK信号，(b)表示反馈时钟FB信号，(c)表示Down脉冲，(d)表示Up脉冲。当基准时钟CLK与反馈时钟FB同步时，来自相位比较器110的Down脉冲为逻辑「H」，Up脉冲为逻辑「L」。当这样的Down脉冲及Up脉冲分别输入到图19的Down脉冲输入端子21及Up脉冲输入端子22时，电荷泵120按如下方式动作。
如在Down脉冲输入端子21上输入Down脉冲(逻辑「H」)，则N型MOS晶体管2导通，而P型MOS晶体管1截止。因此，电流从电源Vdd通过电阻器11及电阻器12流过N型MOS晶体管2，电阻器11和电阻器12的连接点的电位约为Vdd/2。因而使P型MOS晶体管5导通。另一方面，如在Up脉冲输入端子22上输入Up脉冲(逻辑「L」)，则P型MOS晶体管3导通，而N型MOS晶体管4截止。因此，这时电流从电源Vdd通过P型MOS晶体管3流过电阻器13及电阻器14，电阻器13和电阻器14的连接点的电位约为Vdd/2。因而使N型MOS晶体管6也变为导通状态。因此，P型MOS晶体管5及N型MOS晶体管6两个晶体管都变为高电阻导通状态，输出端子23的电压为Vdd/2，使其阻抗提高。
另一方面，在反馈时钟FB的相位超前于基准时钟CLK的相位的第2种状态时，在相位比较器110的Down端子输出脉冲宽度与该相位差对应的下降脉冲，电荷泵120利用该下降脉冲进行使从外部连接于输出端子23的环路滤波器130的电容器放电的动作、即吸入电流的动作。因此使电压控制振荡器140的输入电压降低，所以其输出频率降低，并使反馈时钟FB的相位延迟，从而使反馈时钟FB与基准时钟CLK的相位变得彼此接近。另外，在反馈时钟FB的相位滞后于基准时钟CLK的相位的第3种状态时，在相位比较器110的Up端子输出脉冲宽度与该相位差对应的上升脉冲，电荷泵120利用该下降脉冲进行使从外部连接于输出端子23的环路滤波器130的电容器充电的动作、即输出电流的动作。因此，因电压控制振荡器140的输入电压升高，所以其输出频率升高，并因反馈时钟FB的相位超前，从而使反馈时钟FB与基准时钟CLK的相位变得彼此接近。
如上所述，由相位比较器110将反馈时钟FB的相位与来自外部的基准时钟CLK的相位进行比较，并根据其相位差从相位检测器的最后一级的晶体管输出脉冲。按照该微小时间宽度的脉冲大小控制环路滤波器130输出级晶体管的导通/截止时间，仅在微小的脉冲宽度期间与电容器之间进行微小电流的转换。当反馈时钟相位滞后于基准时钟相位时，环路滤波器130输出级的P沟道晶体管导通，并从电源向电容器供给电流。反之，当反馈时钟FB的相位超前于环路滤波器130时，其输出级的N沟道晶体管导通，转换成从电容器抽出电流的状态。电荷泵120的输出电流由环路滤波器130积分而得到电压信息，电压控制振荡器140进行振荡并输出与该输入电压大小对应的频率信号。
在现有的PLL电路中，仅在VCO设置PLL停止工作时(基准时钟CLK与反馈时钟FB同步时)的断电输入端子。在图17的VCO电路中，如在断电输入端子(PC)上输入“L”信号，则用于切断流过电流镜的电流的N型MOS晶体管146截止，电流也不再供给VCO后级的反相器环形振荡器，使VCO停止振荡。另外，断电信号输入端子(PC)142还将信号供给设在VCO的反相器环形振荡器后面的N型MOS晶体管45，使该晶体管在断电状态下导通，P型MOS晶体管46和N型MOS晶体管47的栅极部分的电位变为逻辑「L」，因而使VCO的输出经过1级的输出电路(46、47)后固定在逻辑「H」。
在现有的PLL电路内部的相位比较器110中没有设置断电输入端子，在结构上虽然当PLL停止工作时利用来自连接于VCO的断电输入端子的信号使VCO停止振荡，但并不能使电荷泵120的动作完全停止。因此，即使在VCO停止工作期间电荷泵120仍在操作，所以存在着该部分还在消耗电力的问题。
本发明是为解决上述问题而开发的，其目的是提供一种为抑制PLL内部的电荷泵的耗电量而以新的方式在相位比较器部分设置断电输入端子从而在PLL停止工作时能减低耗电量的锁相环电路。最近以来电子计算机系统的发展趋势是低耗电量化，而本发明则有助于减低设在芯片内部的PLL的耗电量。
本发明的锁相环(PLL)电路由接受基准时钟和反馈时钟的相位比较器、从相位比较器接受Down脉冲及Up脉冲的电荷泵、按照电荷泵的输出充电放电的环路滤波器、根据环路滤波器的输出电压输出频率信号的电压控制振荡器构成，在该PLL电路中，在相位比较器上设有断电输入端子，当输入断电信号时，强制性地使从相位比较器输出的Down脉冲及Up脉冲分别为逻辑「L」及逻辑「H」。
另外，在本发明的PLL电路中，反馈时钟信号是将电压控制振荡器的输出信号通过分频器后供给的。
另外，本发明的PLL电路的相位比较器由作为逻辑电路构成的多个2输入NAND电路、NOR电路、多个反相器、第一和第二多输入NAND电路构成，用于接受基准时钟和反馈时钟，并当反馈时钟相位滞后于基准时钟相位时，在Up端子输出脉冲宽度与该相位差对应的上升脉冲，当反馈时钟相位超前于基准时钟相位时，在Down端子输出脉冲宽度与该相位差对应的下降脉冲，当反馈时钟与基准时钟同步时，在Up端子输出一种电平信号，在Down端子输出另一种电平信号，通过将来自断电输入端子的断电信号供给在第一及第二多输入NAND电路上所设有的追加输入端子，强制性地使从相位比较器输出的Down脉冲及Up脉冲分别为逻辑「H」，从而使Down端子为逻辑「L」，使Up端子为逻辑「H」。
另外，本发明的PLL电路的相位比较器备有相位比较器本体部、在一个输入端子上接受从上述相位比较器本体部输出的Down脉冲的第一2输入NAND电路、在一个输入端子上通过第二反相器接受Up脉冲的第二2输入NAND电路、及与第一2输入NAND电路输出连接的第一反相器，相位比较器本体部由作为逻辑电路构成的多个2输入NAND电路、NOR电路、多个反相器、2个多输入NAND电路构成，用于接受基准时钟和反馈时钟，并当反馈时钟相位滞后于基准时钟相位时，在Up端子输出脉冲宽度与该相位差对应的上升脉冲，当反馈时钟相位超前于基准时钟相位时，在Down端子输出脉冲宽度与该相位差对应的下降脉冲，当反馈时钟与基准时钟同步时，在Up端子输出一种电平信号，在Down端子输出另一种电平信号。本发明通过将来自断电输入端子的断电信号供给第一和第二2输入NAND电路的各自的另一输入端子，强制性地使从相位比较器本体部输出的Down脉冲及Up脉冲分别为逻辑「H」，从而使Down端子为逻辑「L」，使Up端子为逻辑「H」。
图1是表示本发明一实施形态的图。
图2是用于说明在本发明中采用的相位比较器的图。
图3是表示在本发明中采用的相位比较器的一实施形态的图。
图4是表示4输入NAND电路的一般电路的图。
图5是表示本发明中基准时钟CLK与反馈时钟FB同步时Down脉冲与Up脉冲的关系的时间图。
图6是说明本发明中基准时钟CLK与反馈时钟FB同步时的电荷泵动作的图。
图7是表示反馈时钟FB的相位超前于基准时钟CLK的相位时Down脉冲与Up脉冲的关系的时间图。
图8是说明反馈时钟FB的相位超前于基准时钟CLK的相位时的电荷泵动作的图。
图9是表示反馈时钟FB的相位滞后于基准时钟CLK的相位时Down脉冲与Up脉冲的关系的时间图。
图10是说明反馈时钟FB的相位滞后于基准时钟CLK的相位时的电荷泵动作的图。
图11是表示本发明另一实施形态的相位比较器的图。
图12是表示2输入NAND电路的一般电路的图。
图13示出现有的PLL电路。
图14是表示现有的电荷泵详细电路的图。
图15是表示现有的环路滤波器结构的图
图16是表示现有的分频器一例的图。
图17是表示现有的电压控制振荡器结构的图。
图18是表示基准时钟CLK与反馈时钟FB同步时Down脉冲与Up□脉冲关系的现有的相位比较器的时间图。
图19是说明基准时钟CLK与反馈时钟FB同步时的现有的电荷泵动作的图。
[符号说明]
100...PLL电路、110...相位比较器(PD)、120...电荷泵(CP)、130...环路滤波器(F)、140...电压控制振荡器(VCO)、150...分频器(DIV)、111...基准时钟CLK输入端子、112...反馈时钟FB输入端子、113...Down脉冲输出端子、114...Up脉冲输出端子、115...断电输入端子、116..相位比较器本体部、132、133...多输入NAND电路、135、136...2输入NAND电路、137、138...反相器
实施形态1
以下，参照附图说明本发明一实施形态的PLL。图1是表示本发明的实施形态的图。在图1中，100是锁相环(PLL)电路，110是相位比较器(PD)，120是电荷泵(CP)，130是环路滤波器(F)，140是电压控制振荡器(VCO)，150是分频器(DIV)。当供给相位比较器110的时钟频率与电压控制振荡器140的输出频率相同的场合，不需要上述的分频器150。
其次，用图1说明PLL电路100的动作。本发明的图1，与现有技术的图13相比，在这样一点上有很大的不同，即在相位比较器110的输入端设有断电端子，当电压控制振荡器140处于断电状态时，由相位比较器110生成使电荷泵120断电的信号，而在其他各点上与现有技术相同。
相位比较器110由多个逻辑元件构成，用于检测基准时钟CLK与反馈时钟FB的相位差。如反馈时钟FB的相位滞后于基准时钟CLK的相位，则在相位比较器110的Up端子输出脉冲宽度与该相位差对应的上升脉冲，如反馈时钟FB的相位超前于基准时钟CLK的相位，则在相位比较器110的Down端子输出脉冲宽度与该相位差对应的下降脉冲。本发明的特征在于：当输入断电信号时，作为Down脉冲输出逻辑「L」信号，作为Up脉冲输出逻辑「H」信号。
当电荷泵120从相位比较器110接受Up脉冲时，进行操作使环路滤波器130充电，当接受Down脉冲时，进行操作使环路滤波器130放电。当从电荷泵120收到Up脉冲后环路滤波器130的端子电压上升时，电压控制振荡器140的振荡频率上升。另一方面，当从电荷泵120收到Down脉冲后环路滤波器130的端子电压下降时，电压控制振荡器140的振荡频率下降。电压控制振荡器140的输出频率通过分频器150后作为相位比较器110的反馈时钟FB进行反馈。
如开始时反馈时钟FB的频率小于基准时钟CLK的频率(反馈时钟FB的相位滞后于基准时钟CLK的相位)，则如上所述电压控制振荡器140的输出频率上升，所以反馈时钟FB的频率上升，并使其与基准时钟CLK的相位差减小。因此使电压控制振荡器140的输出频率接近于基准时钟CLK的频率。如开始时反馈时钟FB的频率大于基准时钟CLK的频率(反馈时钟FB的相位超前于基准时钟CLK的相位)，则如上所述电压控制振荡器140的输出频率下降，所以反馈时钟FB的频率下降，并使其与基准时钟CLK的相位差减小。因此使电压控制振荡器140的输出频率接近于基准时钟CLK的频率。如上所述，反馈时钟FB的频率(与电压控制振荡器140输出频率成比例的频率)无论大于还是小于基准时钟CLK的频率，PLL电路100的操作都能使反馈时钟FB的频率接近于基准时钟CLK的频率，从而将电压控制振荡器140的频率锁定在固定的频率上。
图2是用于说明在本发明中采用的相位比较器的图。在图2中，111是基准时钟CLK输入端子，112是反馈时钟FB输入端子，113是Down脉冲输出端子，114是Up脉冲输出端子，116是相位比较器本体部。121～128是NAND电路，129是NOR电路，131、134是反相器，132、133是多输入NAND电路。在图2中，相位比较器110的相位比较器本体部116是将从基准时钟CLK输入端子111输入的基准时钟CLK与从反馈时钟FB输入端子112输入的反馈时钟FB的各相位进行比较并根据这些相位关系在Down脉冲输出端子113输出Down脉冲、在UP脉冲输出端子114输出Up脉冲的电路，但因这部分的动作与本发明的内容没有直接关系，所以为简化说明起见将其省略。
图3是表示在本发明中采用的实施形态1的相位比较器的图。图3是在图2的多输入NAND电路132及多输入NAND电路133上设置断电用输入端子，并将断电输入端子115与该断电用输入端子连接。即，多输入NAND电路132、133在3输入的多输入NAND电路132、133上追加1个断电用输入端子后作为4输入的多输入NAND电路132、133，在PLL停止工作时将4输入的多输入NAND电路132、133的输出固定为逻辑「H」。此外，将Down脉冲输出端子113及Up脉冲输出端子114分别连接于电荷泵120的Down脉冲输入端子21及Up脉冲输出端子22。
具体地说，断电信号PC通常为逻辑「H」，但当PLL停止工作时变成逻辑「L」的信号。这样，如从断电输入端子115输入PLL停止工作时变成逻辑「L」的信号，则根据NAND电路的特性，不管输入如何，多输入NAND电路132及多输入NAND电路133的输出始终为逻辑「H」。因此，当PLL停止工作时，从Down脉冲输出端子113输出由反相器134反相后变成逻辑「L」的信号，从Up脉冲输出端子114输出逻辑「H」信号。
在图4中示出上述多输入NAND电路132及多输入NAND电路133的一例。图4是表示4输入NAND电路的一般电路的图。在图4中，171～174是输入端子，175～178是P型MOS晶体管，179～183是N型MOS晶体管，184是输出端子。在输入端子174上输入来自断电输入端子115的断电信号。由输入端子174输入的来自断电输入端子115的信号如果变为逻辑「L」，则不管从输入端子171～173输入的信号如何，输出端子184的输出总是变为逻辑「H」。由于这种电路是众所周知的，所以其详细的说明从略。
其次，参照图5～10说明本发明的电荷泵120的详细动作。如上所述，可以将电荷泵的动作分3种状态考虑。第1是基准时钟CLK与反馈时钟FB同步时的状态，第2是反馈时钟FB的相位超前于基准时钟CLK的相位时的状态，第3是反馈时钟FB的相位滞后于基准时钟CLK的相位时的状态。
下面，说明第1种状态的基准时钟CLK与反馈时钟FB同步时的电荷泵120的动作。图5是表示当基准时钟CLK与反馈时钟FB同步时的Down脉冲与Up脉冲的关系的时间图。在图5中，(a)表示基准时钟CLK信号，(b)表示反馈时钟FB信号，(c)表示Down脉冲，(d)表示Up脉冲。
图6是说明基准时钟CLK与反馈时钟FB同步时的电荷泵120动作的图。在图6中，如在Down脉冲输入端子21上输入Down脉冲(逻辑「L」)，则N型MOS晶体管2截止，而P型MOS晶体管1导通。因此，由于N型MOS晶体管2是截止状态，所以从电源Vdd来的电流不流过P型MOS晶体管1及N型MOS晶体管2，电源电压Vdd通过电阻器11施加在P型MOS晶体管5的栅极上。因此，使P型MOS晶体管5截止。
另一方面，如在Up脉冲输入端子22上输入Up脉冲(逻辑「H」)，则P型MOS晶体管3截止，而N型MOS晶体管4导通。因此，这时电流不能从电源Vdd供给P型MOS晶体管3。所以，电阻器13与电阻器14的连接点的电位变为接地电位。因而使N型MOS晶体管6截止。由于P型MOS晶体管5和N型MOS晶体管6都变为截止状态，所以输出端子23变为高阻抗“HiZ”状态。即，在电压控制振荡器140停止工作的状态下，在电荷泵120内在任何情况下都不会流过电流。因此，在电荷泵120中不消耗电力。这种情况，通过与图19的现有电荷泵120的动作进行比较能够更好地理解。即，在现有的电荷泵120中，当电压控制振荡器140处在停止状态、也就是当基准时钟CLK与反馈时钟FB同步时，在电荷泵中120内，由于在Down脉冲处理电路10、Up脉冲处理电路20及输出信号处理电路30的所有电路中都不流过电流，所以电荷泵120的耗电量变得非常小。
其次，说明第2种状态的反馈时钟FB的相位超前于基准时钟CLK的相位时的电荷泵120的动作。图7是表示反馈时钟FB的相位超前于基准时钟CLK的相位时Down脉冲与Up脉冲的关系的时间图。图8是说明反馈时钟FB的相位超前于基准时钟CLK的相位时的电荷泵120动作的图。在图7中，(a)表示基准时钟CLK信号，(b)表示反馈时钟FB信号，(c)表示Down脉冲，(d)表示Up脉冲。仅在反馈时钟FB的相位超前于基准时钟CLK的相位的期间，从相位比较器110输出的Down脉冲变为逻辑「L」，Up脉冲为逻辑「L」。当这样的Down脉冲及Up脉冲分别输入到图8的Down脉冲输入端子21及Up脉冲输入端子22时，电荷泵120按如下方式动作。
如在Down脉冲输入端子21上输入Down脉冲(逻辑「L」)，则N型MOS晶体管2截止，而P型MOS晶体管1导通。因此，由于N型MOS晶体管2是截止状态，所以从电源Vdd来的电流不流过P型MOS晶体管1及N型MOS晶体管2，电源电压Vdd通过电阻器11施加在P型MOS晶体管5的栅极上。因此，使P型MOS晶体管5截止。
另一方面，如在Up脉冲输入端子22上输入Up脉冲(逻辑「L」)，则P型MOS晶体管3导通，而N型MOS晶体管4截止。因此，这时电流从电源Vdd通过P型MOS晶体管3、电阻器13及电阻器14流动。电阻器13与电阻器14的连接点的电位大约为Vdd/2。因而使N型MOS晶体管6导通。因此，电荷泵120进行使从外部连接于输出端子23的环路滤波器130的电容器放电的动作、即吸入电流的动作。
以下，说明第3种状态的反馈时钟FB的相位滞后于基准时钟CLK的相位时的电荷泵120的动作。图9是表示反馈时钟FB的相位滞后于基准时钟CLK的相位时Down脉冲与Up脉冲的关系的时间图。图10是说明反馈时钟FB的相位滞后于基准时钟CLK的相位时的电荷泵120动作的图。在图9中，(a)表示基准时钟CLK信号，(b)表示反馈时钟FB信号，(c)表示Down脉冲，(d)表示Up脉冲。仅在反馈时钟FB的相位滞后于基准时钟CLK的相位的期间，从相位比较器110输出的Up脉冲变为逻辑「H」，Down脉冲始终为逻辑「H」。当这样的Down脉冲及Up脉冲分别输入到图10的Down脉冲输入端子21及Up脉冲输入端子22时，电荷泵120按如下方式动作。
如在Down脉冲输入端子21上输入Down脉冲(逻辑「H」)，则N型MOS晶体管2导通，而P型MOS晶体管1截止。因此，电流从电源Vdd通过电阻器11及电阻器12流过N型MOS晶体管2，电阻器11与电阻器12的连接点的电位大约为Vdd/2。因而使P型MOS晶体管5导通。另一方面，如在Up脉冲输入端子22上输入Up脉冲(逻辑「H」)，则P型MOS晶体管31截止，而N型MOS晶体管4导通。因此，这时电流不能从电源Vdd供给P型MOS晶体管3。所以，电阻器13与电阻器14的连接点的电位变为接地电位。因而使N型MOS晶体管6截止。因此，电荷泵120进行使从外部连接于输出端子23的环路滤波器130的电容器充电的动作、即从P型MOS晶体管5向电容器供给电流的动作。
实施形态2
图11是表示本发明实施形态2的相位比较器的图。在图11中，111是基准时钟CLK输入端子，112是反馈时钟FB输入端子，113是Down脉冲输出端子，114是Up脉冲输出端子，115是断电输入端子，116是相位比较器本体部，135、136是2输入NAND电路，137、138是反相器。121～128是NAND电路，129是NOR电路，131是反相器，132是多输入NAND电路，133是多输入NAND电路，134是反相器。实施形态2的特征在于：在相位比较器本体部116的外部利用2输入NAND电路135及2输入NAND电路136进行Down脉冲及Up脉冲的强制切换。即，对相位比较器本体部116不作任何变更，只通过设置2输入NAND电路135及2输入NAND电路136即可得到所需要的Down脉冲及Up脉冲。
在图11中，从相位比较器本体部116中的反相器134来的信号输入到2输入NAND电路135的一个输入端子，从多输入NAND电路133来的信号通过反相器138输入到2输入NAND电路136的一个输入端子。2输入NAND电路135及2输入NAND电路136的另一输入端子分别连接于断电输入端子115。
断电信号PC通常是逻辑「H」，但在PLL停止工作时变为逻辑「L」的信号。这样，如从断电输入端子115输入PLL停止工作时变成逻辑「L」的断电信号，则根据NAND电路的特性，不管输入如何，2输入NAND电路135及2输入NAND电路136的输出始终为逻辑「H」。因此，当PLL停止工作时，从Down脉冲输出端子113的输出成为由反相器137将2输入NAND电路135的输出反相后的逻辑「L」信号，从Up脉冲输出端子114的输出成为将2输入NAND电路136的输出保持原状态输出的逻辑「H」信号。
在图12中示出上述2输入NAND电路135及2输入NAND电路136的一例。图12是表示2输入NAND电路的一般电路的图。在图12中，161、162是输入端子，163、164是P型MOS晶体管，165、166是N型MOS晶体管，167是输出端子。
在输入端子161上输入来自相位比较器本体部116的信号，在输入端子162上输入来自断电输入端子115的断电信号。当从断电输入端子115来的断电信号以逻辑「L」状态输入到输入端子162时，不管输入端子161的信号如何，输出端子167的输出总是变为逻辑「H」。由于这种电路是众所周知的，所以其详细的说明从略。
本发明的PLL电路，在相位比较器上设有断电输入端子，当输入断电信号时，强制性地使从相位比较器输出的Down脉冲及Up脉冲分别为逻辑「L」及逻辑「H」，所以在电荷泵中的晶体管内没有电流流过，因而能减低PLL电路的耗电量。
另外，本发明的PLL电路，反馈时钟FB信号是将电压控制振荡器的输出信号通过分频器后供给的，所以能减低PLL电路的耗电量，同时由于相位比较器由不同于VCO的低频IC构成，所以能进一步减低PLL电路的耗电量。
另外，在本发明的PLL电路中的相位比较器内，通过将来自断电输入端子的断电信号供给在多输入NAND电路及多输入NAND电路上所设有的追加的输入端子，强制性地使从相位比较器输出的Down脉冲及Up脉冲分别为逻辑「H」，因此使Down端子为逻辑「L」，使Up端子为逻辑「H」，所以在电荷泵中的晶体管内没有电流流过，因而能减低PLL电路的耗电量。
另外，本发明的PLL电路中的相位比较器，备有相位比较器本体部、在一个输入端子上接受从上述相位比较器本体部输出的Down脉冲的第一2输入NAND电路、在一个输入端子上通过反相器接受Up脉冲的第二2输入NAND电路、及与第一2输入NAND电路的输出连接的第一反相器，通过将来自断电输入端子的断电信号供给第一和第二2输入NAND电路的各自的另一输入端子，使两个2输入NAND电路分别为逻辑「H」，从而使Down端子为逻辑「L」，使Up端子为逻辑「H」，所以在电荷泵中的晶体管内没有电流流过，因而能减低PLL电路的耗电量。

Claims (4)

1.一种锁相环电路，由接受基准时钟和反馈时钟的相位比较器、从上述相位比较器接受Down脉冲及Up脉冲的电荷泵、按照上述电荷泵的输出充电放电的环路滤波器、根据上述环路滤波器的输出电压输出频率信号的电压控制振荡器构成，该锁相环电路的特征在于：在上述相位比较器上设有断电输入端子，当输入断电信号时，强制性地使从相位比较器输出的Down脉冲及Up脉冲分别为一种电平及另一种电平。
2.根据权利要求1所述的锁相环电路，其特征在于：上述反馈时钟信号是将上述电压控制振荡器的输出信号通过分频器后供给的。
3.根据权利要求1或2所述的锁相环电路，其特征在于：上述相位比较器由作为逻辑电路构成的多个2输入NAND电路、NOR电路、多个反相器、第一和第二多输入NAND电路构成，用于接受基准时钟和反馈时钟，并当反馈时钟相位滞后于基准时钟相位时，在Up端子输出脉冲宽度与该相位差对应的上升脉冲，当反馈时钟相位超前于基准时钟相位时，在Down端子输出脉冲宽度与该相位差对应的下降脉冲，当反馈时钟与基准时钟同步时，在Up端子输出一种电平信号，在Down端子输出另一种电平信号，通过将来自断电输入端子的断电信号供给在上述第一及第二多输入NAND电路上所设有的追加输入端子，强制性地使从上述相位比较器输出的Down脉冲及Up脉冲分别为另一种电平，从而使Down端子为一种电平，使Up端子为另一种电平。
4.根据权利要求1所述的锁相环电路，其特征在于：上述相位比较器备有相位比较器本体部、在一个输入端子上接受从上述相位比较器本体部输出的Down脉冲的第一2输入NAND电路、在一个输入端子上通过第二反相器接受Up脉冲的第二2输入NAND电路、及与第一2输入NAND电路输出连接的第一反相器，上述相位比较器本体部由作为逻辑电路构成的多个2输入NAND电路、NOR电路、多个反相器、2个多输入NAND电路构成，用于接受基准时钟和反馈时钟，并当反馈时钟相位滞后于基准时钟相位时，在Up端子输出脉冲宽度与该相位差对应的上升脉冲，当反馈时钟相位超前于基准时钟相位时，在Down端子输出脉冲宽度与该相位差对应的下降脉冲，当反馈时钟与基准时钟同步时，在Up端子输出一种逻辑信号，在Down端子输出另一种逻辑信号，通过将来自断电输入端子的断电信号供给第一和第二2输入NAND电路的各自的另一输入端子，强制性地使从上述相位比较器本体部输出的Down脉冲及Up脉冲分别为另一种电平，从而使从Down端子输出的Down输出信号为一种电平，使从Up端子输出的Up输出信号为另一种电平。
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