[go: up one dir, main page]

CN118983278B - 2.5d微凸块封装结构和2.5d微凸块封装结构的制备方法 - Google Patents

2.5d微凸块封装结构和2.5d微凸块封装结构的制备方法 Download PDF

Info

Publication number
CN118983278B
CN118983278B CN202411412701.6A CN202411412701A CN118983278B CN 118983278 B CN118983278 B CN 118983278B CN 202411412701 A CN202411412701 A CN 202411412701A CN 118983278 B CN118983278 B CN 118983278B
Authority
CN
China
Prior art keywords
layer
opening
dielectric layer
wiring
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202411412701.6A
Other languages
English (en)
Other versions
CN118983278A (zh
Inventor
何正鸿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yongsi Semiconductor Ningbo Co ltd
Original Assignee
Yongsi Semiconductor Ningbo Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yongsi Semiconductor Ningbo Co ltd filed Critical Yongsi Semiconductor Ningbo Co ltd
Priority to CN202411412701.6A priority Critical patent/CN118983278B/zh
Publication of CN118983278A publication Critical patent/CN118983278A/zh
Application granted granted Critical
Publication of CN118983278B publication Critical patent/CN118983278B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本申请涉及一种2.5D微凸块封装结构和2.5D微凸块封装结构的制备方法，涉及半导体技术领域，该2.5D微凸块封装结构，包括基材、第一介质层、第一反射层、第二介质层、第二反射层、第一布线组合层、第二布线组合层以及导电凸块，在基材上依次设置第一介质层、第一反射层、第二介质层和第二反射层，通过开槽方式形成槽口后再制备第一布线组合层和第二布线组合层，最后制备形成导电凸块，由于第一反射层和第二反射层均采用了遮光材料，因此可以遮挡光线，在开槽过程中能够减缓光线在介质层中的反射以及衍射现象，提升开口精度，同时避免介质层由于反射或衍射造成表面存在凹坑的问题，提升了后续布线层的结合力。

Description

2.5D微凸块封装结构和2.5D微凸块封装结构的制备方法
技术领域
本申请涉及半导体技术领域，具体而言，涉及一种2.5D微凸块封装结构和2.5D微凸块封装结构的制备方法。
背景技术
随着半导体行业的快速发展，晶圆制程中的光刻工艺用于在介质层上形成线宽开口，而随着线宽的深宽比越来越小（例如：线路宽度/深度2um/2um-20um/5um等），需要的光刻机的能力越来越高，从I-line高压汞灯光（ 波长356nm） 演变为DUV深紫外线灯光(DeepUltra Violet)，包括：krf激光器（波长248nm），Arf激光器（波长193nm）， F2激光器（波长157nm），以满足其开口精度要求以及尺寸的缩小的要求。
然而，光刻工艺过程中，其光线在介质中传播存在反射以及衍射现象，导致其开口精度不高，同时介质层受反射波长或者衍射波长导致介质层表面存在凹坑，导致后续布线层结合力不佳等问题。
发明内容
本申请的目的是提供一种2.5D微凸块封装结构和2.5D微凸块封装结构的制备方法，能够减缓光线在介质层中的反射以及衍射现象，提升开口精度，同时避免介质层表面存在凹坑，提升了后续布线层的结合力。
为了实现上述目的，本发明采用了以下方案：
第一方面，本发明提供一种2.5D微凸块封装结构，包括：
基材，所述基材的一侧表面设置有焊垫；
第一介质层，所述第一介质层设置在所述基材设置有焊垫的一侧表面；
第一反射层，所述第一反射层设置在所述第一介质层上；
第二介质层，所述第二介质层设置在所述第一反射层上；
第二反射层，所述第二反射层设置在所述第二介质层上；
第一布线组合层，所述第一布线组合层设置在所述第二反射层上，并与所述焊垫电连接；
第二布线组合层，所述第二布线组合层设置在所述第一布线组合层上，并与所述第一布线组合层电连接；
导电凸块，所述导电凸块设置在所述第二布线组合层上，并与所述第二布线组合层电连接；
其中，所述第一反射层和所述第二反射层均采用遮光材料，第一布线组合层依次穿过所述第二反射层、所述第二介质层、所述第一反射层和所述第一介质层，并与所述焊垫电接触。
在可选的实施方式中，所述第二反射层上设置有开口宽度相同的第一开口和第二开口，所述第一开口对应于所述第二布线组合层，并贯穿所述第二反射层，以使所述第二介质层外露于所述第一开口，所述第一布线组合层填充至所述第一开口，所述第二开口与所述焊垫对应，并贯穿所述第二反射层和所述第二介质层，以使所述第一反射层外露于所述第二开口，所述第二开口内的所述第一反射层上还设置有与所述第二开口对应导通的第三开口，所述第三开口的开口宽度小于所述第二开口的开口宽度，并贯穿所述第一反射层和所述第一介质层，以使所述焊垫外露于所述第三开口，所述第一布线组合层填充至所述第二开口和所述第三开口。
在可选的实施方式中，所述第一布线组合层包括缓冲介电层、第一线路层和第一介电层，所述缓冲介电层设置在所述第二反射层上，并填充所述第一开口，且所述缓冲介电层上设置有开口宽度与所述第二开口相同的第四开口，所述第四开口与所述第二开口对应连通，所述第一线路层设置在所述缓冲介电层上，并依次延伸至所述第四开口、第二开口和所述第三开口，且所述第一线路层与所述焊垫电接触，所述第一介电层设置在所述缓冲介电层上，并覆盖所述第一线路层。
在可选的实施方式中，所述第一布线组合层包括第一线路层和第一介电层，所述第一线路层设置在所述第二反射层上，并填充所述第一开口，且所述第一线路层依次延伸至所述第二开口和所述第三开口，并与所述焊接电接触，所述第一介质层设置在所述第二反射层上，并覆盖所述第一线路层。
在可选的实施方式中，所述第二布线组合层包括第二介电层、第二线路层和第三介电层，所述第二介电层设置在所述第一介电层上，所述第二线路层设置在所述第二介电层上，所述第三介电层设置在所述第二介电层上，并覆盖所述第二线路层，所述第二线路层与所述第一线路层电连接，所述导电凸块嵌入所述第二介电层，并与所述第二线路层电接触。
在可选的实施方式中，所述第二介电层和所述第一介电层之间还设置有第三反射层，所述第三反射层采用遮光材料。
在可选的实施方式中，所述第二介电层上设置有开口宽度与所述第一开口相同的第五开口，所述第五开口贯通所述第二介电层，以使所述第三反射层外露于所述第五开口，所述第五开口内的所述第三反射层上设置有第六开口，所述第六开口贯通所述第三反射层和所述第一介电层，并与所述第一线路层对应，以使所述第一线路层外露于所述第六开口，且所述第六开口的开口宽度小于所述第五开口的开口宽度，所述第二线路层依次延伸至所述第五开口和所述第六开口，并与所述第一线路层电接触。
在可选的实施方式中，所述第一反射层设置有凸块，所述凸块依次穿过所述第二介质层和所述第二反射层，并与所述第一布线组合层连接。
在可选的实施方式中，所述基材上还设置有散热凸起，所述散热凸起依次穿过所述第一介质层、所述第一反射层、所述第二介质层、所述第二反射层、所述第一布线组合层和所述第二布线组合层，其中，所述散热凸起远离所述基材的一端与所述第二布线组合层远离所述基材的一端相平齐。
在可选的实施方式中，所述2.5D微凸块封装结构还包括封装芯片和塑封层，所述封装芯片设置在所述第二布线组合层远离所述基材的一侧，并与所述导电凸块焊接，所述塑封层设置在所述第二布线组合层上，并包覆在所述封装芯片外。
在可选的实施方式中，所述基材包括金属层和第三介质层，所述金属层连接至所述焊垫，所述第三介质层包覆在所述金属层外，且所述第三介质层上还设置有焊球，所述焊球与所述金属层连接。
第二方面，本发明提供一种2.5D微凸块封装结构的制备方法，用于制备如前述实施方式所述的2.5D微凸块封装结构，所述制备方法包括：
提供一基材，所述基材的一侧表面设置有焊垫；
在所述基材的一侧表面形成覆盖所述焊垫的第一介质层；
在所述第一介质层上形成第一反射层；
在所述第一反射层上形成第二介质层；
在所述第二介质层上形成第二反射层；
在所述第二反射层上开槽；
在所述第二反射层上形成与所述焊垫电连接的第一布线组合层；
在所述第一布线组合层上形成与所述第一布线组合层电连接的第二布线组合层；
在所述第二布线组合层上形成与所述第二布线组合层电连接的导电凸块；
其中，所述第一反射层和所述第二反射层均采用遮光材料，第一布线组合层依次穿过所述第二反射层、所述第二介质层、所述第一反射层和所述第一介质层，并与所述焊垫电接触。
在可选的实施方式中，在所述第二反射层上开槽的步骤，包括：
在所述第二反射层上对应于所述第二布线组合层的位置形成第一开口，所述第一开口贯穿所述第二反射层，以使所述第二介质层外露于所述第一开口；
在所述第二反射层上与所述焊垫对应的位置形成开口宽度与所述第一开口相同的第二开口，所述第二开口贯穿所述第二反射层和所述第二介质层，以使所述第一反射层外露于所述第二开口；
在所述第二开口内的所述第一反射层上形成与所述第二开口对应导通的第三开口，所述第三开口贯穿所述第一反射层和所述第一介质层，以使所述焊垫外露于所述第三开口。
在可选的实施方式中，在所述第二反射层上形成与所述焊垫电连接的第一布线组合层的步骤之后，所述制备方法还包括：
在所述第一布线组合层上形成第三反射层。
本发明实施例提供的2.5D微凸块封装结构及其制备方法，在基材上依次设置第一介质层、第一反射层、第二介质层和第二反射层，通过开槽方式形成槽口后再制备第一布线组合层和第二布线组合层，最后制备形成导电凸块，由于第一反射层和第二反射层均采用了遮光材料，而第一布线组合层依次穿过所述第二反射层、所述第二介质层、所述第一反射层和所述第一介质层，并与所述焊垫电接触，因此，在第一介质层和第二介质层开槽的过程中，由于第一反射层和第二反射层均采用了遮光材料，因此可以遮挡光线，在开槽过程中能够减缓光线在介质层中的反射以及衍射现象，提升开口精度，同时避免介质层由于反射或衍射造成表面存在凹坑的问题，提升了后续布线层的结合力。
本申请的其他特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本申请第一实施例提供的2.5D微凸块封装结构的结构示意图；
图2为图1中A处的局部放大示意图；
图3为图1中B处的局部放大示意图；
图4至图13为本申请第一实施例提供的2.5D微凸块封装结构的制备方法的工艺流程图；
图14为本申请第二实施例提供的2.5D微凸块封装结构的结构示意图；
图15为本申请第三实施例提供的2.5D微凸块封装结构的结构示意图；
图16为本申请第四实施例提供的2.5D微凸块封装结构的结构示意图；
图17为本申请第四实施例提供的2.5D微凸块封装结构的俯视图；
图18为本申请第四实施例提供的2.5D微凸块封装结构的上板结构示意图；
图19为本申请第五实施例提供2.5D微凸块封装结构的结构示意图；
图20为本申请第五实施例提供2.5D微凸块封装结构的俯视图；
图21为图19中C处的局部放大示意图；
图22至图24为本申请第五实施例提供2.5D微凸块封装结构的制备方法的工艺流程图。
图标：
100-2.5D微凸块封装结构；110-基材；111-焊垫；112-散热凸起；113-散热块；114-金属层；115-第三介质层；120-第一介质层；130-第一反射层；131-第三开口；132-凸块；140-第二介质层；150-第二反射层；151-第一开口；152-第二开口；160-第一布线组合层；161-缓冲介电层；162-第一线路层；163-第一介电层；164-第四开口；170-第二布线组合层；171-第二介电层；172-第二线路层；173-第三介电层；174-第三反射层；175-第五开口；176-第六开口；180-导电凸块；181-UBM层；182-铜柱；183-锡帽；190-封装芯片；191-塑封层；192-焊球；200-基板；210-焊盘；230-底部填充胶层。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
在本申请的描述中，需要说明的是，术语“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
在本申请的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
正如背景技术中所公开的，目前大多数5G/6G电子产品(例如：wifi模块、通信模块等)需求高速率传输、低损耗常采用缩短线宽以及线间距，从而提升其产品的传输效率，而现有的光刻工艺过程中，其光线在介质中传播存在反射以及衍射现象，导致其开口精度不高，同时介质层受反射波长或者衍射波长影响，在介质层中传播容易在开口附近表面形成斑点，进而导致介质层表面存在凹坑等不平整现象，导致后续布线层结合力不佳等问题。
此外，现有的晶圆级芯片结构（例如:凸块、扇出型/扇入型封装芯片、2.5D以及3D封装等）采用的各种封装材料之间的热膨胀系数不一致，容易导致材料分层（例如：布线层与介质层材料分层），影响其产品的性能。
为了解决上述问题，本发明实施例提供了一种2.5D微凸块封装结构和2.5D微凸块封装结构的制备方法，需要说明的是，在不冲突的情况下，本申请中的实施例中的特征可以相互结合。
第一实施例
参见图1至图3，本实施例提供了一种2.5D微凸块封装结构100，其能够减缓光线在介质层中的反射以及衍射现象，提升开口精度，同时避免介质层表面存在凹坑，提升了后续布线层的结合力。并且，能够减少分层问题，减缓线路层变形，提升线路层结合力。
本实施例提供的2.5D微凸块封装结构100，包括基材110、第一介质层120、第一反射层130、第二介质层140、第二反射层150、第一布线组合层160、第二布线组合层170以及导电凸块180，基材110的一侧表面设置有焊垫111；第一介质层120设置在基材110设置有焊垫111的一侧表面；第一反射层130设置在第一介质层120上；第二介质层140设置在第一反射层130上；第二反射层150设置在第二介质层140上；第一布线组合层设置在第二反射层150上，并与焊垫111电连接；第二布线组合层170设置在第一布线组合层160上，并与第一布线组合层160电连接；导电凸块180设置在第二布线组合层170上，并与第二布线组合层170电连接；其中，第一反射层130和第二反射层150均采用遮光材料，第一布线组合层160依次穿过第二反射层150、第二介质层140、第一反射层130和第一介质层120，并与焊垫111电接触。
在本实施例中，由于第一反射层130和第二反射层150均采用了遮光材料，具体可以是黑色吸光材料、碳纳米管黑体、黑色环氧聚氨酯、黑色胶体、高分子聚合物等。第一介质层120和第二介质层140可以采用介电材料，如环氧化物、聚亚酰胺、苯环丁烯等。而第一布线组合层160依次穿过所述第二反射层150、所述第二介质层140、所述第一反射层130和所述第一介质层120，并与所述焊垫111电接触，因此，在第一介质层120和第二介质层140开槽的过程中，由于第一反射层130和第二反射层150均采用了遮光材料，因此可以遮挡光线，在开槽过程中能够减缓光线在介质层中的反射以及衍射现象，提升开口精度，同时避免介质层由于反射或衍射造成表面存在凹坑的问题，提升了后续布线层的结合力。
在本实施例中，第二反射层150上设置有开口宽度相同的第一开口151和第二开口152，第一开口151对应于第二布线组合层170，并贯穿第二反射层150，以使第二介质层140外露于第一开口151，第一布线组合层160填充至第一开口151，第二开口152与焊垫111对应，并贯穿第二反射层150和第二介质层140，以使第一反射层130外露于第二开口152，第二开口152内的第一反射层130上还设置有与第二开口152对应导通的第三开口131，第三开口131贯穿第一反射层130和第一介质层120，以使焊垫111外露于第三开口131，第一布线组合层160填充至第二开口152和第三开口131。具体地，第三开口131的开口宽度小于第二开口152，从而在第三开口131与第二开口152的接合处形成台阶结构，提升接触面积，并提升第一布线组合层160的结合力。并且通过在第二开口152内继续开槽形成第三开口131，也能够通过第二开口152实现开口定位，并保证第三开口131的开口精准度。
其中，第一开口151和第二开口152的开口宽度相同，而第一开口151可以作为后续的开口宽度标准。在实际开槽时，可以首先在第二反射层150上通过曝光显影工艺形成开槽尺寸A的第一开口151，然后利用线宽测量机台，针对第一开口151的开口宽度进行测量管控，确保开口尺寸精准的情况下再进行第二开口152的开槽动作（当开口宽度不达标时可以进行微调）。这种方式能够避免直接在第二介质层140上直接开槽而导致精准度无法管控的问题，避免了开口尺寸错误无法进行修正。并且，此处第一开口151的开口尺寸可以作为后续测量线路层开口的基准点，简化布线工艺。而且，配合第一反射层130和第二反射层150的布置，能够减缓曝光显影工艺中光源的反射以及衍射，从而使得光刻能量对于介质层的吸收率，进一步提升开口精准度。
在本实施例中，第一布线组合层160包括缓冲介电层161、第一线路层162和第一介电层163，缓冲介电层161设置在第二反射层150上，并填充第一开口151，且缓冲介电层161上设置有开口宽度与第二开口152相同的第四开口164，第四开口164与第二开口152对应连通，第一线路层162设置在缓冲介电层上，并依次延伸至第四开口164、第二开口152和第三开口131，且第一线路层162与焊垫111电接触，第一介电层163设置在缓冲介电层161上，并覆盖第一线路层162。具体地，缓冲介电层161填充至第一开口151中，从而能够形成缓冲结构，由于第一开口151与第一布线组合层160和第二布线组合层170的布线结构的底层对应，因此缓冲结构可以设计在线路层over layer重叠下方，起到缓冲作用，防止线路变形，进而减缓内部分层现象，保证了产品性能。
需要说明的是，此处缓冲介电层161和第一介电层163也采用介电材料所构成，例如环氧化物、聚亚酰胺、苯环丁烯等。第一线路层162可以采用铜层，并通过常规的布线工艺完成制作。
进一步地，第二布线组合层170包括第二介电层171、第二线路层172和第三介电层173，第二介电层171设置在第一介电层163上，第二线路层172设置在第二介电层171上，第三介电层173设置在第二介电层171上，并覆盖第二线路层172，第二线路层172与第一线路层162电连接，导电凸块180嵌入第二介电层171，并与第二线路层172电接触。具体地，第二介电层171和第三介电层173均采用介电材料所构成，例如环氧化物、聚亚酰胺、苯环丁烯等。第二线路层172可以采用铜层，并通过常规的布线工艺完成制作。
在本实施例中，第二介电层171和第一介电层163之间还设置有第三反射层174，第三反射层174采用遮光材料，其具体材料可以与第一反射层130和第二反射层150相同。通过设置第三反射层174，能够在形成第二线路层172的工艺中实现遮光，保证第二布线组合层170的开槽精度。
在本实施例中，第二介电层171上设置有开口宽度与第一开口151相同的第五开口175，第五开口175贯通第二介电层171，以使第三反射层174外露于第五开口175，第五开口175内的第三反射层174上设置有第六开口176，第六开口176贯通第三反射层174和第一介电层163，并与第一线路层162对应，以使第一线路层162外露于第六开口176，第二线路层172依次延伸至第五开口175和第六开口176，并与第一线路层162电接触。具体地，第六开口176的开口宽度小于第五开口175的开口宽度，使得第六开口176和第五开口175的接合处形成台阶结构，能够增大与布线层的接触面积，提升结合力。而此处第一开口151作为基准开口，能够标定后续的第二开口152、第四开口164和第五开口175，进一步提升开口精度。
在本实施例中，导电凸块180包括UBM层181、铜柱182和锡帽183，所述UBM层181嵌设在第三介电层173内，并与第二线路层172电接触，铜柱182设置在UBM层181上，而锡帽183设置在铜柱182上。其中导电凸块180的具体构造可以参考现有的凸块132结构。
本实施例还提供了一种2.5D微凸块封装结构100的制备方法，用于制备前述的2.5D微凸块封装结构100，该制备方法包括以下步骤：
S1：提供一基材110，基材110的一侧表面设置有焊垫111。
参见图4，具体地，该基材110可以是硅片晶圆，焊垫111可以预先制备形成在基材110的正面。
S2：在基材110的一侧表面形成覆盖焊垫111的第一介质层120。
参见图5，具体地，利用涂布机以旋转涂布的方式将液态介质层（ polymer layer）均匀涂布在晶圆上，再经由热盘（Hot plate）进行软烤（softbake）定型成膜，该介质层（polymer layer）材料可以为介电材料所构成，例如环氧化物、聚亚酰胺、苯环丁烯等。
S3：在第一介质层120上形成第一反射层130。
参见图6，具体地，再次利用涂布机以旋转涂布将液态反射层（reflectivelayer））均匀涂布在第一介质层120上，再经由热盘（Hot plate）进行软烤（softbake）定型成膜，第一反射层130的材料可以是遮光材料，如黑色吸光材料、碳纳米管黑体、黑色环氧聚氨酯以及黑色胶体等。
S4：在第一反射层130上形成第二介质层140。
参见图7，具体地，再次利用涂布机以旋转涂布将液态介质层（ polymer layer）均匀涂布在第一反射层130上，再经由热盘（Hot plate）进行软烤（softbake）定型成膜，形成第二介质层140，第二介质层140的材料可以与第一介质层120相同。
S5：在第二介质层140上形成第二反射层150。
参见图8，具体地，再次利用涂布机以旋转涂布将液态反射层（reflective layer）均匀涂布在第二介质层140上，再经由热盘（Hot plate）进行软烤（softbake）定型成膜，第二反射层150的材料可以与第一反射层130相同。其中，第一反射层130和第二反射层150均采用遮光材料。
S6：在第二反射层150上开槽。
参见图9和图10，具体地，开槽时首先在第二反射层150上对应于第二布线组合层170的位置形成第一开口151，第一开口151贯穿第二反射层150，以使第二介质层140外露于第一开口151；然后在第二反射层150上与焊垫111对应的位置形成开口宽度与第一开口151相同的第二开口152，第二开口152贯穿第二反射层150和第二介质层140，以使第一反射层130外露于第二开口152；最后在第二开口152内的第一反射层130上形成与第二开口152对应导通的第三开口131，第三开口131贯穿第一反射层130和第一介质层120，以使焊垫111外露于第三开口131。
在实际制备时，首先通过曝光机，其功能以近接式（Proximity）的方法利用第二反射层150（reflective layer）预定第一开口151的位置遮住而未曝到光，再次通过显影方式利用显影液以喷洒（Spray）的方式来进行去除未曝光的区域，其第一开口151的开槽尺寸A（CD：critical dimension）与后续焊垫111上方的开口尺寸一致。先在第二反射层150上形成第一开口151后，利用线宽测量机台，针对第一开口151的开口宽度进行测量管控，确保开口尺寸精准后再进行下道工序，如若开口宽度不达标则可以进行微调。此处先开口形成第一开口151，避免直接在焊垫111上方的介质层进行开口导致精准度无法管控的问题（即避免了开口尺寸错误无法进行修复）。同时利用第二反射层150的第一开口151作为后续测量线路层开口的基准点，提升布线工艺。同时第二反射层150可以防止曝光显影光刻工艺中，光源的反射以及衍射，从而提升线路开口精准度。解决了需要的光刻机的能力越来越高的问题。
传统布线工艺中，大多数线路层与层之间存在重叠over lay，通过反射层开口可以提升重叠线路布线精准度，并且传统工艺的光刻工艺过程中，其波长在介质中传播存在反射以及衍射，导致其开口精度以及尺寸精准度不高，并且光线在介质层中传播，容易在开口附近表面形成斑点，从而导致介质层不平整，从而影响金属线路层的结合力。
在形成第一开口151后，再次利用曝光机，其功能以近接式（Proximity）的方法利用第二反射层150（reflective layer）预定焊点上方开口的位置遮住而未曝到光，再次通过显影方式利用显影液以喷洒（Spray）的方式来进行去除未曝光的区域，从而形成第二开口152，第二开口152位于焊垫111上方，开口宽度与第一开口151一致，此处通过第一开口151的校准和第二反射层150来提升了尺寸精准度。并且，第二开口152能够向下贯穿第二介质层140，从而将第一反射层130露出。再次使用烤箱（Oven）加热将材料加速固化至完全熟化的稳定状态，最后使用电浆去残胶机（Descum）来清除材料表面的有机污染物或开口的残留物。
在形成第二开口152后，可以再次利用曝光显影开口工艺，在第二开口152内的第一反射层130上进行开槽，形成第三开口131，第三开口131的开口尺寸小于第二开口152，并露出焊垫111。
S7：在第二反射层150上形成与焊垫111电连接的第一布线组合层160。
参见图11，具体地，第一布线组合层160依次穿过第二反射层150、第二介质层140、第一反射层130和第一介质层120，并与焊垫111电接触，第一布线组合层160包括缓冲介电层161、第一线路层162和第一介电层163，在实际制备时，可以首先在第二反射层150上利用涂布机以旋转涂布将液态介质层（ polymer layer）均匀涂布，然后进行软烤（softbake）定型成膜，其缓冲介电层161可以覆盖并填充第一开口151，从而能够提升缓冲介电层161的结合力，并能够在第一开口151处形成缓冲结构。然后再次使用烤箱（Oven）加热将材料加速固化至完全熟化的稳定状态，再使用电浆去残胶机（Descum）来清除材料表面的有机污染物或开口的残留物。
在制备形成缓冲介电层161后，此时缓冲介电层161能够覆盖第二开口152和第三开口131，然后通过前述的曝光显影方式，在缓冲介电层161上开槽形成第四开口164，其中第四开口164的开口宽度与第一开口151一致，能够大幅提升开口精度，同时能够再次将第二开口152和第三开口131露出。
在完成第四开口164的开槽动作后，可以进行常规的布线工艺形成第一线路层162，第一线路层162能够延伸至第一开口151上方，利用第一开口151中的缓冲介电层161起到缓冲作用，避免第一线路层162发生形变。然后再形成包覆的第一介电层163，完成第一布线组合层160的制备。
S8：在第一布线组合层160上形成与第一布线组合层160电连接的第二布线组合层170。
参见图12，具体地，第二布线组合层170包括第二介电层171、第二线路层172和第三介电层173。在完成第一布线组合层160后，可以在第一介电层163上利用涂布机以旋转涂布将液态反射层（reflective layer）均匀涂布在晶圆上再经由热盘（Hot plate）进行软烤（softbake）定型成膜，形成第三反射层174。第三反射层174的材料与第二反射层150以及第一反射层130一致。
在形成第三反射层174后，可以再次通过旋涂工艺在第三反射层174上形成第二介电层171，然后进行开槽动作。其开口工艺可以前述第二开口152和第三开口131的制备过程，在第二介电层171上通过曝光显影工艺形成第五开口175，第五开口175的开口宽度与第一开口151相同，然后再次通过曝光显影工艺在第五开口175内形成第六开口176，第六开口176贯穿第三反射层174和第一介电层163，从而露出第一线路层162，且第六开口176的开口宽度小于第五开口175的开口宽度，使得第六开口176和第五开口175的接合处形成台阶结构，能够增大与布线层的接触面积，提升结合力，然后通过常规的布线工艺，形成第二线路层172和第三介电层173。
S9：在第二布线组合层170上形成与第二布线组合层170电连接的导电凸块180。
参见图13，具体地，导电凸块180包括UBM层181、铜柱182和锡帽183，在制备时可以在第三介电层173上开口，并在开口内溅射金属形成UBM层181（UBM：under bumpmetalization），然后涂覆光刻胶并再次形成开口后溅射金属形成铜柱182，最后刷锡形成锡帽183，其中导电凸块180的制备过程可以参考现有的凸块132工艺。
在形成导电凸块180后，可以按照预设的切割道进行切割，得到单颗产品。
综上所述，本发明实施例提供的2.5D微凸块封装结构100及其制备方法，在基材110上依次设置第一介质层120、第一反射层130、第二介质层140和第二反射层150，通过开槽方式形成槽口后再制备第一布线组合层160和第二布线组合层170，最后制备形成导电凸块180，由于第一反射层130和第二反射层150均采用了遮光材料，而第一布线组合层160依次穿过所述第二反射层150、所述第二介质层140、所述第一反射层130和所述第一介质层120，并与所述焊垫111电接触，因此，在第一介质层120和第二介质层140开槽的过程中，由于第一反射层130和第二反射层150均采用了遮光材料，因此可以遮挡光线，在开槽过程中能够减缓光线在介质层中的反射以及衍射现象，提升开口精度，同时避免介质层由于反射或衍射造成表面存在凹坑的问题，提升了后续布线层的结合力。并且将第一开口151作为基准开口，方便准确地对后续开口进行宽度限定，进一步提升了开口精度和准确性。
第二实施例
参见图14，本实施例提供了一种2.5D微凸块封装结构100，其基本结构和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。与第一实施例相比，本实施例省去了缓冲介电层。
在本实施例中，第一布线组合层160包括第一线路层162和第一介电层163，第一线路层162设置在第二反射层150上，并填充第一开口151，且第一线路层162依次延伸至第二开口152和第三开口131，并与焊接电接触，第一介质层120设置在第二反射层150上，并覆盖第一线路层162。
需要说明的是，在实际制备时，可以先形成第一线路层162，第一线路层162能够填充至第一开口151，以提升其结合性，避免与介质层发生分层现象。同时，能够提升第一线路层162厚度以及金属含量，进而提升线路层的信号传播效率。
第三实施例
参见图15，本实施例提供了一种2.5D微凸块封装结构100，其基本结构和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。与第一实施例相比，本实施例中第一反射层130不同。
在本实施例中，第一反射层130设置有凸块132，凸块132依次穿过第二介质层140和第二反射层150，并与第一布线组合层160连接。具体地，该凸块132与第一反射层130一体设置，能够实现遮光效果，并能够连接上下两层的反射层，同时凸块132能够至少部分对应在第一线路层162的不同区域之间（第一线路层162可以分为多个区域，并形成有线宽间隙），能够防止布线工艺形成第一布线组合层时光刻工艺造成的波的衍射和反射问题，减少布线层之间的线宽间隙。
与第一实施例不同的是，本实施例中凸块132凸起设置，在制备第二介质层140和第二反射层150时，均需要围绕凸块132涂布，使得凸块132能够依次穿过第二介质层140和第二反射层150，能够大幅提升第一反射层130和第二反射层150之间的结合力，从而提升凸块132的缓冲性能，并进一步提升介质层的结合力。
第四实施例
参见图16至图18，本实施例提供了一种2.5D微凸块封装结构100，其基本结构和原理及产生的技术效果和第一实施例或第三实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例或第三实施例中相应内容。与第一实施例相比，本实施例增加了散热凸起112。
在本实施例中，基材110上还设置有散热凸起112，散热凸起112依次穿过第一介质层120、第一反射层130、第二介质层140、第二反射层150、第一布线组合层160和第二布线组合层170，其中，散热凸起112远离基材110的一端与第二布线组合层170远离基材110的一端相平齐。具体地，散热凸起112与第二线路层172间隔，可以采用高导热材料制成，例如金属材料或导热ACF胶，并且散热凸起112可以是多个，并围设在导电凸块180的周围。
需要说明的是，此处散热凸起112可以呈柱状，并且其截面形状可以是圆形、菱形或矩形等，在此不作具体限定。而在其他一些较佳的实施例中，散热凸起112也可以呈围墙状分布在导电凸块180四周，本实施例中通过设置散热凸起112，能够形成贯穿于芯片表面的结构，起到散热效果，同时散热凸起112可以是缓冲柱，并且能够起到第一线路层162之间的隔离墙的作用，减缓波的反射与衍射，提升线路与线路之间的间距，提升布线精准度。
优选地，散热凸起112可以部分嵌入基材110，从而能够大幅提升基材110与第一介质层120之间的结合力，避免布线层和介质层发生分层。
在实际上板时，如图18所示，2.5D微凸块封装结构100基材110朝上进行焊接，并且在散热凸起112的端面设计散热块113，散热块113可以是金属或ACF胶，同时底部采用底部填充胶层230，利用ACF胶起到释放静电的作用，底部填充胶层230界面层受电子迁移现象影响，当电流以及温度梯度较大时，会触发电子迁移效应，从而导致胶层界面层化合物溶解、胶层断裂等缺陷，进而致使胶层焊接结构的完整性损伤和力学性能的退化。同时基板200上可以额外设计焊盘210，并与散热块113对接，实现更好的散热效果。
第五实施例
参见图19至图21，本实施例提供了一种2.5D微凸块封装结构100，其基本结构和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。
在本实施例中，2.5D微凸块封装结构100还包括封装芯片190和塑封层191，封装芯片190设置在第二布线组合层170远离基材110的一侧，并与导电凸块180焊接，塑封层191设置在第二布线组合层170上，并包覆在封装芯片190外。具体地，封装芯片190可以是多个，多个封装芯片190可以是逻辑芯片和存储芯片的组合，封装芯片190的引脚与导电凸块180实现焊接，并由塑封层191进行塑封。
在本实施例中，基材110包括金属层114和第三介质层115，金属层114连接至焊垫111，第三介质层115包覆在金属层114外，且第三介质层115上还设置有焊球192，焊球192与金属层114连接。具体地，在实际制备时，可以先将前述实施例中的硅片晶圆去除，例如通过研磨方式去除，露出焊垫111，然后重构基底，形成金属层114和第三介质层115，金属层114与焊垫111连接，第三介质层115包覆在金属层114外，并在金属层114上设计焊球192。
其中，金属层114可以是布线结构，也可以是焊盘结构。
本实施例提供了一种2.5D微凸块封装结构100的制备方法，其基本步骤和原理与第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。
本制备方法的步骤S1-步骤S9均可以参考第一实施例，在此基础上，本制备方法还包括以下步骤：
S10：将封装芯片190贴装在导电凸块180上。
参见图22，具体地，可以将倒置芯片的微凸点与导电凸块180对应焊接，完成封装芯片190的贴装。封装芯片190可以是单独的存储芯片或逻辑芯片，也可以是逻辑芯片和存储芯片的集合。
S11：形成塑封层191。
参见图23，具体地，在完成封装芯片190的贴装后，可以通过塑封工艺形成塑封层191，该塑封层191将封装芯片190包覆在内。
S12：研磨去除基材110。
参见图24，具体地，可以通过研磨工艺，去除基材110，并露出焊垫111。
S13：重构基材110。
请继续参见图19和图20，具体地，可以通过布线工艺，形成金属层114，金属层114能够与焊垫111接触，实现电连接。再旋涂第三介质层115，使得第三介质层115能够包覆在金属层114外。
S14：植球。
请继续参见图19和图20，具体地，通过植球工艺，在第三介质层115上开口并植球形成焊球192，该焊球192与金属层114连接，从而实现信号输出。
在完成植球后，可以进行切割，得到单颗产品。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (14)

1.一种2.5D微凸块封装结构，其特征在于，包括：
基材，所述基材的一侧表面设置有焊垫；
第一介质层，所述第一介质层设置在所述基材设置有焊垫的一侧表面；
第一反射层，所述第一反射层设置在所述第一介质层上；
第二介质层，所述第二介质层设置在所述第一反射层上；
第二反射层，所述第二反射层设置在所述第二介质层上；
第一布线组合层，所述第一布线组合层设置在所述第二反射层上，并与所述焊垫电连接；
第二布线组合层，所述第二布线组合层设置在所述第一布线组合层上，并与所述第一布线组合层电连接；
导电凸块，所述导电凸块设置在所述第二布线组合层上，并与所述第二布线组合层电连接；
其中，所述第一反射层和所述第二反射层均采用遮光材料，且所述第一反射层和所述第二反射层被配置为在曝光显影的方式开槽的过程中遮光，以减缓光线的反射以及衍射现象，第一布线组合层依次穿过所述第二反射层、所述第二介质层、所述第一反射层和所述第一介质层，并与所述焊垫电接触。
2.根据权利要求1所述的2.5D微凸块封装结构，其特征在于，所述第二反射层上设置有开口宽度相同的第一开口和第二开口，所述第一开口对应于所述第二布线组合层，并贯穿所述第二反射层，以使所述第二介质层外露于所述第一开口，所述第一布线组合层填充至所述第一开口，所述第二开口与所述焊垫对应，并贯穿所述第二反射层和所述第二介质层，以使所述第一反射层外露于所述第二开口，所述第二开口内的所述第一反射层上还设置有与所述第二开口对应导通的第三开口，所述第三开口的开口宽度小于所述第二开口的开口宽度，并贯穿所述第一反射层和所述第一介质层，以使所述焊垫外露于所述第三开口，所述第一布线组合层填充至所述第二开口和所述第三开口。
3.根据权利要求2所述的2.5D微凸块封装结构，其特征在于，所述第一布线组合层包括缓冲介电层、第一线路层和第一介电层，所述缓冲介电层设置在所述第二反射层上，并填充所述第一开口，且所述缓冲介电层上设置有开口宽度与所述第二开口相同的第四开口，所述第四开口与所述第二开口对应连通，所述第一线路层设置在所述缓冲介电层上，并依次延伸至所述第四开口、第二开口和所述第三开口，且所述第一线路层与所述焊垫电接触，所述第一介电层设置在所述缓冲介电层上，并覆盖所述第一线路层。
4.根据权利要求2所述的2.5D微凸块封装结构，其特征在于，所述第一布线组合层包括第一线路层和第一介电层，所述第一线路层设置在所述第二反射层上，并填充所述第一开口，且所述第一线路层依次延伸至所述第二开口和所述第三开口，并与所述焊垫电接触，所述第一介质层设置在所述第二反射层上，并覆盖所述第一线路层。
5.根据权利要求3或4所述的2.5D微凸块封装结构，其特征在于，所述第二布线组合层包括第二介电层、第二线路层和第三介电层，所述第二介电层设置在所述第一介电层上，所述第二线路层设置在所述第二介电层上，所述第三介电层设置在所述第二介电层上，并覆盖所述第二线路层，所述第二线路层与所述第一线路层电连接，所述导电凸块嵌入所述第二介电层，并与所述第二线路层电接触。
6.根据权利要求5所述的2.5D微凸块封装结构，其特征在于，所述第二介电层和所述第一介电层之间还设置有第三反射层，所述第三反射层采用遮光材料。
7.根据权利要求6所述的2.5D微凸块封装结构，其特征在于，所述第二介电层上设置有开口宽度与所述第一开口相同的第五开口，所述第五开口贯通所述第二介电层，以使所述第三反射层外露于所述第五开口，所述第五开口内的所述第三反射层上设置有第六开口，所述第六开口贯通所述第三反射层和所述第一介电层，并与所述第一线路层对应，以使所述第一线路层外露于所述第六开口，且所述第六开口的开口宽度小于所述第五开口的开口宽度，所述第二线路层依次延伸至所述第五开口和所述第六开口，并与所述第一线路层电接触。
8.根据权利要求1所述的2.5D微凸块封装结构，其特征在于，所述第一反射层设置有凸块，所述凸块依次穿过所述第二介质层和所述第二反射层，并与所述第一布线组合层连接。
9.根据权利要求1所述的2.5D微凸块封装结构，其特征在于，所述基材上还设置有散热凸起，所述散热凸起远离所述基材的一端与所述第二布线组合层远离所述基材的一端相平齐。
10.根据权利要求1所述的2.5D微凸块封装结构，其特征在于，所述2.5D微凸块封装结构还包括封装芯片和塑封层，所述封装芯片设置在所述第二布线组合层远离所述基材的一侧，并与所述导电凸块焊接，所述塑封层设置在所述第二布线组合层上，并包覆在所述封装芯片外。
11.根据权利要求10所述的2.5D微凸块封装结构，其特征在于，所述基材包括金属层和第三介质层，所述金属层连接至所述焊垫，所述第三介质层包覆在所述金属层外，且所述第三介质层上还设置有焊球，所述焊球与所述金属层连接。
12.一种2.5D微凸块封装结构的制备方法，用于制备如权利要求1所述的2.5D微凸块封装结构，其特征在于，所述制备方法包括：
提供一基材，所述基材的一侧表面设置有焊垫；
在所述基材的一侧表面形成覆盖所述焊垫的第一介质层；
在所述第一介质层上形成第一反射层；
在所述第一反射层上形成第二介质层；
在所述第二介质层上形成第二反射层；
在所述第二反射层上通过曝光显影的方式开槽；
在所述第二反射层上形成与所述焊垫电连接的第一布线组合层；
在所述第一布线组合层上形成与所述第一布线组合层电连接的第二布线组合层；
在所述第二布线组合层上形成与所述第二布线组合层电连接的导电凸块；
其中，所述第一反射层和所述第二反射层均采用遮光材料，且所述第一反射层和所述第二反射层被配置为在曝光显影的方式开槽的过程中遮光，以减缓光线的反射以及衍射现象，第一布线组合层依次穿过所述第二反射层、所述第二介质层、所述第一反射层和所述第一介质层，并与所述焊垫电接触。
13.根据权利要求12所述的2.5D微凸块封装结构的制备方法，其特征在于，在所述第二反射层上开槽的步骤，包括：
在所述第二反射层上对应于所述第二布线组合层的位置形成第一开口，所述第一开口贯穿所述第二反射层，以使所述第二介质层外露于所述第一开口；
在所述第二反射层上与所述焊垫对应的位置形成开口宽度与所述第一开口相同的第二开口，所述第二开口贯穿所述第二反射层和所述第二介质层，以使所述第一反射层外露于所述第二开口；
在所述第二开口内的所述第一反射层上形成与所述第二开口对应导通的第三开口，所述第三开口贯穿所述第一反射层和所述第一介质层，以使所述焊垫外露于所述第三开口。
14.根据权利要求12所述的2.5D微凸块封装结构的制备方法，其特征在于，在所述第二反射层上形成与所述焊垫电连接的第一布线组合层的步骤之后，所述制备方法还包括：
在所述第一布线组合层上形成第三反射层。
CN202411412701.6A 2024-10-11 2024-10-11 2.5d微凸块封装结构和2.5d微凸块封装结构的制备方法 Active CN118983278B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202411412701.6A CN118983278B (zh) 2024-10-11 2024-10-11 2.5d微凸块封装结构和2.5d微凸块封装结构的制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202411412701.6A CN118983278B (zh) 2024-10-11 2024-10-11 2.5d微凸块封装结构和2.5d微凸块封装结构的制备方法

Publications (2)

Publication Number Publication Date
CN118983278A CN118983278A (zh) 2024-11-19
CN118983278B true CN118983278B (zh) 2025-03-07

Family

ID=93453448

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202411412701.6A Active CN118983278B (zh) 2024-10-11 2024-10-11 2.5d微凸块封装结构和2.5d微凸块封装结构的制备方法

Country Status (1)

Country Link
CN (1) CN118983278B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112447526A (zh) * 2019-08-29 2021-03-05 台湾积体电路制造股份有限公司 用于高速数据传输的半导体封装及其制造方法
CN115706076A (zh) * 2021-08-10 2023-02-17 群创光电股份有限公司 电子装置以及其制作方法与检测方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10284501A (ja) * 1997-04-08 1998-10-23 Nippon Steel Corp ボール配列基板
JPH11111885A (ja) * 1997-10-07 1999-04-23 Sony Corp 半導体装置およびその製造方法
JP2000216184A (ja) * 1999-01-25 2000-08-04 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2003124255A (ja) * 2001-10-17 2003-04-25 Seiko Epson Corp 半導体装置及びその製造方法、半導体チップ及び実装方法
JP4068838B2 (ja) * 2001-12-07 2008-03-26 株式会社日立製作所 半導体装置の製造方法
JP4103796B2 (ja) * 2003-12-25 2008-06-18 沖電気工業株式会社 半導体チップパッケージ及びマルチチップパッケージ
JP4322181B2 (ja) * 2004-07-29 2009-08-26 三洋電機株式会社 半導体装置の製造方法
TWI251284B (en) * 2004-11-12 2006-03-11 Advanced Semiconductor Eng Redistribution layer and circuit structure thereof
KR100606654B1 (ko) * 2005-08-01 2006-08-01 삼성전자주식회사 전자파 장해 저감용 페라이트 차폐 구조를 구비하는 반도체패키지 및 그 제조 방법
US10103107B1 (en) * 2017-08-08 2018-10-16 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same
TW202000993A (zh) * 2018-06-20 2020-01-01 美商維克精密表面處理股份有限公司 凸塊底層金屬蝕刻製程期間使底切最小化之裝置及方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112447526A (zh) * 2019-08-29 2021-03-05 台湾积体电路制造股份有限公司 用于高速数据传输的半导体封装及其制造方法
CN115706076A (zh) * 2021-08-10 2023-02-17 群创光电股份有限公司 电子装置以及其制作方法与检测方法

Also Published As

Publication number Publication date
CN118983278A (zh) 2024-11-19

Similar Documents

Publication Publication Date Title
KR100477908B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
EP0734065B1 (en) Chip sized semiconductor device and multi-chip-sized semiconductor device
KR101650670B1 (ko) 패드 인터커넥트 구조체 상의 필러, 이러한 인터커넥트 구조체를 포함하는 반도체 다이 및 다이 조립체, 및 관련 방법
US7847411B2 (en) Electronic device and method of manufacturing the same
US7719104B2 (en) Circuit board structure with embedded semiconductor chip and method for fabricating the same
KR101547273B1 (ko) 앵커 구조들을 갖는 솔더 마스크 형성 방법
CN103730429A (zh) 封装结构
CN106449546B (zh) 影像传感芯片封装结构及其封装方法
TWI353046B (en) Land grid array semiconductor device packages, ass
JPH088332B2 (ja) 高密度電子モジュール及びその製造方法
US8835193B2 (en) Non-uniform alignment of wafer bumps with substrate solders
CN105225974A (zh) 封装方法
WO2022227451A1 (zh) 封装结构和封装方法
CN103413770B (zh) 凸点的制造方法
CN103730378B (zh) 封装结构的形成方法
CN103400812A (zh) 一种底填料填充的fcqfn封装件及其制作工艺
CN105720018B (zh) 在缓冲层中具有开口的集成扇出结构
CN118983278B (zh) 2.5d微凸块封装结构和2.5d微凸块封装结构的制备方法
TWI478304B (zh) 封裝基板及其製法
TW202044429A (zh) 電子電路裝置及電子電路裝置的製造方法
JP2007189049A (ja) 半導体装置及び半導体装置の検査方法、並びに半導体装置の検査装置
CN114649286A (zh) 扇出型封装结构和扇出型封装方法
TWI778249B (zh) 半導體封裝系統
CN105655365A (zh) 半导体芯片封装结构及其封装方法
AU6537790A (en) Hybrid module electronics package

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant