CN118712156A - 半导体器件及其形成方法 - Google Patents

Abstract

各种实施例包括管芯结构和形成管芯结构的方法。在实施例中，半导体器件包括：下部衬底；上部集成电路管芯，以电介质对电介质接合并且以金属对金属接合而接合到所述下部衬底，所述上部集成电路管芯包括半导体材料；缓冲层，位于所述上部集成电路管芯周围，所述缓冲层包括应力降低化合物，所述应力降低化合物的热膨胀系数大于所述半导体材料的热膨胀系数；以及密封剂，位于所述缓冲层和所述上部集成电路管芯周围，所述密封剂包括模塑料，所述模塑料的热膨胀系数大于所述应力降低化合物的所述热膨胀系数。本申请的实施例还提供了形成半导体器件的方法。

Description

半导体器件及其形成方法

技术领域

本申请的实施例涉及半导体器件及其形成方法。

背景技术

由于各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度不断提高，半导体行业经历了快速增长。在很大程度上，集成密度的提高是由于最小部件尺寸的反复减少，这允许将更多组件集成到给定面积中。随着对缩小电子器件需求的增长，出现了对更小且更具创意的半导体管芯封装技术的需求。

发明内容

本申请的实施例提供了一种半导体器件，该半导体器件包括：下部衬底；上部集成电路管芯，以电介质对电介质接合并且以金属对金属接合而接合到下部衬底，上部集成电路管芯包括半导体材料；缓冲层，位于上部集成电路管芯周围，缓冲层包括应力降低化合物，应力降低化合物的热膨胀系数大于半导体材料的热膨胀系数；以及密封剂，位于缓冲层和上部集成电路管芯周围，密封剂包括模塑料，模塑料的热膨胀系数大于应力降低化合物的热膨胀系数。

本申请的另一实施例提供了一种半导体器件，该半导体器件包括：下部衬底；上部集成电路管芯，以电介质对电介质接合并且以金属对金属接合而接合到下部衬底；衬垫层，位于上部集成电路管芯的侧壁和下部衬底的顶表面上；缓冲层，位于衬垫层上；以及密封剂，位于缓冲层周围，密封剂的顶表面与衬垫层的顶表面和上部集成电路管芯的顶表面共面。

本申请的又一实施例提供了一种形成半导体器件的方法，该方法包括：以电介质对电介质接合并且以金属对金属接合而将上部集成电路管芯接合到下部衬底，上部集成电路管芯具有第一热膨胀系数；在上部集成电路管芯周围形成应力降低化合物，应力降低化合物具有第二热膨胀系数；在应力降低化合物周围形成模塑料，模塑料具有第三热膨胀系数，第二热膨胀系数在第一热膨胀系数和第三热膨胀系数之间；以及切单模塑料和下部衬底。

附图说明

当结合附图阅读时，从以下详细描述最佳理解本公开的方面。应该注意的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了讨论的清楚起见，可以任意地增大或减小各个部件的尺寸。

图1是集成电路管芯的截面图。

图2至图11是根据一些实施例的制造管芯结构中的中间阶段的视图。

图12是根据一些其他实施例的管芯结构的截面图。

图13是根据一些其他实施例的管芯结构的截面图。

图14是根据一些其他实施例的管芯结构的截面图。

图15是根据一些其他实施例的管芯结构的截面图。

图16是根据一些实施例的管芯结构的平面图。

图17和图18是根据一些其他实施例的管芯结构的视图。

图19是根据一些其他实施例的管芯结构的截面图。

图20是根据一些实施例的集成电路封装件的截面图。

具体实施方式

以下公开提供了许多用于实施本申请的不同部件的不同的实施例或示例。下面描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个实例中重复参考数字和/或字母。该重复是用于简单和清楚的目的，并且其本身不指示讨论的实施例和/或配置之间的关系。

为了便于描述，本文中可以使用诸如“在…下面”、“在…之下”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。

根据各个实施例，管芯结构各自包括下部衬底、接合到下部衬底的上部集成电路管芯、以及位于上部集成电路管芯周围的一个或多个缓冲层。密封剂位于缓冲层和上部集成电路管芯周围。缓冲层由应力降低化合物形成，应力降低化合物可以在高温下密封剂膨胀期间帮助降低施加在上部集成电路管芯和下部衬底的接合界面上的应力。因此可以提高管芯结构的良率和可靠性。

图1是集成电路管芯50的截面图。集成电路管芯50将在后续处理中接合到其他管芯以形成管芯结构。集成电路管芯50可以是逻辑器件(例如，中央处理单元(CPU)、图形处理单元(GPU)、片上系统(SoC)管芯、应用处理器(AP)、微控制器等)、存储器管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取内存(SRAM)管芯等)、电源管理管芯(例如，电源管理集成电路(PMIC)管芯)、射频(RF)管芯、接口管芯、传感器管芯、微机电系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)等或它们的组合

集成电路管芯50可以形成在晶圆中，晶圆可以包括被切单以形成多个集成电路管芯的不同器件区域。可以根据适用的制造工艺来处理集成电路管芯50以形成集成电路。例如，集成电路管芯50包括半导体衬底52，半导体衬底52可以是掺杂或未掺杂的硅衬底，或者绝缘体上半导体(SOI)衬底的有源层。半导体衬底52可以包括其他半导体材料，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。也可以使用其他衬底，诸如多层衬底或梯度衬底。半导体衬底52具有有源表面(例如，图1中面朝上的表面)和无源表面(例如，图1中面朝下的表面)。器件(未单独示出)可以形成在半导体衬底52的有源表面中和/或上。这些器件可以是有源器件(例如，晶体管、二极管等)和/或无源器件(例如，电容器、电感器、电阻器等)。无源表面可以没有器件。

互连结构54设置在半导体衬底52的有源表面上方，并且用于电连接半导体衬底52的器件以形成集成电路。互连结构54可以包括一个或多个介电层以及介电层中的相应金属化层。介电层可以是例如低k介电层。属化层可以包括导电通孔和/或导线以互连半导体衬底52的器件。金属化层可以由导电材料形成，诸如金属，诸如铜、钴、铝、金、它们的组合等。互连结构54的金属化层可以通过镶嵌工艺形成，诸如单镶嵌工艺、双镶嵌工艺等。

可选地，导电通孔56延伸进入互连结构54和/或半导体衬底52中。导电通孔56电耦接至互连结构54的金属化层。作为形成导电通孔56的实例，可以通过例如蚀刻、铣削、激光技术、它们的组合等在互连结构54和/或半导体衬底52中形成凹槽。可以诸如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、热氧化、它们的组合等在凹槽中共形地沉积薄阻挡层。阻挡层可以由氧化物、氮化物、它们的组合等形成。可以在阻挡层上方和凹槽中形成导电材料。可以通过电化学镀工艺、CVD、ALD、PVD、它们的组合等形成导电材料。导电材料的实例包括铜、钨、铝、银、金、它们的组合等。通过例如化学机械抛光(CMP)从互连结构54或半导体衬底52的表面去除多余的导电材料和阻挡层。凹槽中的阻挡层和导电材料的剩余部分形成导电通孔56。在它们开始形成之后，导电通孔56可以被掩埋在半导体衬底52中。可以在后续处理中减薄半导体衬底52以在半导体衬底52的无源表面处暴露导电通孔56。在曝光工艺之后，导电通孔56是延伸穿过半导体衬底52的衬底贯通孔(TSV)，诸如硅贯通孔。

介电层62位于互连结构54上方，位于集成电路管芯50的前侧处。介电层62可以由氧化物(诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、基于原硅酸四乙酯(TEOS)的氧化物等)、氮化物(诸如氮化硅等)、聚合物(诸如聚苯并恶唑(PBO)、聚酰亚胺、基于苯并环丁烯(BCB)的聚合物等)、它们的组合等形成。例如可以通过CVD、旋涂、层压等形成介电层62。可选地，一个或多个钝化层(未单独示出)设置在介电层62和互连结构54之间。

管芯连接件64延伸穿过介电层62。管芯连接件64可以包括可以进行外部连接的导电柱、焊盘等。在一些实施例中，管芯连接件64包括位于集成电路管芯50的前侧处的接合焊盘，并且包括将接合焊盘连接至互连结构54的上部金属化层的接合焊盘通孔。在这样的实施例中，管芯连接件64(包括接合焊盘和接合焊盘通孔)可以通过镶嵌工艺形成，诸如单镶嵌工艺、双镶嵌工艺等。管芯连接件64可以由合适的导电材料形成，诸如铜、钨、铝、银、金、它们的组合等，可以通过例如镀等形成导电材料。

可选地，在集成电路管芯50的形成期间，焊料区域(未单独示出)可以设置在管芯连接件64上。焊料区域可以用于对集成电路管芯50执行芯片探针(CP)测试。例如，焊料区域可以是用于将芯片探针附接至管芯连接件64的焊球、焊料凸块等。可以对集成电路管芯50执行芯片探针测试以确定集成电路管芯50是否是已知良好管芯(KGD)。因此，仅是KGD的集成电路管芯50经受后续处理被封装，并且未通过芯片探针测试的管芯不被封装。测试之后，可以去除焊料区域。在一些实施例中，利用诸如化学机械抛光(CMP)、回蚀刻工艺、它们的组合等的平坦化工艺。

图2至图11是根据一些实施例的制造管芯结构100(参见图11)中的中间阶段的视图。图2、图3、图4、图5、图6、图7、图8、图9、图10和图11是截面图。管芯结构100是集成电路管芯的堆叠件。通过将集成电路管芯50接合到晶圆110来形成管芯结构100。晶圆110具有封装区域100P，封装区域100P包括形成在其中的器件(例如，集成电路管芯、中介层等)。封装区域100P将被切单以形成管芯结构100，每个管芯结构100包括晶圆110的切单部分(例如，集成电路管芯、中介层等)以及接合到晶圆110的切单部分的集成电路管芯50。

管芯结构100(参见图11)是后续可以被封装以形成集成电路封装件的组件。管芯结构100的集成电路管芯可以是异质管芯。封装管芯结构100代替单独地封装管芯可以允许异质管芯以小的占位面积集成。管芯结构100可以是集成芯片上系统(SoIC)器件，但是也可以形成其他类型的器件。

在图2中，形成或获得晶圆110。晶圆110包括位于相应封装区域100P中的器件，封装区域100P将在后续处理中被切单以包含在管芯结构100中。形成在晶圆110中的器件可以是集成电路管芯、中介层等。

可以根据适用的制造工艺来处理晶圆110以形成器件。例如，晶圆110包括衬底112、互连结构114、导电通孔116、介电层122和管芯连接件124，它们可以分别类似于半导体衬底52、互连结构54、导电通孔56、介电层62和管芯连接件64(先前针对图1描述)。在集成电路器件形成在晶圆110中的实施例中，有源器件(以及可选地，无源器件)可以形成在衬底112的有源表面(例如，图2中面朝上的表面)中和/或衬底112的有源表面上。在晶圆110中形成中介层的实施例中，衬底112通常不包括有源器件，尽管中介层可以包括形成在衬底112的有源表面中和/或衬底112的有源表面上的无源器件。介电层122和管芯连接件124可以设置在晶圆110的前侧处。

在图3中，将集成电路管芯50接合到晶圆110。在该实施例中，集成电路管芯50包括放置在每个封装区域100P中的多个集成电路管芯50A、50B。集成电路管芯50A、50B可以各自具有单一功能(例如，逻辑器件、存储器器件等)，或者可以具有多种功能(例如，SoC)。在实施例中，集成电路管芯50A是逻辑管芯并且集成电路管芯50B是存储器管芯。在该实施例中，集成电路管芯50A(例如，逻辑器件)和集成电路管芯50B(例如，存储器器件)接合在每个封装区域100P中。互连结构114可以互连封装区域100P中的集成电路管芯50以形成功能系统。在另一实施例中，将单个集成电路管芯50接合在每个封装区域100P中。

集成电路管芯50直接接合到晶圆110。在该实施例中，集成电路管芯50和晶圆110以面对面的方式直接接合，以使得集成电路管芯50的前侧接合到晶圆110的前侧。集成电路管芯50可以通过混合接合而接合到晶圆110。在混合接合中，集成电路管芯50的介电层62通过电介质对电介质接合而接合到晶圆110的介电层122，而不使用任何粘合材料(例如管芯附接膜)，并且集成电路管芯50的管芯连接件64通过金属对金属接合而接合到晶圆110的管芯连接件124，而不使用任何共晶材料(例如，焊料)。接合可以包括预接合和退火。在预接合期间，施加小的压力以将集成电路管芯50压靠至晶圆110。在低温(诸如室温)下执行预接合，并且在预接合之后，介电层62接合到介电层122。然后在随后的退火步骤中提高接合强度，其中在高温(诸如约150℃至约300℃范围内的温度)下对介电层62、122进行退火。退火形成将介电层62接合到介电层122的接合，诸如熔合接合。例如，该接合可以是介电层62的材料和介电层122的材料之间的共价键。管芯连接件64与管芯连接件124一一对应地连接。管芯连接件64可以在预接合之后与管芯连接件124物理接触，或者管芯连接件64可以在退火期间膨胀以使得管芯连接件64与管芯连接件124物理接触。此外，在退火期间，管芯连接件64、124的材料(例如，铜)混合，从而使得还形成金属对金属接合。因此，集成电路管芯50和晶圆110之间所得到的接合包括电介质对电介质接合和金属对金属接合。

在图4中，在集成电路管芯50周围和晶圆110的前侧上分配缓冲层132。在该实施例中，缓冲层132分配在每个封装区域100P中的集成电路管芯50周围。如随后更详细描述的，集成电路管芯50将被封装。与集成电路管芯50相比，密封剂具有大的热膨胀系数(CTE)，以使得密封剂和集成电路管芯50之间可能存在CTE失配。缓冲层132形成为与集成电路管芯50和晶圆110的接合界面相邻，以使得缓冲层132将位于集成电路管芯50和随后形成的密封剂之间。缓冲层132可以降低由于CTE失配而施加在集成电路管芯50和晶圆110的接合界面上的应力。因此可以降低介电层62、122分层的风险，从而提高管芯结构100的良率和可靠性。

缓冲层132由应力降低化合物形成，应力降低化合物有助于降低施加在集成电路管芯50和晶圆110的接合界面上的应力。应力降低化合物包括聚合物材料并且可选地包括填料。聚合物材料可以是聚酯、聚酰胺、聚碳酸酯、聚氨酯等。例如，聚合物材料可以是热塑性聚合物，诸如聚对苯二甲酸乙二醇酯。填充物由为缓冲层132提供机械强度的材料形成，诸如二氧化硅(SiO₂)颗粒。可以通过沉积(例如，CVD)、毛细管流动、层压等以液体或半液体形式施加应力降低化合物，然后进行随后的固化。

缓冲层132可以具有填角部分132F和间隙部分132G。间隙部分132G设置在相应封装区域100P内的集成电路管芯50之间的间隙中。填角部分132F沿相应封装区域100P内的集成电路管芯50的外边缘设置，并且包括填角。

可以在缓冲层132与集成电路管芯50和晶圆110之间形成衬垫层130。衬垫层130可以保护各种组件免受在后续封装工艺期间释放的湿气的影响，这可以增加管芯结构100的可靠性。衬垫层130可以由介电材料形成，诸如氮化物(例如，氮化硅)、氧化物(例如，氧化硅)、它们的组合(例如，氮氧化硅)、它们的多层等，可以通过合适的沉积方法例如ALD、CVD等来形成衬垫层130。介电材料可以是无机的。在一些实施例中，衬垫层130包括氧化物层和氧化物层上方的氮化物层，这在氮化物层具有大硬度时可以是有利的。在一些实施例中，衬垫层130所具有的厚度在0.2μm至0.4μm的范围内。

在该实施例中，缓冲层132形成在衬垫层130上。因此，衬垫层130物理接触集成电路管芯50的侧壁和晶圆110的顶表面，而缓冲层132物理接触衬垫层130的侧壁和顶表面。衬垫层130是可选的。在另一个实施例中(随后针对图12进行描述)，省略了衬垫层130并且缓冲层132直接形成在集成电路管芯50和晶圆110上。

在图5中，在各个组件上和各个组件周围形成密封剂134。在形成密封剂134之后，密封剂134密封集成电路管芯50、衬垫层130(如果存在)和缓冲层132。密封剂134可以由模塑料形成，可以通过压缩模塑、传递模塑等来施加密封剂134。模塑料可以包括有机材料。密封剂134的模塑料与缓冲层132的应力降低化合物不同，并且可以通过与缓冲层132的应力降低化合物不同的方法形成。模塑料可以以液体或半液体形式施加，以及然后进行后续的固化。密封剂134可以形成在晶圆110上方，以使得衬垫层130(如果存在)、缓冲层132和/或集成电路管芯50被掩埋或覆盖。

集成电路管芯50的CTE很大程度上取决于由半导体材料形成的半导体衬底52的CTE。密封剂134围绕并保护集成电路管芯50。然而，与集成电路管芯50的半导体材料相比，密封剂134的模塑料具有大的CTE。结果，密封剂134在高温下可以比集成电路管芯50膨胀得更多。密封剂134在高温下的膨胀可以在集成电路管芯50和晶圆110的接合界面上施加应力。缓冲层132由应力降低化合物形成，该应力降低化合物可以降低由于CTE失配而施加在那些接合界面上的应力。具体地，缓冲层132的应力降低化合物的CTE在密封剂134的模塑料的CTE和集成电路管芯50的半导体材料的CTE之间。换句话说，缓冲层132的应力降低化合物的CTE大于集成电路管芯50的半导体材料的CTE，而密封剂134的模塑料的CTE大于缓冲层132的应力降低化合物的CTE。在一些实施例中，集成电路管芯50的半导体材料具有在2ppm/℃至3ppm/℃范围内的CTE，缓冲层132的应力降低化合物具有在5ppm/℃至20ppm/℃范围内的CTE，并且密封剂134的模塑料具有在30ppm/℃至40ppm/℃范围内的CTE。因此，缓冲层132可以降低由密封剂134和集成电路管芯50之间的CTE不匹配导致的应力，这可以降低介电层62、122分层(具体地，在集成电路管芯50的边缘处)的风险。因此可以提高管芯结构100的良率和可靠性。

如先前所述，缓冲层132的应力降低化合物可选地包括填料。当使用填料时，可以通过控制填料类型(例如，材料)、填料负载量(例如，填料的量)和/或平均填料颗粒尺寸来将应力降低化合物的CTE调整到期望的量。在缓冲层132的应力降低化合物包括填料的一些实施例中，填料是石英颗粒，该石英颗粒具有在60％至90％范围内的负载量并且具有在5μm至30μm范围内的平均颗粒尺寸。因此，可以形成具有期望的CTE(先前描述的)的应力降低化合物。

在图6中，对密封剂134执行去除工艺(可选地)以暴露集成电路管芯50。去除工艺可以去除衬垫层130(如果存在)、缓冲层132和/或集成电路管芯50的部分，直到暴露集成电路管芯50。在一些实施例中，可以利用诸如化学机械抛光(CMP)、研磨工艺等的平坦化工艺。在平坦化工艺之后，集成电路管芯50、密封剂134、衬垫层130(如果存在)以及可选的缓冲层132的顶表面是基本上共面的(在工艺变化内)。例如，如果集成电路管芯50已经暴露，则可以省略去除工艺。

密封剂134可以具有边缘部分134E和间隙部分134G。间隙部分134G设置在相应封装区域100P内的集成电路管芯50之间的间隙中，例如，位于缓冲层132的间隙部分132G上方。边缘部分134E沿着相应封装区域100P内的集成电路管芯50的外边缘设置，例如位于缓冲层132的填角部分132F上方。在一些实施例中，密封剂134的在去除工艺之后的保留的间隙部分134G具有在0μm至40μm范围内的厚度。更具体地，在去除工艺之后，密封剂134的间隙部分134G可以(或可以不)保留。在该实施例中，在去除工艺之后，密封剂134的间隙部分134G保留。因此，缓冲层132的间隙部分132G位于密封剂134的顶表面之下。在另一实施例中(随后针对图13进行描述)，通过去除工艺来去除密封剂134的间隙部分134G。

衬垫层130(如果存在)和集成电路管芯50通过密封剂134暴露，而缓冲层132的填角部分132F保持由密封剂134覆盖。因此，密封剂134的厚度大于缓冲层132的填角部分132F的厚度。在一些实施例中，密封剂134的厚度在300μm至500μm的范围内，诸如约400μm，而缓冲层132的填角部分132F的厚度在210μm至350μm的范围内，诸如约280μm。缓冲层132的填角部分132F的厚度可以是密封剂134的厚度的至少一半。另外，缓冲层132的间隙部分132G的厚度可以(或可以不)大于缓冲层132的填角部分132F的厚度。缓冲层132和密封剂134的厚度是在垂直于晶圆110的主表面的方向上测量的。

在图7中，将晶圆110放置在载体衬底136或其他合适的支撑结构上以用于后续处理。在一些实施例中，载体衬底136是块状半导体衬底或玻璃衬底。载体衬底136至少附接到密封剂134。载体衬底136可以通过接合层(未单独示出)附接，该接合层可以在处理之后与载体衬底136一起从结构去除。在一些实施例中，接合层包括氧化物，诸如氧化硅层。在一些实施例中，接合层包括粘合剂，诸如合适的环氧树脂等。可以翻转(未单独示出)晶圆110以准备处理晶圆110的背侧。

在图8中，减薄衬底112以在晶圆110背侧处暴露导电通孔116。导电通孔116的暴露可以通过减薄工艺来实施，诸如研磨工艺、化学机械抛光(CMP)、回蚀刻、它们的组合等。在所示实施例中，执行凹进工艺以使衬底112的无源表面凹进，以使得导电通孔116在晶圆110的背侧处突出。凹进工艺可以是例如合适的回蚀刻工艺、化学机械抛光(CMP)等。在一些实施例中，用于暴露导电通孔116的减薄工艺包括CMP，并且由于在CMP期间发生的凹陷，导电通孔116在晶圆110的背侧处突出。然后，在衬底112的无源表面上形成绝缘层126，从而围绕导电通孔116的突出部分。在一些实施例中，绝缘层126由含硅绝缘体形成，诸如氮化硅、氧化硅、氮氧化硅等，可以通过合适的沉积方法形成绝缘层126，诸如CVD、等离子体增强CVD(PECVD)、高密度等离子体CVD(HDP-CVD)等。最初，绝缘层126可以掩埋导电通孔116。可以对各个层施加去除工艺以去除导电通孔116上方的多余材料。去除工艺可以是平坦化工艺，诸如化学机械抛光(CMP)、回蚀刻、它们的组合等。在平坦化之后，绝缘层126和导电通孔116的暴露表面是基本上共面的(在工艺变化内)并且暴露在晶圆110的背侧处。在另一实施例中，省略绝缘层126，并且衬底112和导电通孔116的暴露表面是基本上共面的(在工艺变化内)。

在图9中，在晶圆110的背侧上形成再分布结构140。再分布结构140可以设置在绝缘层126(如果存在)的底表面上或衬底112的无源表面上。再分布结构140包括一个或多个介电层142以及位于介电层142中的相应金属化层144(有时称为再分布层或再分布线)。再分布结构140的金属化层144连接到导电通孔116。具体地，金属化层144通过导电通孔116和互连结构114连接到集成电路管芯50。将再分布结构140示出为实例，并且可以包括比所示出的更多或更少的介电层142和金属化层144。

介电层142由合适的介电材料形成。在一些实施例中，介电层142由聚合物形成，该聚合物可以是诸如PBO、聚酰亚胺、基于BCB的聚合物等的光敏材料，可以使用光刻掩模来图案化介电层142。在其他实施例中，介电层142由氧化物(诸如氧化硅、PSG、BSG、BPSG)、氮化物(诸如氮化硅)、它们的组合(诸如氮氧化硅)等形成。可以通过旋涂、层压、CVD等或它们的组合来形成介电层142。在形成每个介电层142之后，然后图案化每个介电层142以暴露下面的导电部件，诸如导电通孔116或金属化层144的下面部分。图案化可以通过可接受的工艺进行，诸如当介电层142是光敏材料时，通过将介电层142暴露于光，或者通过使用例如各向异性蚀刻进行蚀刻。如果介电层142由光敏材料形成，则可以在曝光之后对介电层142进行显影。

金属化层144各自包括导电通孔和/或导线。导电通孔延伸穿过介电层142，并且导线沿着介电层142延伸。作为形成金属化层144的实例，在相应的下面部件上方形成晶种层(未单独示出)。例如，晶种层可以形成在相应的介电层142上和穿过相应的介电层142的开口中，或者可以形成在导电通孔116和绝缘层126(如果存在)或衬底112上。在一些实施例中，晶种层是金属层，其可以是单层或是包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。晶种层可以使用诸如PVD等的沉积工艺来形成。然后在晶种层上形成光刻胶并图案化光刻胶。光刻胶可以通过旋涂等形成，并且可以被暴露于光以进行图案化。光刻胶的图案对应于金属化层144。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀形成，诸如电镀或化学镀等。导电材料可以包括金属或金属合金，诸如铜、钛、钨、铝等或它们的组合。然后，去除光刻胶和晶种层的其上未形成导电材料的部分。可以通过可接受的灰化或剥离工艺去除光刻胶，诸如使用氧等离子体等。一旦去除光刻胶，就去除晶种层的暴露部分，诸如通过可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。导电材料和晶种层的剩余部分形成金属化层144。

当减薄衬底112时，再分布结构140和晶圆110可以具有小的组合厚度。在一些实施例中，再分布结构140和晶圆110的组合厚度在50μm至80μm的范围内，诸如小于约100μm。再分布结构140和晶圆110的组合厚度可以小于密封剂134的厚度。

可选地，可以形成附加部件以将管芯结构100附接至封装组件。在一些实施例中，形成凸块下金属层(UBM)146以用于到再分布结构140的外部连接。此外，可以在UBM 146上形成导电连接件148。导电连接件148可以用于将UBM 146连接到诸如中介层、封装衬底等的封装组件。

UBM 146可以形成为穿过再分布结构140的下部介电层142。UBM 146具有位于下部介电层142的主表面上并且沿着下部介电层142的主表面延伸的凸块部分，并且具有延伸穿过下部介电层142的通孔部分以物理且电耦接再分布结构140的下部金属化层144。结果，UBM 146电耦接到导电通孔116和集成电路管芯50。UBM 146可以由与金属化层144相同的材料形成。在一些实施例中，UBM 146具有与金属化层144不同的尺寸。

导电连接件148可以形成在UBM 146上。导电连接件148可以是球栅阵列(BGA)连接件、焊球、金属柱、受控塌陷芯片连接(C4)凸块、微凸块、化学镀镍化学镀钯浸金技术(ENEPIG)形成的凸块等。导电连接件148可以包括导电材料，诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合。在一些实施例中，通过蒸发、电镀、印刷、焊料转移、球放置等最初形成可回流材料(例如，焊料)的层来形成导电连接件148。一旦在结构上形成焊料层，就可以执行回流以便将材料成形为期望的凸块形状。在另一实施例中，导电连接件148包括通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(诸如铜柱)。金属柱可以是无焊料的并且具有基本上垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属帽层。金属帽层可以包括镍、锡、锡铅、金、银、钯、铟、镍-钯-金、镍-金等或它们的组合，可以通过镀工艺形成金属帽层。

在图10中，执行载体去除以从密封剂134去除载体衬底136。在载体衬底136通过接合层(例如，氧化物层或粘合剂)附接到密封剂134的实施例中，去除工艺可以包括对载体衬底136和接合层施加的研磨工艺。然后将该结构翻转并放置在胶带上(未单独示出)。

在图11中，通过沿着例如封装区域100P之间的划线区域分割来执行切单工艺。切单工艺可以包括锯切、切割等。例如，切单工艺可以包括锯切再分布结构140(包括介电层142)；晶圆110(包括绝缘层126(如果存在)、衬底112、互连结构114和介电层122)；衬垫层130(如果存在)；和密封剂134。切单工艺将封装区域100P彼此切单。所得切单的管芯结构100来自封装区域100P中一个封装区域。切单工艺从晶圆110的切单部分形成下部器件150。每个管芯结构100包括下部器件150和与其接合的集成电路管芯50。作为切单工艺的结果，下部器件150、再分布结构140、衬垫层130(如果存在)和密封剂134是的外侧壁横向共端面的(在工艺变化内)。

在该实施例中，管芯结构100的管芯以面对面的方式直接接合，以使得集成电路管芯50的前侧接合到下部器件150的前侧。因此，下部器件150包括导电通孔116，并且再分布结构140位于下部器件150的背侧上。在另一实施例中(随后针对图14进行描述)，管芯结构100的管芯以面对背的方式直接接合，以使得集成电路管芯50的前侧接合到下部器件150的背侧。

图12是根据一些其他实施例的管芯结构100的截面图。该实施例类似于图11的实施例，除了省略了衬垫层130并且缓冲层132直接形成在集成电路管芯50和下部器件150上之外。因此，缓冲层132物理接触集成电路管芯50的侧壁和下部器件150的顶表面。

图13是根据一些其他实施例的管芯结构100的截面图。本实施例类似于图11的实施例，除了密封剂134的间隙部分(在集成电路管芯50之间)通过对密封剂134执行的去除工艺而被去除以暴露集成电路管芯50(先前针对图6进行描述的)之外。密封剂134的间隙部分可能在制造之后脱落，因此去除它们可以提高器件可靠性。当去除密封剂134的间隙部分时，缓冲层132的间隙部分132G通过密封剂134暴露。应理解，密封剂134的间隙部分也可以从图12的实施例中去除。

图14是根据一些其他实施例的管芯结构100的截面图。该实施例类似于图11的实施例，除了管芯结构100的管芯以面对背的方式直接接合，以使得集成电路管芯50的前侧接合到下部器件150的背侧之外。省略了再分布结构140和绝缘层126，取而代之的是介电层122和管芯连接件124形成在下部器件150的背侧处。管芯连接件124可以物理且电耦接到导电通孔116。此外，UBM 146可以形成为穿过互连结构114的上部介电层，以物理且电耦接互连结构114的上部金属化层。应理解，在图12至图13的实施例中，管芯结构100的管芯也可以以面对背的方式直接接合。

图15是根据一些其他实施例的管芯结构100的截面图。该实施例类似于图11的实施例，除了省略了下部器件150之外，取而代之的是将集成电路管芯50接合到包括大量金属化层144的再分布结构140。在一些实施例中，再分布结构140包括多达8个金属化层144。再分布结构140可以构建在载体衬底上，并且可以包括位于再分布结构140的上部介电层142中的管芯连接件124。可以将集成电路管芯50接合到管芯连接件124和上介电层142。然后可以执行如先前描述的适当步骤以完成管芯结构100的形成。省略衬底112允许降低管芯结构100的厚度。在一些实施例中，再分布结构140中的每个再分布层的厚度在6μm至8μm的范围内，诸如小于约10μm。应理解，在图12至图13的实施例中也可以省略衬底112。

图16是根据一些实施例的管芯结构100的平面图。示出了平面图中的缓冲层132的图案，同时为了说明清楚起见已经省略了一些部件。图11至图15的任何管芯结构100的缓冲层132可以具有所示的图案。可以选择缓冲层132的图案以帮助降低集成电路管芯50破裂的风险。在该实施例中，在平面图中，缓冲层132在每个集成电路管芯50周围连续延伸。

缓冲层132的间隙部分132G具有在集成电路管芯50之间测量的宽度W1。缓冲层132的填角部分132F具有从集成电路管芯50的边缘到缓冲层132的边缘测量的长度L1。在一些实施例中，宽度W1在40μm至100μm的范围内，而长度L1在100μm至300μm的范围内。将每个集成电路管芯50设置为距管芯结构100的边缘(例如，距密封剂134的边缘)距离D1。距离D1是大的，这为分配缓冲层132提供了空间。在一些实施例中，距离D1在300μm至500μm的范围内，诸如约500μm。结果，在管芯结构100的切单期间(先前针对图11进行描述)可以不锯切/分割缓冲层132。

图17和图18是根据一些其他实施例的管芯结构100的视图。图17是截面图，并且图18是平面图。该实施例类似于图11和图16的实施例，除了在平面图中，管芯结构100包括在集成电路管芯50周围不连续延伸的多个缓冲层132之外。缓冲层132选择性地形成在期望的位置中，可以选择期望的位置以降低制造成本，同时仍降低集成电路管芯50破裂的风险。应理解，多个缓冲层132也可以用在图12至图15的实施例中。

缓冲层132可以包括外缓冲层132A和内缓冲层132B。外缓冲层132A沿着集成电路管芯50的外边缘设置，诸如沿着集成电路管芯50周围的外部拐角设置。内缓冲层132B设置在集成电路管芯50之间的间隙中。在该实施例中，外缓冲层132A没有填角。在另一实施例(未单独示出)中，外缓冲层132A包括填角。外缓冲层132A可以(或者可以不)具有与内缓冲层132B不同的厚度。例如，内缓冲层132B可以具有比外缓冲层132A更大的厚度。在一些实施例中，外缓冲层132A具有在100μm至200μm范围内的厚度，而内缓冲层132B具有在150μm至400μm范围内的厚度。

内缓冲层132B具有宽度W1，宽度W1可以(或可以不)类似于先前针对图16进行描述的宽度W1。外缓冲层132A具有长度L1，长度L1可以(或可以不)类似于先前针对图16描述的长度L1。每个集成电路管芯50被设置为距管芯结构100的边缘距离D1，距离D1可以(或可以不)类似于先前针对图16描述的距离D1。

图19是根据一些其他实施例的管芯结构100的截面图。该实施例类似于图11的实施例，除了集成电路管芯50在它们的前侧处包括凹口之外，诸如位于半导体衬底52、互连结构54(参见图1)和介电层62中的凹口。衬垫层130(如果存在)和/或缓冲层132延伸进入集成电路管芯50的凹口中。应理解，集成电路管芯50还可以在图12至图18的实施例中包括凹口。

通常，先前描述的管芯结构100包括接合到下部衬底的多个上部集成电路管芯。下部衬底可以是下部器件150(例如，集成电路管芯、中介层等)或者可以是再分布结构140。在下部器件150是集成电路管芯的一些实施例中，管芯结构100包括接合到下部集成电路管芯的多个上部集成电路管芯。在下部器件150是中介层的一些实施例中，管芯结构100包括接合到中介层的多个上部集成电路管芯。在省略下部器件150的一些实施例中，管芯结构100包括接合到再分布结构的多个上部集成电路管芯。缓冲层132位于上部集成电路管芯周围。

先前描述的管芯结构100是随后可以在集成电路封装件中实施的组件。管芯结构100的集成电路管芯可以是异质管芯。代替单独地封装管芯或除了单独地封装管芯之外，封装管芯结构100可以允许异质管芯以小占地空间集成。在一些实施例中，通过密封管芯结构100并且在密封剂上形成再分布线以从管芯结构100扇出连接来形成集成电路封装件。在一些实施例中，通过将管芯结构100附接至附加部件(诸如中介层、封装衬底等)来形成集成电路封装件。

图20是根据一些实施例的集成电路封装件200的截面图。集成电路封装件200包括接合到封装组件202的管芯结构100。封装组件202可以是中介层、封装衬底等。尽管将集成电路封装件200示出为包括图11的管芯结构100，但是可以利用本文描述的任何管芯结构100。

在所示实施例中，管芯结构100通过导电连接件148附接到封装组件202。管芯连接件204位于封装组件202的前侧处。回流导电连接件148以将管芯结构100的UBM 146附接到封装组件202的管芯连接件204。由于密封剂134大的CTE的带来的结果，密封剂134可能在回流工艺期间膨胀。缓冲层132降低在回流工艺期间由密封剂134施加在集成电路管芯50和晶圆110的接合界面上的应力。

可以在导电连接件148周围以及封装组件202和管芯结构100之间形成底部填充物206。底部填充物206可以在附接管芯结构100之后通过毛细管流动工艺形成，或者可以在附接管芯结构100之前通过合适的沉积方法形成。底部填充物206可以是从封装组件202延伸到管芯结构100的连续材料。底部填充物206的材料不同于缓冲层132的应力降低化合物，并且可以通过与缓冲层132的应力降低化合物不同的方法形成。

在各个组件上及各个组件周围形成密封剂208。密封剂208密封管芯结构100。密封剂208可以是模塑料、环氧树脂等。可以通过压缩模制、传递模制等来施加密封剂208。密封剂208可以以液体或半液体形式施加并且随后进行固化。

实施例可以实现的优势。与集成电路管芯50的CTE相比，密封剂134具有大的CTE，以使得密封剂134和集成电路管芯50之间可能存在CTE不匹配。缓冲层132可以降低由于CTE失配而施加在集成电路管芯50和晶圆110的接合界面上的应力。具体地，缓冲层132由应力降低化合物形成，该应力降低化合物所具有的CTE大于集成电路管芯50的半导体材料的CTE，并且小于密封剂134的模塑料的CTE。因此，缓冲层132可以在高温下密封剂134膨胀期间降低介电层62、122分层的风险。因此可以提高管芯结构100的良率和可靠性。在实验中，缓冲层132将施加在集成电路管芯50和晶圆110的接合界面上的应力降低了约32％。

在实施例中，一种器件包括：下部衬底；上部集成电路管芯，以电介质对电介质接合并且以金属对金属接合而接合到下部衬底，上部集成电路管芯包括半导体材料；缓冲层，位于上部集成电路管芯周围，缓冲层包括应力降低化合物，应力降低化合物的热膨胀系数大于半导体材料的热膨胀系数；以及密封剂，位于缓冲层和上部集成电路管芯周围，密封剂包括模塑料，模塑料的热膨胀系数大于应力降低化合物的热膨胀系数。在该器件的一些实施例中，缓冲层物理接触上部集成电路管芯的侧壁。在一些实施例中，该器件还包括：位于缓冲层和上部集成电路管芯之间的衬垫层。在该器件的一些实施例中，缓冲层的间隙部分位于上部集成电路管芯之间，密封剂的间隙部分位于上部集成电路管芯之间，并且密封剂的间隙部分位于缓冲层的间隙部分上方。在该器件的一些实施例中，缓冲层的间隙部分位于上部集成电路管芯之间，并且缓冲层的间隙部分通过密封剂暴露。在该器件的一些实施例中，上部集成电路管芯的前侧接合到下部衬底的前侧。在该器件的一些实施例中，上部集成电路管芯的前侧接合到下部衬底的背侧。在该器件的一些实施例中，在平面图中，缓冲层在每个上部集成电路管芯周围连续延伸。在该器件的一些实施例中，在平面图中，缓冲层是在上部集成电路管芯周围不连续延伸的多个缓冲层的一个缓冲层。在该器件的一些实施例中，下部衬底是下部集成电路管芯。在该器件的一些实施例中，下部衬底是中介层。在该器件的一些实施例中，下部衬底是再分布结构。

在实施例中，一种器件包括：下部衬底；上部集成电路管芯，以电介质对电介质接合并且以金属对金属接合而接合到下部衬底；衬垫层，位于上部集成电路管芯的侧壁和下部衬底的顶表面上；缓冲层，位于衬垫层上；以及密封剂，位于缓冲层周围，密封剂的顶表面与衬垫层的顶表面和上部集成电路管芯的顶表面共面。在该器件的一些实施例中，衬垫层包括氧化物层和位于氧化物层上的氮化物层。在该器件的一些实施例中，缓冲层包括应力降低化合物，并且应力降低化合物包括聚合物材料和填料。在该器件的一些实施例中，聚合物材料是热塑性聚合物并且填料是石英颗粒。

在实施例中，一种方法包括：以电介质对电介质接合并且以金属对金属接合而将上部集成电路管芯接合到下部衬底，上部集成电路管芯具有第一热膨胀系数；在上部集成电路管芯周围形成应力降低化合物，应力降低化合物具有第二热膨胀系数；在应力降低化合物周围形成模塑料，模塑料具有第三热膨胀系数，第二热膨胀系数在第一热膨胀系数和第三热膨胀系数之间；以及切单模塑料和下部衬底。在该方法的一些实施例中，形成应力降低化合物包括以化学气相沉积来沉积应力降低化合物。在一些实施例中，该方法还包括：在上部集成电路管芯和下部衬底上沉积衬垫层，应力降低化合物形成在衬垫层上。在一些实施例中，该方法还包括：减薄模塑料，模塑料的厚度大于应力降低化合物的填角部分的厚度，应力降低化合物的填角部分沿着上部集成电路管芯的外边缘设置。

前面概述了若干实施例的特征，使得本领域人员可以更好地理解本公开的方面。本领域人员应该理解，它们可以容易地使用本公开作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：

下部衬底；

上部集成电路管芯，以电介质对电介质接合并且以金属对金属接合而接合到所述下部衬底，所述上部集成电路管芯包括半导体材料；

缓冲层，位于所述上部集成电路管芯周围，所述缓冲层包括应力降低化合物，所述应力降低化合物的热膨胀系数大于所述半导体材料的热膨胀系数；以及

密封剂，位于所述缓冲层和所述上部集成电路管芯周围，所述密封剂包括模塑料，所述模塑料的热膨胀系数大于所述应力降低化合物的所述热膨胀系数。

2.根据权利要求1所述的半导体器件，其中，所述缓冲层物理接触所述上部集成电路管芯的侧壁。

3.根据权利要求1所述的半导体器件，还包括：

衬垫层，位于所述缓冲层和所述上部集成电路管芯之间。

4.根据权利要求1所述的半导体器件，其中，所述缓冲层的间隙部分位于所述上部集成电路管芯之间，所述密封剂的间隙部分位于所述上部集成电路管芯之间，并且所述密封剂的所述间隙部分位于所述缓冲层的所述间隙部分上方。

5.根据权利要求1所述的半导体器件，其中，所述缓冲层的间隙部分位于所述上部集成电路管芯之间，并且所述缓冲层的所述间隙部分通过所述密封剂暴露。

6.根据权利要求1所述的半导体器件，其中，所述上部集成电路管芯的前侧接合到所述下部衬底的前侧。

7.根据权利要求1所述的半导体器件，其中，所述上部集成电路管芯的前侧接合到所述下部衬底的背侧。

8.根据权利要求1所述的半导体器件，其中，在平面图中，所述缓冲层在每个所述上部集成电路管芯周围连续延伸。

9.一种半导体器件，包括：

下部衬底；

上部集成电路管芯，以电介质对电介质接合并且以金属对金属接合而接合到所述下部衬底；

衬垫层，位于所述上部集成电路管芯的侧壁和所述下部衬底的顶表面上；

缓冲层，位于所述衬垫层上；以及

密封剂，位于所述缓冲层周围，所述密封剂的顶表面与所述衬垫层的顶表面和所述上部集成电路管芯的顶表面共面。

10.一种形成半导体器件的方法，包括：

以电介质对电介质接合并且以金属对金属接合而将上部集成电路管芯接合到下部衬底，所述上部集成电路管芯具有第一热膨胀系数；

在所述上部集成电路管芯周围形成应力降低化合物，所述应力降低化合物具有第二热膨胀系数；

在所述应力降低化合物周围形成模塑料，所述模塑料具有第三热膨胀系数，所述第二热膨胀系数在所述第一热膨胀系数和所述第三热膨胀系数之间；以及

切单所述模塑料和所述下部衬底。