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CN118540986A - 显示面板、显示装置 - Google Patents

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CN118540986A
CN118540986A CN202310188579.8A CN202310188579A CN118540986A CN 118540986 A CN118540986 A CN 118540986A CN 202310188579 A CN202310188579 A CN 202310188579A CN 118540986 A CN118540986 A CN 118540986A
Authority
CN
China
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node
display panel
data line
electrode
substrate
Prior art date
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Pending
Application number
CN202310188579.8A
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English (en)
Inventor
孟秋华
林奕呈
李林凤
颜森
梁增
朱贺玲
王雪绒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
BOE Jingxin Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
BOE Jingxin Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, BOE Jingxin Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN202310188579.8A priority Critical patent/CN118540986A/zh
Priority to PCT/CN2024/074523 priority patent/WO2024174814A1/zh
Publication of CN118540986A publication Critical patent/CN118540986A/zh
Pending legal-status Critical Current

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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
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    • H—ELECTRICITY
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Abstract

本公开涉及显示技术领域，提出一种显示面板、显示装置，其中，显示面板包括：衬底基板、像素驱动电路、数据线、至少一个静电释放单元，像素驱动电路位于衬底基板的一侧；数据线位于衬底基板的一侧，数据线用于向像素驱动电路提供数据信号；静电释放单元连接于数据线，静电释放单元用于释放数据线上的静电。该显示面板中数据线不易被静电击穿。

Description

显示面板、显示装置
技术领域
本公开涉及显示技术领域，尤其涉及一种显示面板、显示装置。
背景技术
相关技术中，显示面板上的数据线容易被静电击穿。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
根据本公开的一个方面，提供一种显示面板，其中，所述显示面板包括：衬底基板、像素驱动电路、数据线、至少一个静电释放单元，像素驱动电路位于所述衬底基板的一侧；数据线位于所述衬底基板的一侧，所述数据线用于向所述像素驱动电路提供数据信号；所述静电释放单元连接于所述数据线，所述静电释放单元用于释放所述数据线上的静电。
本公开一种示例性实施例中，所述衬底基板包括第一边沿，所述数据线在所述衬底基板上的正投影沿第二方向延伸，所述第一边沿沿第一方向延伸，所述第一方向和所述第二方向相交；所述显示面板还包括：连接焊盘，所述连接焊盘在所述衬底基板上的正投影靠近所述第一边沿，且所述连接焊盘连接所述数据线的第一端，所述连接焊盘在所述衬底基板上的正投影在所述第一方向上的尺寸大于所述数据线在所述衬底基板上的正投影在所述第一方向上的尺寸；至少部分所述静电释放单元连接所述连接焊盘。
本公开一种示例性实施例中，所述静电释放单元包括两个PN结，两个所述PN结包括：第一PN结、第二PN结，第一PN结的P型掺杂部连接低电平电源端，N型掺杂部连接所述数据线；第二PN结的P型掺杂部连接所述数据线，N型掺杂部连接高电平电源端。
本公开一种示例性实施例中，所述显示面板还包括：发光单元、第一电源线、第二电源线，所述像素驱动电路连接所述发光单元的第一电极；所述第一电源线连接所述像素驱动电路，所述第一电源线用于向所述像素驱动电路提供高电平电源信号；第二电源线连接所述发光单元的第二电极；其中，所述第一电源线用于提供所述高电平电源端，所述第二电源线用于提供所述低电平电源端。
本公开一种示例性实施例中，所述第一电源线在所述衬底基板上的正投影的宽度大于所述数据线在所述衬底基板上正投影的宽度；和/或，所述第二电源线在所述衬底基板上的正投影的宽度大于所述数据线在所述衬底基板上正投影的宽度。
本公开一种示例性实施例中，所述像素驱动电路包括晶体管，所述显示面板还包括：有源层，所述有源层的部分结构用于形成所述像素驱动电路中至少部分晶体管的沟道区；所述有源层的部分结构用于形成至少部分所述PN结，其中，所述有源层包括第一有源部和第二有源部，所述第一有源部和所述第二有源部在所述衬底基板上的正投影相邻设置，在所述第一有源部和所述第二有源部中，一个有源部用于形成所述PN结中的P型掺杂部，另一有源部用于形成所述PN结中的N型掺杂部。
本公开一种示例性实施例中，所述第一有源部包括：第一子有源部、第二子有源部，所述第二子有源部在所述衬底基板上的正投影位于所述第一子有源部在所述衬底基板上的正投影和所述第二有源部在所述衬底基板上的正投影之间；其中，所述第一子有源部的掺杂浓度大于所述第二子有源部的掺杂浓度；和/或，所述第二有源部包括：第三子有源部、第四子有源部，所述第四子有源部在所述衬底基板上的正投影位于所述第三子有源部在所述衬底基板上的正投影和所述第一有源部在所述衬底基板上的正投影之间；其中，所述第三子有源部的掺杂浓度大于所述第四子有源部的掺杂浓度。
本公开一种示例性实施例中，所述显示面板还包括：第一栅极层，所述第一栅极层位于所述有源层背离所述衬底基板的一侧，所述第一栅极层的部分结构用于形成所述像素驱动电路中至少部分晶体管的栅极，所述第一栅极层还包括第一导电部；其中，所述第一导电部在所述衬底基板上的正投影覆盖所述第一有源部在所述衬底基板上的正投影，且所述第一导电部在所述衬底基板上的正投影和所述第二有源部不交叠。
本公开一种示例性实施例中，所述静电释放单元包括：开关单元，所述开关单元串联于所述数据线所在通路中，所述开关单元包括至少一个串联的开关晶体管。
本公开一种示例性实施例中，所述衬底基板包括第一边沿，所述数据线在所述衬底基板上的正投影沿第二方向延伸，所述第一边沿沿第一方向延伸，所述第一方向和所述第二方向相交；所述显示面板还包括：连接焊盘，所述连接焊盘在所述衬底基板上的正投影靠近所述第一边沿，且所述连接焊盘连接所述数据线的第一端，所述连接焊盘在所述衬底基板上的正投影在所述第一方向上的尺寸大于所述数据线在所述衬底基板上的正投影在所述第一方向上的尺寸；至少部分所述开关单元连接于所述连接焊盘和所述数据线之间。
本公开一种示例性实施例中，所述像素驱动电路包括晶体管，所述显示面板还包括：有源层、第一栅极层，所述有源层的部分结构用于形成所述像素驱动电路中至少部分晶体管的沟道区，所述有源层的部分结构用于形成所述开关晶体管的沟道区；所述第一栅极层位于所述有源层背离所述衬底基板的一侧，所述第一栅极层的部分结构用于形成所述像素驱动电路中至少部分晶体管的栅极，所述第一栅极层的部分结构用于形成所述开关晶体管的栅极。
本公开一种示例性实施例中，所述静电释放单元为多个，连接于同一所述数据线的所述静电释放单元在所述数据线延伸方向上等间距分布。
本公开一种示例性实施例中，所述像素驱动电路包括：驱动电路、数据写入电路、补偿电路、第一发光控制电路、第二发光控制电路、第一复位电路、第二复位电路、第一存储电路。驱动电路连接第一节点、第二节点、第三节点，用于根据所述第一节点的信号通过所述第二节点向所述第三节点输入驱动电流；数据写入电路连接所述第二节点、数据线、栅极驱动信号端，用于响应所述栅极驱动信号端的信号将所述数据线的信号传输到所述第二节点；补偿电路连接所述第一节点、第三节点、栅极驱动信号端，用于响应所述栅极驱动信号端的信号以连通所述第一节点和所述第三节点；第一发光控制电路连接第一电源端、第二节点、使能信号端，用于响应所述使能信号端的信号将所述第一电源端的信号传输到所述第二节点；第二发光控制电路连接发光单元的第一电极、第三节点、第四节点，用于响应所述第四节点的信号将所述第三节点的信号传输到所述发光单元的第一电极；第一复位电路连接所述第一节点、第一复位信号端、初始信号端，用于响应所述第一复位信号的信号将所述初始信号端的信号传输到所述第一节点；第二复位电路连接发光单元的第一电极、初始信号端、第二复位信号端，用于响应所述第二复位信号端的信号将所述初始信号端的信号传输到所述发光单元的第一电极；第一存储电路连接于所述第一节点和所述第一电源端之间。
本公开一种示例性实施例中，所述像素驱动电路还包括：第一时长控制电路、第二时长控制电路，第一时长控制电路连接所述第四节点、脉冲信号端，用于在低灰阶范围下将所述脉冲信号端的脉冲信号传输到所述第四节点；第二时长控制电路连接所述第四节点、使能信号端，用于在高灰阶范围下将所述使能信号端的使能信号传输到所述第四节点。
本公开一种示例性实施例中，所述第一时长控制电路包括：第一控制电路、第一写入电路、第三存储电路，第一控制电路连接数据线、第一复位信号端、第五节点，用于响应所述第一复位信号端的信号将所述数据线的信号传输到所述第五节点；第一写入电路连接第四节点、脉冲信号端、第五节点，用于响应所述第五节点的信号将所述脉冲信号端的脉冲信号传输到所述第四节点；第三存储电路连接于所述第五节点，用于存储所述第五节点的信号。所述第二时长控制电路包括：第二控制电路、第二写入电路、第二存储电路，第二控制电路连接数据线、第三复位信号端、第六节点，用于响应所述第三复位信号端的信号将所述数据线的信号传输到所述第六节点；第二写入电路连接所述第四节点、使能信号端、第六节点，用于响应所述第六节点的信号将所述使能信号端的信号传输到所述第四节点；第二存储电路连接于所述第六节点，用于存储所述第六节点的信号。
本公开一种示例性实施例中，所述驱动电路包括：驱动晶体管，驱动晶体管的第一极连接所述第二节点，第二极连接所述第三节点，栅极连接所述第一节点；所述数据写入电路包括：第四晶体管，第四晶体管的第一极连接所述数据线，第二极连接所述第二节点，栅极连接所述栅极驱动信号端；所述补偿电路包括：第二晶体管，第二晶体管的第一极连接所述第一节点，第二极连接所述第三节点，栅极连接所述栅极驱动信号端；所述第一发光控制电路包括：第五晶体管，第五晶体管的第一极连接所述第一电源端，第二极连接所述第二节点，栅极连接所述使能信号端；所述第二发光控制电路包括：第六晶体管，第六晶体管的第一极连接所述第三节点，第二极连接所述发光单元的第一电极，栅极连接所述第四节点；所述第一复位电路包括：第一晶体管，第一晶体管的第一极连接所述初始信号端，第二极连接所述第一节点，栅极连接所述第一复位信号端；所述第二复位电路包括：第七晶体管，第七晶体管的第一极连接所述初始信号端，第二极连接所述发光单元的第一电极，栅极连接所述第二复位信号端；所述第一存储电路包括：第一电容，第一电容连接于所述第一节点和所述第一电源端之间；所述第一控制电路包括：第十一晶体管，第十一晶体管的第一极连接数据线，第二极连接所述第五节点，栅极连接第一复位信号端；所述第一写入电路包括：第九晶体管，第九晶体管的第一极连接所述第四节点，第二极连接所述脉冲信号端，栅极连接第五节点；所述第三存储电路包括：第三电容，第三电容连接于所述第五节点；所述第二控制电路包括：第十晶体管，第十晶体管的第一极连接数据线，第二极连接所述第六节点，栅极连接第三复位信号端；所述第二写入电路包括：第八晶体管，第八晶体管的第一极连接所述第四节点，第二极连接所述使能信号端，栅极连接第六节点；所述第二存储电路包括：第二电容，第二电容连接于所述第六节点。
本公开一种示例性实施例中，所述使能信号端复用为所述第四节点。
根据本公开的一个方面，提供一种显示装置，其中，包括上述的显示面板。
本公开一种示例性实施例中，所述显示装置为拼接屏，所述拼接屏包括多个相互拼接的所述显示面板。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中一种拼接屏的结构示意图；
图2为显示面板正面的结构示意图；
图3为显示面板背面的结构示意图；
图4为本公开显示面板一种示例性实施例的结构示意图；
图5为本公开显示面板另一种示例性实施例的结构示意图；
图6为本公开显示面板另一种示例性实施例的结构示意图；
图7为本公开显示面板另一种示例性实施例的结构示意图；
图8为本公开显示面板另一种示例性实施例的结构示意图；
图9为本公开显示面板一种示例性实施例中静电释放单元的结构示意图；
图10-图13为本公开显示面板一种示例性实施例中形成静电释放单元的工艺流程图；
图14-图18为本公开显示面板另一种示例性实施例中形成静电释放单元的工艺流程图；
图19为本公开显示面板另一种示例性实施例的结构示意图；
图20为本公开显示面板一种示例性实施例中开关晶体管的结构示意图；
图21为本公开显示面板一种示例性实施例中像素驱动电路的结构示意图；
图22为图21所示像素电路一种驱动方法中各节点上信号的时序图；
图23为本公开显示面板另一种示例性实施例中像素驱动电路的结构示意图；
图24为图23所示像素电路一种驱动方法中各节点上信号的时序图。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
如图1所示，为相关技术中一种拼接屏的结构示意图。拼接屏通常由多个显示面板Pl拼接形成。如图2、3所示，图2为显示面板正面的结构示意图，图3为显示面板背面的结构示意图。其中，显示面板的正面为显示面板中衬底基板面向显示侧的一面；显示面板的背面为显示面板中衬底基板背离显示侧的一面。显示面板的正面设置有数据线Da和连接焊盘Pad。连接焊盘Pad连接于数据线Da的一端，且在显示面板的一边沿间隔分布。显示面板的背面设置有数据扇出线Ft，数据扇出线Ft通过连接焊盘Pad和数据线连接，数据扇出线Ft连接于驱动芯片DIC上，驱动芯片DIC可以通过数据扇出线Ft向数据线提供数据信号。
然而，形成拼接屏的显示面板没有边框结构，位于显示面板边沿的连接焊盘Pad形成尖端放电结构，静电电荷容易在连接焊盘Pad上累积，从而容易造成爆膜、线路烧损等问题。
基于此，本示例性实施例首先提供一种显示面板，如图4所示，为本公开显示面板一种示例性实施例的结构示意图。所述显示面板可以包括：衬底基板P、像素驱动电路Pix、数据线Da、至少一个静电释放单元ESD，像素驱动电路Pix位于所述衬底基板P的一侧；数据线Da位于所述衬底基板P的一侧，所述数据线Da用于向所述像素驱动电路Pix提供数据信号，像素驱动电路可以根据数据信号的电压大小输出相应大小的驱动电流；所述静电释放单元ESD连接于所述数据线Da，所述静电释放单元ESD用于释放所述数据线Da上的静电。
本示例性实施例提供的显示面板可以通过静电释放单元ESD释放数据线Da上的静电，从而可以改善显示面板爆膜、线路烧损等问题。
本示例性实施例中，如图5所示，为本公开显示面板另一种示例性实施例的结构示意图。衬底基板P可以包括在第二方向Y上相对设置的第一边沿P1和第二边沿P2，所述数据线Da在所述衬底基板P上的正投影沿第二方向Y延伸，所述第一边沿P1、和第二边沿P2沿第一方向X延伸，所述第一方向X和所述第二方向Y相交，例如，第一方向X可以为行方向，第二方向Y可以为列方向。所述显示面板还可以包括：连接焊盘Pad，所述连接焊盘Pad在所述衬底基板P上的正投影靠近所述第一边沿P1，即连接焊盘Pad在所述衬底基板P上的正投影与第一边沿P1的距离小于连接焊盘Pad在所述衬底基板P上的正投影与第二边沿P2的距离。且所述连接焊盘Pad连接所述数据线Da的第一端，所述连接焊盘Pad在所述衬底基板P上的正投影在所述第一方向X上的尺寸大于所述数据线Da在所述衬底基板P上的正投影在所述第一方向X上的尺寸；至少部分所述静电释放单元ESD连接所述连接焊盘Pad。
本示例性实施例将静电释放单元ESD直接连接在静电荷集中区域(连接焊盘Pad)上，从而可以快速释放静电电荷。
应该理解的是，在其他示例性实施例中，所述静电释放单元ESD也可以为多个，如图6所示，为本公开显示面板另一种示例性实施例的结构示意图。连接于同一所述数据线Da的所述静电释放单元ESD在所述数据线Da延伸方向上可以等间距分布。从而静电释放单元ESD可以快速释放数据线Da其他位置上的静电。
如图7所示，为本公开显示面板另一种示例性实施例的结构示意图。所述静电释放单元ESD可以包括两个PN结，两个所述PN结包括：第一PN结PN1、第二PN结PN2，第一PN结PN1的P型掺杂部连接低电平电源端LVSS，N型掺杂部连接所述连接焊盘Pad；第二PN结PN2的P型掺杂部连接所述连接焊盘Pad，N型掺杂部连接高电平电源端LVDD。
其中，当连接焊盘Pad上的电压大于高电平电源端LVDD的电压时，连接焊盘Pad上的静电通过第二PN结PN2释放到高电平电源端LVDD；当连接焊盘Pad上的电压小于低电平电源端LVSS的电压时，连接焊盘Pad上的静电通过第一PN结PN1释放到低电平电源端LVSS。
应该理解的是，当静电释放单元ESD直接连接于数据线Da时，第一PN结PN1的N型掺杂部直接连接数据线Da；第二PN结PN2的P型掺杂部直接连接数据线Da。
本示例性实施例中，如图8所示，为本公开显示面板另一种示例性实施例的结构示意图。所述显示面板还可以包括：发光单元L、第一电源线VDD、第二电源线VSS，所述像素驱动电路Pix连接所述发光单元L的第一电极；所述第一电源线VDD连接所述像素驱动电路Pix，所述第一电源线VDD用于向所述像素驱动电路Pix提供高电平电源信号；第二电源线VSS连接所述发光单元L的第二电极。其中，所述第一电源线VDD可以用于提供所述高电平电源端LVDD，所述第二电源线VSS可以用于提供所述低电平电源端LVSS。
本示例性实施例利用显示面板中已有的第一电源线VDD和第二电源线VSS分别提供高电平电源端LVDD和低电平电源端LVSS，从而可以避免增设新的信号线。同时，由于所述第一电源线VDD在所述衬底基板上的正投影的宽度大于所述数据线Da在所述衬底基板上正投影的宽度；所述第二电源线VSS在所述衬底基板上的正投影的宽度大于所述数据线Da在所述衬底基板上正投影的宽度。数据线Da上的静电不易损伤第一电源线VDD和第二电源线VSS。其中，某一信号线在衬底基板上的正投影的宽度方向和其延伸方向垂直。
应该理解的是，在其他示例性实施例中，高电平电源端LVDD和低电平电源端LVSS也可以由显示面板上其他信号线提供。此外，也可以通过增设信号线的方式提供高电平电源端LVDD和低电平电源端LVSS。
如图9所示，为本公开显示面板一种示例性实施例中静电释放单元的结构示意图。该显示面板可以包括：有源层，有源层位于衬底基板P的一侧，有源层的部分结构可以用于形成所述PN结。如图9所示，所述有源层可以包括第一有源部51和第二有源部52，所述第一有源部51和所述第二有源部52在所述衬底基板上的正投影相邻设置，在所述第一有源部51和所述第二有源部52中，一个有源部用于形成所述PN结中的P型掺杂部，另一有源部用于形成所述PN结中的N型掺杂部。例如，本示例性实施例中，第一有源部51用于形成PN结中的N型掺杂部，第二有源部52用于形成PN结中的P型掺杂部。
本示例性实施例中，有源层还可以形成像素驱动电路中至少部分晶体管的沟道区，即像素驱动电路中至少部分晶体管沟道区和PN结同层设置。
本示例性实施例中，有源层部分结构可以用于形成P型晶体管的沟道，例如，该有源层可以为多晶硅层。应该理解的是，在其他示例性实施例中，该有源层部分也可以用于形成N型晶体管的沟道区，例如，该有源层可以为铟镓锌氧化物层。本示例性实施例中，静电释放单元ESD中的两PN结位于同一有源层，应该理解的是，在其他示例性中，静电释放单元ESD中的两PN结也可以位于不同有源层。例如，在LTPO((LTPS低温多晶硅晶体管+Oxide氧化物晶体管)技术形成的显示面板中，显示面板包括有两层有源层，静电释放单元ESD中的两PN结可以分别位于该两有源层。
如图9所示，显示面板还可以包括第一栅极层，第一栅极层可以位于有源层背离衬底基板P的一侧，第一栅极层可以包括第一导电部41；其中，所述第一导电部41在所述衬底基板上的正投影覆盖所述第一有源部51在所述衬底基板上的正投影，且所述第一导电部41在所述衬底基板上的正投影和所述第二有源部52不交叠。该显示面板可以以第一导电部41为掩膜对有源层进行掺杂以形成第二有源部52。
如图10-13所示，为本公开显示面板一种示例性实施例中形成静电释放单元的工艺流程图。如图10所示，该工艺流程可以首先在衬底基板上形成非晶硅层a-Si，并通过准分子激光退火技术(Excimer Laser Annealing，ELA)将非晶硅层a-Si形成多晶体硅层P-Si。如图11所述，该工艺流程还包括对多晶体硅层P-Si进行N型掺杂，以将多晶体硅层P-Si形成N型半导体结构。如图12所示，该工艺流程还包括在有源层背离衬底基板一侧依次形成栅极绝缘层92、第一导电部41，第一导电部41在衬底基板上的正投影覆盖部分多晶体硅层P-Si在衬底基板上的正投影，且第一导电部41在衬底基板上的正投影和部分多晶体硅层P-Si在衬底基板上的正投影不交叠。如图13所示，该工艺流程还包括：以第一导电部41为掩膜对多晶体硅层P-Si进行P型掺杂以使裸露于第一导电部41以外的多晶体硅层P-Si形成第二有源部52，被第一导电部41覆盖的多晶体硅层P-Si形成第一有源部51。
如图14-18所示，为本公开显示面板另一种示例性实施例中形成静电释放单元的工艺流程图。如图14所示，该工艺流程可以首先在衬底基板上形成非晶硅层a-Si，并通过准分子激光退火技术(Excimer Laser Annealing，ELA)将非晶硅层a-Si形成多晶体硅层P-Si。如图15所述，该工艺流程还包括对多晶体硅层P-Si进行N型掺杂，以将多晶体硅层P-Si形成N型半导体结构。如图16所示，该工艺流程还包括在有源层背离衬底基板一侧依次形成栅极绝缘层92、第一导电部41、光刻胶层PR，第一导电部41在衬底基板上的正投影覆盖部分多晶体硅层P-Si在衬底基板上的正投影，且第一导电部41在衬底基板上的正投影和部分多晶体硅层P-Si在衬底基板上的正投影不交叠。如图17所示，该工艺流程还包括：以第一导电部41为掩膜对多晶体硅层P-Si进行P型掺杂以使裸露于第一导电部41以外的多晶体硅层P-Si形成第二有源部52，被第一导电部41覆盖的多晶体硅层P-Si形成第一有源部51。如图18所示，该工艺流程还包括：通过光刻胶层PR刻蚀部分第一导电部41，以使第一有源部51中相邻第二有源部52的部分有源层裸露于第一导电部41以外，然后再以第一导电部41为掩膜对多晶体硅层P-Si进行P型轻掺杂掺杂，以使部分第二有源部52形成P型轻掺杂的第四子有源部524，部分第二有源部52形成P型重掺杂的第三子有源部523，第四子有源部524的掺杂浓度小于第三子有源部523的掺杂浓度。具有轻掺杂区的PN结可以会降PN结电流，同时能够提高PN结的击穿电压。
应该理解的是，在其他示例性实施例中，第二有源部52各个部分的掺杂浓度也可以相同。所述第一有源部可以包括：第一子有源部、第二子有源部，所述第二子有源部在所述衬底基板上的正投影位于所述第一子有源部在所述衬底基板上的正投影和所述第二有源部在所述衬底基板上的正投影之间；其中，所述第一子有源部的掺杂浓度大于所述第二子有源部的掺杂浓度。即可以在第一有源部51上设置轻掺杂部和重掺杂部，该设置同样可以会降PN结电流、提高PN结的击穿电压。此外，在其他示例性实施例中，第一有源部51和第二有源部52上也可以均设置有轻掺杂部和重掺杂部。
如图9所示，显示面板还可以包括栅极绝缘层92、介电层93、第一源漏层、功能层94、第二源漏层、保护层95。其中，衬底基板P、有源层、栅极绝缘层92、第一栅极层、介电层93、第一源漏层、功能层94、第二源漏层、保护层95依次层叠设置。功能层94中可以包括钝化层和平坦层。第一源漏层可以包括第一桥接部61、第二桥接部62、第三桥接部63，第二源漏层可以包括第一电源线VDD、第二电源线VSS、连接焊盘Pad。第一电源线VDD通过第一桥接部61、第一导电部41连接第二PN结中的第一有源部51，第二电源线VSS通过第三桥接部63连接第一PN结中的第二有源部52，连接焊盘Pad通过第二桥接部62、第一导电部41连接第一PN结中的第一有源部51，连接焊盘Pad通过第二桥接部62连接第二PN结中的第二有源部52。
栅极绝缘层92、钝化层可以氧化硅层，介电层93可以为氮化硅层，平坦层的材料可以为有机材料，例如聚酰亚胺(PI)、聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、硅-玻璃键合结构(SOG)等材料。衬底基板可以包括依次层叠设置的玻璃基板、阻挡层、聚酰亚胺层，阻挡层可以为无机材料。第一栅极层的材料可以是钼、铝、铜、钛、铌其中之一或者合金，或者钼/钛合金或者叠层等。第一源漏层、第二源漏层的材料可以包括金属材料，例如可以是钼、铝、铜、钛、铌其中之一或者合金，或者钼/钛合金或者叠层等，或者可以是钛/铝/钛叠层。
在其他示例性实施例中，静电释放单元还可以为其他结构和连接方式。如图19所示，为本公开显示面板另一种示例性实施例的结构示意图。所述静电释放单元可以包括：开关单元K，所述开关单元K串联于所述数据线Da所在通路中，所述开关单元K可以包括至少一个串联的开关晶体管KT。开关单元K可以在控制信号端SW作用下常开。当数据线上的静电击穿开关晶体管KT后，开关晶体管KT可以等效为一小电阻，开关晶体管KT可以持续导通数据线Da所在通路。同时，数据线上的静电在击穿开关晶体管KT时会释放大量电荷，从而实现静电的释放。
本示例性实施例中，如图19所示，开关单元K可以连接于所述连接焊盘Pad和所述数据线Da之间。开关单元K中开关晶体管KT可以快速释放连接焊盘Pad上的静电。
应该理解的是，在其他示例性实施例中，开关单元K也可以串联于数据线Da的其他位置，例如，开关单元K可以在数据线Da延伸方向上等间距分布。此外，本示例性实施例中，开关单元K包括一个开关晶体管KT，在其他示例性实施例中，开关单元K也可以包括多个串联的开关晶体管KT。多个串联的开关晶体管KT可以分别在不同次静电发生时释放静电荷。
如图20所示，为本公开显示面板一种示例性实施例中开关晶体管的结构示意图。该显示面板可以包括依次层叠设置的衬底基板P、缓冲层81、有源层、栅极绝缘层82、第一栅极层、介电层83、第一源漏层、第一平坦层84、第一钝化层85、第二源漏层、第二钝化层86、第二平坦层87、第三钝化层88。其中，有源层的部分结构用于形成像素驱动电路中至少部分晶体管的沟道区，有源层还可以包括第三有源部53，第三有源部53可以用于形成开关晶体管KT的沟道区。所述第一栅极层位于所述有源层背离所述衬底基板的一侧，所述第一栅极层的部分结构用于形成所述像素驱动电路中至少部分晶体管的栅极，所述第一栅极层还可以包括第二导电部42，第二导电部可以用于形成开关晶体管KT的栅极。第一源漏层可以包括第一电源线VDD、第二电源线VSS、数据线Da、第四桥接部64。连接焊盘Pad通过第四桥接部64连接开关晶体管KT的源/漏极。第二源漏层可以包括阳极接触部72和阴极接触部71，阴极接触部71用于连接发光单元的阴极，极接触部72用于连接发光单元的阳极。
本示例性实施例中，如图21所示，为本公开显示面板一种示例性实施例中像素驱动电路的结构示意图。本公开一种示例性实施例中，所述像素驱动电路包括：驱动电路11、数据写入电路13、补偿电路14、第一发光控制电路15、第二发光控制电路12、第一复位电路16、第二复位电路17、第一存储电路18。驱动电路11连接第一节点N1、第二节点N2、第三节点N3，用于根据所述第一节点N1的信号通过所述第二节点N2向所述第三节点N3输入驱动电流；数据写入电路13连接所述第二节点N2、数据线Da、栅极驱动信号端Gate，用于响应所述栅极驱动信号端Gate的信号将所述数据线Da的信号传输到所述第二节点N2；补偿电路14连接所述第一节点N1、第三节点N3、栅极驱动信号端Gate，用于响应所述栅极驱动信号端Gate的信号以连通所述第一节点N1和所述第三节点N3；第一发光控制电路15连接第一电源端VDD、第二节点N2、使能信号端EM，用于响应所述使能信号端EM的信号将所述第一电源端VDD的信号传输到所述第二节点N2；第二发光控制电路12连接发光单元L的第一电极、第三节点N3、使能信号端EM，用于响应所述使能信号端EM的信号将所述第三节点N3的信号传输到所述发光单元L的第一电极；第一复位电路16连接所述第一节点N1、第一复位信号端Re1、初始信号端Vinit，用于响应所述第一复位信号的信号将所述初始信号端Vinit的信号传输到所述第一节点N1；第二复位电路17连接发光单元L的第一电极、初始信号端Vinit、第二复位信号端Re2，用于响应所述第二复位信号端Re2的信号将所述初始信号端Vinit的信号传输到所述发光单元L的第一电极；第一存储电路18连接于所述第一节点N1和所述第一电源端VDD之间。
本示例性实施例中，如图21所示，所述驱动电路11包括：驱动晶体管T3，驱动晶体管T3的第一极连接所述第二节点N2，第二极连接所述第三节点N3，栅极连接所述第一节点N1；所述数据写入电路13包括：第四晶体管T4，第四晶体管T4的第一极连接所述数据线Da，第二极连接所述第二节点N2，栅极连接所述栅极驱动信号端Gate；所述补偿电路14包括：第二晶体管T2，第二晶体管T2的第一极连接所述第一节点N1，第二极连接所述第三节点N3，栅极连接所述栅极驱动信号端Gate；所述第一发光控制电路15包括：第五晶体管T5，第五晶体管T5的第一极连接所述第一电源端VDD，第二极连接所述第二节点N2，栅极连接所述使能信号端EM；所述第二发光控制电路12包括：第六晶体管T6，第六晶体管T6的第一极连接所述第三节点N3，第二极连接所述发光单元L的第一电极，栅极连接所述使能信号端EM；所述第一复位电路16包括：第一晶体管T1，第一晶体管T1的第一极连接所述初始信号端Vinit，第二极连接所述第一节点N1，栅极连接所述第一复位信号端Re1；所述第二复位电路17包括：第七晶体管T7，第七晶体管T7的第一极连接所述初始信号端Vinit，第二极连接所述发光单元L的第一电极，栅极连接所述第二复位信号端Re2；所述第一存储电路18包括：第一电容C1，第一电容C1连接于所述第一节点N1和所述第一电源端VDD之间。发光单元L的第二极可以连接第二电源端VSS。
其中，第一晶体管T1、第二晶体管T2、驱动晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7可以为P型晶体管。第一电源端VDD为高电平信号端，第二电源端VSS为低电平电源端，第一电源端可以通过第一电源线提供，第二电源端可以通过第二电源线提供。
如图22所示，为图21所示像素电路一种驱动方法中各节点上信号的时序图。其中，Gate表示栅极驱动信号端Gate上信号的时序图，Re1表示第一复位信号端Re1上信号的时序图，Re2表示第二复位信号端Re2上信号的时序图，EM表示使能信号端EM上信号的时序图。该像素电路的驱动方法可以包括复位阶段t1、补偿阶段t2，发光阶段t3。在复位阶段t1：第一复位信号端Re1输出低电平信号，第一晶体管T1导通，初始信号端Vinit向节点N输入初始信号。在补偿阶段t2：第二复位信号端Re2、栅极驱动信号端Gate输出低电平信号，第四晶体管T4、第二晶体管T2、第七晶体管T7导通，同时数据线Da输出数据信号以向节点N写入电压Vdata+Vth，其中Vdata为数据信号的电压，Vth为驱动晶体管T3的阈值电压，初始信号端Vinit向第六晶体管T6的第二极输入初始信号。在发光阶段t3：使能信号端EM输出低电平信号，第六晶体管T6、第五晶体管T5导通，驱动晶体管T3在节点N的电压Vdata+Vth作用下驱动发光单元发光。根据驱动晶体管输出电流公式I＝(μWCox/2L)(Vgs-Vth)2，其中，μ为载流子迁移率；Cox为单位面积栅极电容量，W为驱动晶体管沟道的宽度，L驱动晶体管沟道的长度，Vgs为驱动晶体管栅源电压差，Vth为驱动晶体管阈值电压。本公开像素电路中驱动晶体管的输出电流I＝(μWCox/2L)(Vdata+Vth-Vdd-Vth)2。该像素电路能够避免驱动晶体管阈值对其输出电流的影响。
如图23所示，为本公开显示面板另一种示例性实施例中像素驱动电路的结构示意图。图23所示像素驱动电路与图21所示像素驱动电路区别在于第六晶体管T6的栅极连接第四节点N4。同时，所述像素驱动电路还包括：第一时长控制电路21、第二时长控制电路22，第一时长控制电路21连接所述第四节点N4、脉冲信号端HF，用于在低灰阶范围下将所述脉冲信号端HF的脉冲信号传输到所述第四节点N4；第二时长控制电路22连接所述第四节点N4、使能信号端EM，用于在高灰阶范围下将所述使能信号端EM的使能信号传输到所述第四节点N4。其中，低灰阶范围的灰阶小于高灰阶范围内的灰阶，低灰阶范围和高灰阶范围可以根据发光单元的光电特性进行调节，例如，在8bit显示面板中，低灰阶范围可以为0-40灰阶，高灰阶范围可以为41-255灰阶。
如图23所示，所述第一时长控制电路21包括：第一控制电路211、第一写入电路212、第三存储电路213，第一控制电路211连接数据线Da、第一复位信号端Re1、第五节点N5，用于响应所述第一复位信号端Re1的信号将所述数据线Da的信号传输到所述第五节点N5；第一写入电路212连接第四节点N4、脉冲信号端HF、第五节点N5，用于响应所述第五节点N5的信号将所述脉冲信号端HF的脉冲信号传输到所述第四节点N4；第三存储电路213连接于所述第五节点N5，用于存储所述第五节点N5的信号。所述第二时长控制电路22包括：第二控制电路221、第二写入电路222、第二存储电路223，第二控制电路221连接数据线Da、第三复位信号端、第六节点N6，用于响应所述第三复位信号端的信号将所述数据线Da的信号传输到所述第六节点N6；第二写入电路222连接所述第四节点N4、使能信号端EM、第六节点N6，用于响应所述第六节点N6的信号将所述使能信号端EM的信号传输到所述第四节点N4；第二存储电路223连接于所述第六节点N6，用于存储所述第六节点N6的信号。
如图23所示，所述第一控制电路211包括：第十一晶体管T11，第十一晶体管T11的第一极连接数据线Da，第二极连接所述第五节点N5，栅极连接第一复位信号端Re1；所述第一写入电路212包括：第九晶体管T9，第九晶体管T9的第一极连接所述第四节点N4，第二极连接所述脉冲信号端HF，栅极连接第五节点N5；所述第三存储电路213包括：第三电容C3，第三电容C3连接于所述第五节点N5和初始信号端Vinit之间；所述第二控制电路221包括：第十晶体管T10，第十晶体管T10的第一极连接数据线Da，第二极连接所述第六节点N6，栅极连接第三复位信号端；所述第二写入电路222包括：第八晶体管T8，第八晶体管T8的第一极连接所述第四节点N4，第二极连接所述使能信号端EM，栅极连接第六节点N6；所述第二存储电路223包括：第二电容C2，第二电容C2连接于所述第六节点N6和初始信号端Vinit之间。其中，第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11可以为P型晶体管。
如图24所示，为图23所示像素电路一种驱动方法中各节点上信号的时序图。其中，Gate表示栅极驱动信号端Gate上信号的时序图，Re1表示第一复位信号端Re1上信号的时序图，Re2表示第二复位信号端Re2上信号的时序图，Re3表示第三复位信号端Re3上信号的时序图，EM表示使能信号端EM上信号的时序图，HF表示脉冲信号端的时序图。该像素驱动电路驱动方法包括四个阶段：第一信号写入阶段t1、第二信号写入阶段t2、数据写入阶段t3、发光阶段t4。本示例性实施例以像素驱动电路驱动低灰阶画面为例进行说明。在第一信号写入阶段t1：第三复位信号端Re3输出低电平信号，第十晶体管T10导通，数据线Da向第六节点N6输入高电平信号。在第二信号写入阶段t2：第一复位信号端Re1、第二复位信号端Re2输出低电平信号，初始信号端Vinit向第一节点N1、发光单元的第一电极输入初始信号；同时第十一晶体管T11导通，数据线Da向第五节点N5输入低电平信号。在数据写入阶段t3：栅极驱动信号端Gate输出低电平信号，第四晶体管T4、第二晶体管T2导通，数据线Da输出数据信号以向节点N写入电压Vdata+Vth，其中Vdata为数据信号的电压，Vth为驱动晶体管T3的阈值电压。在发光阶段t4：使能信号端EM输出低电平信号，第五晶体管T5导通，第九晶体管T9在第五节点N5的低电平作用下导通，脉冲信号端HF输出低电平的脉冲信号，第六晶体管T6间断性导通。驱动晶体管T3在节点N的电压Vdata+Vth作用下驱动发光单元发光。本公开像素电路中驱动晶体管的输出电流I＝(μWCox/2L)(Vdata+Vth-Vdd-Vth)2。在低灰阶下，该像素驱动电路可以根据数据信号的电压和脉冲信号端HF上低电平信号的占空比共同调节发光单元的亮度。
需要说明的是，当像素驱动电路驱动高灰阶画面时，数据线Da可以在第一信号写入阶段t1输入低电平信号，并在第二信号写入阶段t2输入高电平信号。从而，该像素驱动电路在发光阶段，第八晶体管T8导通，使能信号端EM可以向第四节点N4输入低电平信号。
本示例性实施例中，发光单元L可以为微型发光二极管(Micro Light EmittingDiode，简称Micro LED)、次毫米发光二极管(Mini Light Emitting Diode，简称MiniLED)、LED、OLED等发光单元，次毫米发光二极管的尺寸约为100-300μm；微型发光二极管的尺寸为100μm以下。
应该理解的是，在其他示例性实施例中，像素驱动电路还可以为其他结构，本示例性实施例不对像素驱动电路的结构进行限定。
本示例性实施例还提供一种显示装置，其中，包括上述的显示面板。本示例性实施例中，所述显示装置可以为拼接屏，所述拼接屏可以包括多个相互拼接的所述显示面板。此外，本示例性实施例提供的显示面板也可以形成拼接屏以外的其他显示装置。
本领域技术人员在考虑说明书及实践这里公开的内容后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限定。

Claims (19)

1.一种显示面板，其中，所述显示面板包括：
衬底基板；
像素驱动电路，位于所述衬底基板的一侧；
数据线，位于所述衬底基板的一侧，所述数据线用于向所述像素驱动电路提供数据信号；
至少一个静电释放单元，所述静电释放单元连接于所述数据线，所述静电释放单元用于释放所述数据线上的静电。
2.根据权利要求1所述的显示面板，其中，所述衬底基板包括第一边沿，所述数据线在所述衬底基板上的正投影沿第二方向延伸，所述第一边沿沿第一方向延伸，所述第一方向和所述第二方向相交；
所述显示面板还包括：
连接焊盘，所述连接焊盘在所述衬底基板上的正投影靠近所述第一边沿，且所述连接焊盘连接所述数据线的第一端，所述连接焊盘在所述衬底基板上的正投影在所述第一方向上的尺寸大于所述数据线在所述衬底基板上的正投影在所述第一方向上的尺寸；
至少部分所述静电释放单元连接所述连接焊盘。
3.根据权利要求1所述的显示面板，其中，所述静电释放单元包括两个PN结，两个所述PN结包括：
第一PN结，P型掺杂部连接低电平电源端，N型掺杂部连接所述数据线；
第二PN结，P型掺杂部连接所述数据线，N型掺杂部连接高电平电源端。
4.根据权利要求3所述的显示面板，其中，所述显示面板还包括：
发光单元，所述像素驱动电路连接所述发光单元的第一电极；
第一电源线，所述第一电源线连接所述像素驱动电路，所述第一电源线用于向所述像素驱动电路提供高电平电源信号；
第二电源线，连接所述发光单元的第二电极；
其中，所述第一电源线用于提供所述高电平电源端，所述第二电源线用于提供所述低电平电源端。
5.根据权利要求4所述的显示面板，其中，所述第一电源线在所述衬底基板上的正投影的宽度大于所述数据线在所述衬底基板上正投影的宽度；
和/或，所述第二电源线在所述衬底基板上的正投影的宽度大于所述数据线在所述衬底基板上正投影的宽度。
6.根据权利要求3所述的显示面板，其中，所述像素驱动电路包括晶体管，所述显示面板还包括：
有源层，所述有源层的部分结构用于形成所述像素驱动电路中至少部分晶体管的沟道区；
所述有源层的部分结构用于形成至少部分所述PN结，其中，所述有源层包括第一有源部和第二有源部，所述第一有源部和所述第二有源部在所述衬底基板上的正投影相邻设置，在所述第一有源部和所述第二有源部中，一个有源部用于形成所述PN结中的P型掺杂部，另一有源部用于形成所述PN结中的N型掺杂部。
7.根据权利要求6所述的显示面板，其中，所述第一有源部包括：
第一子有源部；
第二子有源部，所述第二子有源部在所述衬底基板上的正投影位于所述第一子有源部在所述衬底基板上的正投影和所述第二有源部在所述衬底基板上的正投影之间；
其中，所述第一子有源部的掺杂浓度大于所述第二子有源部的掺杂浓度；
和/或，所述第二有源部包括：
第三子有源部；
第四子有源部，所述第四子有源部在所述衬底基板上的正投影位于所述第三子有源部在所述衬底基板上的正投影和所述第一有源部在所述衬底基板上的正投影之间；
其中，所述第三子有源部的掺杂浓度大于所述第四子有源部的掺杂浓度。
8.根据权利要求6所述的显示面板，其中，所述显示面板还包括：
第一栅极层，所述第一栅极层位于所述有源层背离所述衬底基板的一侧，所述第一栅极层的部分结构用于形成所述像素驱动电路中至少部分晶体管的栅极，所述第一栅极层还包括第一导电部；
其中，所述第一导电部在所述衬底基板上的正投影覆盖所述第一有源部在所述衬底基板上的正投影，且所述第一导电部在所述衬底基板上的正投影和所述第二有源部不交叠。
9.根据权利要求1所述的显示面板，其中，所述静电释放单元包括：
开关单元，所述开关单元串联于所述数据线所在通路中，所述开关单元包括至少一个串联的开关晶体管。
10.根据权利要求9所述的显示面板，其中，所述衬底基板包括第一边沿，所述数据线在所述衬底基板上的正投影沿第二方向延伸，所述第一边沿沿第一方向延伸，所述第一方向和所述第二方向相交；
所述显示面板还包括：
连接焊盘，所述连接焊盘在所述衬底基板上的正投影靠近所述第一边沿，且所述连接焊盘连接所述数据线的第一端，所述连接焊盘在所述衬底基板上的正投影在所述第一方向上的尺寸大于所述数据线在所述衬底基板上的正投影在所述第一方向上的尺寸；
至少部分所述开关单元连接于所述连接焊盘和所述数据线之间。
11.根据权利要求9所述的显示面板，其中，所述像素驱动电路包括晶体管，所述显示面板还包括：
有源层，所述有源层的部分结构用于形成所述像素驱动电路中至少部分晶体管的沟道区，所述有源层的部分结构用于形成所述开关晶体管的沟道区；
第一栅极层，所述第一栅极层位于所述有源层背离所述衬底基板的一侧，所述第一栅极层的部分结构用于形成所述像素驱动电路中至少部分晶体管的栅极，所述第一栅极层的部分结构用于形成所述开关晶体管的栅极。
12.根据权利要求1-11任一项所述的显示面板，其中，所述静电释放单元为多个，连接于同一所述数据线的所述静电释放单元在所述数据线延伸方向上等间距分布。
13.根据权利要求1-11任一项所述的显示面板，其中，所述像素驱动电路包括：
驱动电路，连接第一节点、第二节点、第三节点，用于根据所述第一节点的信号通过所述第二节点向所述第三节点输入驱动电流；
数据写入电路，连接所述第二节点、数据线、栅极驱动信号端，用于响应所述栅极驱动信号端的信号将所述数据线的信号传输到所述第二节点；
补偿电路，连接所述第一节点、第三节点、栅极驱动信号端，用于响应所述栅极驱动信号端的信号以连通所述第一节点和所述第三节点；
第一发光控制电路，连接第一电源端、第二节点、使能信号端，用于响应所述使能信号端的信号将所述第一电源端的信号传输到所述第二节点；
第二发光控制电路，连接发光单元的第一电极、第三节点、第四节点，用于响应所述第四节点的信号将所述第三节点的信号传输到所述发光单元的第一电极；
第一复位电路，连接所述第一节点、第一复位信号端、初始信号端，用于响应所述第一复位信号的信号将所述初始信号端的信号传输到所述第一节点；
第二复位电路，连接发光单元的第一电极、初始信号端、第二复位信号端，用于响应所述第二复位信号端的信号将所述初始信号端的信号传输到所述发光单元的第一电极；
第一存储电路，连接于所述第一节点和所述第一电源端之间。
14.根据权利要求13所述的显示面板，其中，所述像素驱动电路还包括：
第一时长控制电路，连接所述第四节点、脉冲信号端，用于在低灰阶范围下将所述脉冲信号端的脉冲信号传输到所述第四节点；
第二时长控制电路，连接所述第四节点、使能信号端，用于在高灰阶范围下将所述使能信号端的使能信号传输到所述第四节点。
15.根据权利要求14所述的显示面板，其中，所述第一时长控制电路包括：
第一控制电路，连接数据线、第一复位信号端、第五节点，用于响应所述第一复位信号端的信号将所述数据线的信号传输到所述第五节点；
第一写入电路，连接第四节点、脉冲信号端、第五节点，用于响应所述第五节点的信号将所述脉冲信号端的脉冲信号传输到所述第四节点；
第三存储电路，连接于所述第五节点，用于存储所述第五节点的信号；
所述第二时长控制电路包括：
第二控制电路，连接数据线、第三复位信号端、第六节点，用于响应所述第三复位信号端的信号将所述数据线的信号传输到所述第六节点；
第二写入电路，连接所述第四节点、使能信号端、第六节点，用于响应所述第六节点的信号将所述使能信号端的信号传输到所述第四节点；
第二存储电路，连接于所述第六节点，用于存储所述第六节点的信号。
16.根据权利要求15所述的显示面板，其中，
所述驱动电路包括：
驱动晶体管，第一极连接所述第二节点，第二极连接所述第三节点，栅极连接所述第一节点；
所述数据写入电路包括：
第四晶体管，第一极连接所述数据线，第二极连接所述第二节点，栅极连接所述栅极驱动信号端；
所述补偿电路包括：
第二晶体管，第一极连接所述第一节点，第二极连接所述第三节点，栅极连接所述栅极驱动信号端；
所述第一发光控制电路包括：
第五晶体管，第一极连接所述第一电源端，第二极连接所述第二节点，栅极连接所述使能信号端；
所述第二发光控制电路包括：
第六晶体管，第一极连接所述第三节点，第二极连接所述发光单元的第一电极，栅极连接所述第四节点；
所述第一复位电路包括：
第一晶体管，第一极连接所述初始信号端，第二极连接所述第一节点，栅极连接所述第一复位信号端；
所述第二复位电路包括：
第七晶体管，第一极连接所述初始信号端，第二极连接所述发光单元的第一电极，栅极连接所述第二复位信号端；
所述第一存储电路包括：
第一电容，连接于所述第一节点和所述第一电源端之间；
所述第一控制电路包括：
第十一晶体管，第一极连接数据线，第二极连接所述第五节点，栅极连接第一复位信号端；
所述第一写入电路包括：
第九晶体管，第一极连接所述第四节点，第二极连接所述脉冲信号端，栅极连接第五节点；
所述第三存储电路包括：
第三电容，连接于所述第五节点；
所述第二控制电路包括：
第十晶体管，第一极连接数据线，第二极连接所述第六节点，栅极连接第三复位信号端；
所述第二写入电路包括：
第八晶体管，第一极连接所述第四节点，第二极连接所述使能信号端，栅极连接第六节点；
所述第二存储电路包括：
第二电容，连接于所述第六节点。
17.根据权利要求13所述的显示面板，其中，所述使能信号端复用为所述第四节点。
18.一种显示装置，其中，包括权利要求1-17任一项所述的显示面板。
19.根据权利要求18所述的显示装置，其中，所述显示装置为拼接屏，所述拼接屏包括多个相互拼接的所述显示面板。
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