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CN118472045A - 半导体器件和电子器件 - Google Patents

半导体器件和电子器件 Download PDF

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CN118472045A
CN118472045A CN202310098874.4A CN202310098874A CN118472045A CN 118472045 A CN118472045 A CN 118472045A CN 202310098874 A CN202310098874 A CN 202310098874A CN 118472045 A CN118472045 A CN 118472045A
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CN
China
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gate
channel
thin film
width
semiconductor device
Prior art date
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Application number
CN202310098874.4A
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Inventor
胡泽敏
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Wuhan China Star Optoelectronics Technology Co Ltd
Original Assignee
Wuhan China Star Optoelectronics Technology Co Ltd
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Publication date
Application filed by Wuhan China Star Optoelectronics Technology Co Ltd filed Critical Wuhan China Star Optoelectronics Technology Co Ltd
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Priority to US18/255,263 priority patent/US20240363761A1/en
Priority to PCT/CN2023/078622 priority patent/WO2024159567A1/zh
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Abstract

本申请实施例提供一种半导体器件和电子器件；该半导体器件通过使有源层包括导体部，使导体部在衬底上的投影位于栅极在衬底上的投影内，导体部不受栅极控制，而位于导体部和掺杂部之间的沟道部受栅极控制使薄膜晶体管正常工作，同时，可以通过控制栅极的宽度以及导体部的宽度来控制沟道部的宽度，而栅极和导体部均可以曝光机的最大精度制备，使沟道长度可以突破曝光机的精度限制，从而提高了薄膜晶体管的迁移率。

Description

半导体器件和电子器件
技术领域
本申请涉及显示技术领域，尤其是涉及一种半导体器件和电子器件。
背景技术
随着显示技术的发展，现有显示器件对窄边框、高开口率、高亮度、高分辨率提出了越来越高的要求，因此，需要在减小薄膜晶体管的尺寸的同时，提高薄膜晶体管的迁移率，保证薄膜晶体管的性能。具体的，现有显示器件会通过减小沟道的长度，使沟道的长度小于一个晶粒的长度，从而消除晶界的影响，提高薄膜晶体管的迁移率。但由于曝光机的精度限制，导致无法有效的降低沟道长度，进而导致薄膜晶体管的迁移率较低。
所以，现有薄膜晶体管存在受曝光机的精度限制导致沟道长度较大，薄膜晶体管的迁移率较低的技术问题。
发明内容
本申请实施例提供一种半导体器件及其制备方法、电子器件，用以缓解现有薄膜晶体管存在受曝光机的精度限制导致沟道长度较大，薄膜晶体管的迁移率较低的技术问题。
本申请实施例提供一种半导体器件，该半导体器件包括薄膜晶体管，所述薄膜晶体管包括：
衬底；
有源层，设置于所述衬底一侧，所述有源层包括掺杂部和沟道部；
栅极层，设置于所述有源层远离所述衬底的一侧，所述栅极层包括栅极；
其中，所述有源层还包括导体部，所述导体部在所述衬底上的投影位于所述栅极在所述衬底上的投影内，且所述沟道部设置于所述导体部和所述掺杂部之间。
在一些实施例中，所述沟道部包括第一沟道部和第二沟道部，所述第一沟道部和所述第二沟道部设置于所述导体部两侧。
在一些实施例中，所述第一沟道部的宽度大于或者等于所述第二沟道部的宽度。
在一些实施例中，所述掺杂部包括多个部分，所述薄膜晶体管还包括源漏极层，所述源漏极层包括源极和漏极，所述源极和所述漏极分别与所述掺杂部的多个部分连接，所述导体部内的掺杂离子浓度大于或者等于所述掺杂部内的掺杂离子浓度。
在一些实施例中，所述有源层还包括电性调节部，所述电性调节部位于所述掺杂部和所述沟道部之间，所述电性调节部中的掺杂离子浓度大于或者等于所述沟道部的掺杂离子浓度，且所述电性调节部中的掺杂离子浓度小于所述掺杂部内的掺杂离子浓度。
在一些实施例中，所述薄膜晶体管还包括屏蔽金属，所述屏蔽金属设置于所述有源层和所述栅极层之间，所述屏蔽金属在所述衬底上的投影位于所述栅极在所述衬底上的投影内，且所述屏蔽金属的宽度小于所述栅极的宽度。
在一些实施例中，所述薄膜晶体管还包括栅极绝缘层，所述栅极绝缘层设置于所述有源层和所述栅极层之间，所述栅极绝缘层覆盖所述屏蔽金属，且所述屏蔽金属与所述导体部接触。
在一些实施例中，所述薄膜晶体管还包括第一绝缘层和第二绝缘层，所述第一绝缘层设置于所述有源层和所述屏蔽金属之间，所述第二绝缘层设置于所述屏蔽金属与所述栅极层之间。
在一些实施例中，所述沟道部的宽度小于所述导体部的宽度。
同时，本申请实施例提供一种电子器件，该电子器件包括如上述实施例任一所述的半导体器件。
有益效果：本申请实施例提供一种半导体器件和电子器件；该半导体器件包括薄膜晶体管，薄膜晶体管包括衬底、有源层和栅极层，有源层设置于衬底一侧，有源层包括掺杂部和沟道部，栅极层设置于有源层远离衬底的一侧，栅极层包括栅极，其中，有源层还包括导体部，导体部在衬底上的投影位于栅极在衬底上的投影内，且沟道部设置于导体部和掺杂部之间。本申请通过使有源层包括导体部，使导体部在衬底上的投影位于栅极在衬底上的投影内，导体部不受栅极控制，而位于导体部和掺杂部之间的沟道部受栅极控制使薄膜晶体管正常工作，同时，可以通过控制栅极的宽度以及导体部的宽度来控制沟道部的宽度，而栅极和导体部均可以曝光机的最大精度制备，使沟道长度可以突破曝光机的精度限制，从而提高了薄膜晶体管的迁移率。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为本申请实施例提供的半导体器件的第一种示意图。
图2为本申请实施例提供的半导体器件的第二种示意图。
图3为本申请实施例提供的半导体器件的第三种示意图。
图4为本申请实施例提供的半导体器件的第四种示意图。
图5为本申请实施例提供的半导体器件的制备方法的流程图。
图6为本申请实施例提供的半导体器件的制备方法中各步骤对应的半导体器件的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请实施例针对现有薄膜晶体管存在受曝光机的精度限制导致沟道长度较大，薄膜晶体管的迁移率较低的技术问题，提供一种半导体器件和电子器件，用以缓解上述技术问题。
如图1至图2所示，本申请实施例提供一种半导体器件，该半导体器件1包括薄膜晶体管10，所述薄膜晶体管10包括：
衬底11；
有源层12，设置于所述衬底11一侧，所述有源层12包括掺杂部122和沟道部121；
栅极层14，设置于所述有源层12远离所述衬底11的一侧，所述栅极层14包括栅极141；
其中，所述有源层12还包括导体部124，所述导体部124在所述衬底11上的投影位于所述栅极141在所述衬底11上的投影内，且所述沟道部121设置于所述导体部124和所述掺杂部122之间。
本申请实施例提供一种半导体器件，该半导体器件通过使有源层包括导体部，使导体部在衬底上的投影位于栅极在衬底上的投影内，导体部不受栅极控制，而位于导体部和掺杂部之间的沟道部受栅极控制使薄膜晶体管正常工作，同时，可以通过控制栅极的宽度以及导体部的宽度来控制沟道部的宽度，而栅极和导体部均可以曝光机的最大精度制备，使沟道长度可以突破曝光机的精度限制，从而提高了薄膜晶体管的迁移率。
需要说明的是，在图1至图4中，由于栅极层14仅示出了栅极141，因此以图1所示的标示方式对栅极层14和栅极141进行标示，但本申请实施例并不限定栅极层14仅包括栅极141，栅极层还可以包括扫描线以及其他走线。
需要说明的是，导体部是指能够直接导电的部分具体的，导体部可以是导体、或者是半导体材料通过掺杂离子形成导体、或者是半导体材料与金属接触，通过金属的短路作用提高导体部的导电性；在导体部与掺杂部连接时，导体部不根据栅极的电位变化即可导通连接的掺杂部，而沟道部是指受栅极的电位控制的部分，沟道部根据栅极的电位变化从而变化导通状态和非导通状态，在导通状态沟道部可以导通两侧的掺杂部。更具体的，导体部的导电性能可以与掺杂部的导电性能相同，而沟道部的导电性能弱于掺杂部的导电性能，且在栅极电位低于薄膜晶体管的开启电压时，沟道部无法导通两侧的掺杂部。或者，导体部的导电性能与沟道部相同，但导体部直接与金属接触，使得导电部能够直接导通连接的掺杂部。
需要说明的是，本申请实施例中的附图中以栅极的宽度和沟道部与导体部的宽度之和相等为例进行说明，例如图1中栅极的宽度为L4，沟道部与导体部的宽度之和也为L4，但本申请实施例不限于此，例如栅极延伸至电性调节部对应区域、且电性调节部的导电性不受栅极控制时，此时沟道部的边界为导电部和/或未掺杂离子的部分的边界，相应的，沟道部与导体部的宽度之和小于栅极的宽度。为便于说明，下述实施例以栅极的宽度为L4、沟道部的与导体部的宽度之和为L4进行说明。
具体的，图2中的(a)为本申请实施例提供的薄膜晶体管的透视图；图2中的(b)为图2中的(a)的薄膜晶体管中有源层的俯视图，图2中(c)为图2中的(a)的薄膜晶体管中栅极的俯视图，图2中的(d)为图2中的(a)的薄膜晶体管中源漏极层的俯视图。
具体的，图2中的(a)以标号21表示过孔，该过孔可以为层间绝缘层的过孔。
具体的，以当前曝光机的精度下能够制备的电极和走线的最小线宽为1.5微米，则相应的，沟道的长度最小只能达到1.5微米，而本申请实施例中通过将有源层中的部分无效化(在栅极下设置导体部)，可以理解的是，导体部和栅极均可以按照当前曝光机的精度制备，例如导体部的宽度为1.5微米，栅极的宽度为2微米，则沟道部的长度为0.5微米，相应的沟道长度为0.5微米，即本申请实施例形成的沟道的沟道长度可以突破曝光机的精度限定，减小了沟道长度，提高了薄膜晶体管的迁移率。
同时，从上述分析可以知道，在减小沟道长度时，栅极的线宽并不需要以曝光机的精度为基准设定，使得在形成栅极时，栅极的线宽可以增大，避免形成栅极时多道工序中的光罩无法准确对位导致栅极断线的问题。
针对栅极制备过程中存在偏移导致沟道长度变化，沟道长度不符合需求的问题。在一种实施例中，如图1、图2所示，所述沟道部121包括第一沟道部121a和第二沟道部121b，所述第一沟道部121a和所述第二沟道部121b设置于所述导体部124两侧。通过将沟道部设为第一沟道部和第二沟道部，并使得第一沟道部和第二沟道部位于导体部两侧，使得在栅极的制备过程中，栅极出现偏移时，第一沟道部和第二沟道部的宽度之和并不会变化，从而避免沟道长度发生变化，使沟道长度符合需求。
具体的，如图1、图2所示，第一沟道部121a的宽度为L1，第二沟道部121b的宽度为L2，无论栅极141左偏或者右偏，第一沟道部121a和第二沟道部121b的宽度之和(L1+L2)不会发生变化，避免薄膜晶体管的性能发生变化。
具体的，以沟道部121和电性调节部123中均未掺杂离子为例，沟道部121的宽度为栅极141与导体部124的宽度之差，在制备栅极141时，即使由于光罩对位不准导致栅极的位置发生偏移，但栅极的宽度并不会变化，而导体部的宽度也不会变化，使得沟道部的宽度不会发生变化，即沟道长度不会发生变化，使得沟道长度为预先设定的沟道长度，避免薄膜晶体管的性能发生变化。
具体的，沟道部的宽度小于导体部的宽度。以图1为例，第一沟道部121a的宽度与第二沟道部121b的宽度之和(L1+L2)小于导体部124的宽度L3，在本申请实施例中，导体部的宽度可以为曝光机的精度下的最小线宽，使沟道部的宽度小于导体部的宽度，使得沟道长度突破曝光机的精度。
具体的，第一沟道部的宽度大于或者等于第二沟道部的宽度。以图1为例，即第一沟道部121a的宽度L1大于或者等于第二沟道部121b的宽度L2。
具体的，上述实施例以沟道部包括第一沟道部和第二沟道部为例进行了说明。但本申请实施例不限于此，例如沟道部仅设置在导体部的一侧。
在一种实施例中，如图1、图2所示，所述掺杂部122包括多个部分，所述薄膜晶体管10还包括源漏极层16，所述源漏极层16包括源极161和漏极162，所述源极161和所述漏极162分别与所述掺杂部122的多个部分连接，所述导体部124内的掺杂离子浓度大于或者等于所述掺杂部122内的掺杂离子浓度。通过使导体部内的掺杂离子浓度大于或者等于掺杂部内的掺杂离子浓度，使得导体部的导电性能等于或者优于掺杂部的导电性能，而掺杂部与源极和漏极连接，掺杂部可以直接导电，相应的导电部可以直接导电，导电部不根据栅极的电位变化导通状态，使得栅极下的部分区域无效化，减小沟道长度，提高薄膜晶体管的迁移率。
具体的，如图1、图2所示，以标号21表示源极和漏极与掺杂部连接的过孔，可以理解的是，与源极和漏极连接的掺杂部的导电性较好，可以直接与源极和漏极进行导电。
具体的，导体部内的掺杂离子等于掺杂部内的掺杂离子浓度，通过使导体部内的掺杂离子等于掺杂部内的掺杂离子浓度，使得在形成导体部时，可以同时对导体部和掺杂部进行掺杂，减少工艺步骤，提高半导体器件的制备效率。
在一种实施例中，如图1、图2所示，所述有源层12还包括电性调节部123，所述电性调节部123位于所述掺杂部122和所述沟道部121之间，所述电性调节部123中的掺杂离子浓度大于或者等于所述沟道部121的掺杂离子浓度，且所述电性调节部123中的掺杂离子浓度小于所述掺杂部122内的掺杂离子浓度。通过设置电性调节部，使电性调节部的掺杂离子浓度大于或者等于沟道部的掺杂离子浓度，且使电性调节部的掺杂离子浓度小于掺杂部内的掺杂离子浓度，对薄膜晶体管的电性进行调整，避免薄膜晶体管漏电。
具体的，电性调节部的掺杂离子浓度等于沟道部的掺杂离子浓度，使电性调节部的掺杂离子浓度等于沟道部的掺杂离子浓度，在沟道部未掺杂离子时，沟道部和电性调节部的掺杂离子浓度均为0，使得沟道部不会直接与掺杂部接触，避免沟道直接被导通导致薄膜晶体管漏电。
具体的，电性调节部的掺杂离子浓度大于沟道部的掺杂离子浓度，通过使电性调节部的掺杂离子浓度大于沟道部的掺杂离子浓度，可以避免沟道部和掺杂部之间的电势势垒过大，导致薄膜晶体管的功耗过大的问题，且沟道部不会直接与掺杂部接触，避免沟道直接被导通导致薄膜晶体管漏电。
在一种实施例中，沟道部的宽度小于1.5微米。通过使沟道部的宽度小于1.5微米，使薄膜晶体管的沟道长度可以突破曝光机的精度限定，减小了沟道长度，提高了薄膜晶体管的迁移率。
在一种实施例中，如图3所示，所述薄膜晶体管10还包括屏蔽金属31，所述屏蔽金属31设置于所述有源层12和所述栅极层14之间，所述屏蔽金属31在所述衬底11上的投影位于所述栅极141在所述衬底11上的投影内，且所述屏蔽金属31的宽度L5小于所述栅极141的宽度。通过在栅极和导体部之间设置屏蔽金属，使得屏蔽金属进一步屏蔽栅极对导体部的影响，同时，可以通过控制栅极的宽度以及屏蔽金属的宽度来控制沟道部的宽度，以栅极与屏蔽金属的宽度之差为沟道的长度，而栅极和屏蔽金属均可以曝光机的最大精度制备，使沟道长度可以突破曝光机的精度限制，从而提高了薄膜晶体管的迁移率。
具体的，屏蔽金属的宽度小于栅极的宽度，使得有源层中位于屏蔽金属下方的导体部不受栅极控制，而沟道部作为有效沟道部分使薄膜晶体管正常工作，同时，可以通过控制栅极的宽度以及屏蔽金属的宽度来控制沟道部的宽度，以栅极与屏蔽金属的宽度之差为有效沟道的长度，而栅极和屏蔽金属均可以曝光机的最大精度制备，使沟道长度可以突破曝光机的精度限制，从而提高了薄膜晶体管的迁移率。
在一种实施例中，如图3所示，所述薄膜晶体管10还包括栅极绝缘层13，所述栅极绝缘层13设置于所述有源层12和所述栅极层14之间，所述栅极绝缘层13覆盖所述屏蔽金属31，且所述屏蔽金属31与所述导体部124接触。通过将屏蔽金属设置在栅极绝缘层和导体部之间，使得屏蔽金属能够屏蔽栅极对导体部的控制，使屏蔽金属下的有源层无效化，则沟道的有效部分为沟道部中未设有屏蔽金属的区域的部分，从而可以减小沟道长度，提高薄膜晶体管的迁移率；同时，屏蔽金属与导体部接触，使得屏蔽金属可以直接进一步提高导体部的导电性，屏蔽栅极对导体部的控制，在载流子移动时，载流子可以直接从屏蔽金属处移动，使薄膜晶体管正常工作。
具体的，在屏蔽金属与导体部直接接触时，导体部的掺杂离子浓度可以与沟道部的掺杂离子浓度相等，导体部的掺杂离子浓度也可以大于沟道部的掺杂离子浓度，例如导体部的掺杂离子浓度大于或者等于掺杂部的掺杂离子浓度。通过使屏蔽金属与导体部直接接触，即使导体部的掺杂离子浓度与沟道部的掺杂离子浓度相等，但由于屏蔽金属的短路作用，导体部仍然可以导通两侧的沟道部，且由于屏蔽金属对导体部进行屏蔽，导体部不受栅极的影响，从而可以以通过控制栅极的宽度以及屏蔽金属的宽度来控制沟道部的宽度，使沟道长度可以突破曝光机的精度限制，从而提高了薄膜晶体管的迁移率。
具体的，屏蔽金属与导体部直接接触，可以提高导体部的导电性能，在载流子移动时，由于屏蔽金属的导电性较好，载流子可以直接从屏蔽金属处移动，无需从导体部的部分移动，避免导体部对载流子的阻挡效果过大导致无法导通晶体管。
在一种实施例中，如图4所示，所述薄膜晶体管10还包括第一绝缘层41和第二绝缘层42，所述第一绝缘层41设置于所述有源层12和所述屏蔽金属31之间，所述第二绝缘层42设置于所述屏蔽金属31与所述栅极层14之间。在设置屏蔽金属时，还可以将屏蔽金属设置在绝缘层之间，使屏蔽金属对栅极的控制作用进行屏蔽，使位于屏蔽金属下的沟道无效化，减小沟道的长度，提高薄膜晶体管的迁移率。
具体的，可以理解的是，第一绝缘层和第二绝缘层中的一层可以为栅极绝缘层，以减少半导体器件中的膜层，实现半导体器件的微型化。
具体的，在屏蔽金属不与沟道部接触时，可以使屏蔽金属与其他信号端连接，具体的，为了屏蔽栅极的作用，可以将屏蔽金属连接至接地端，避免栅极控制沟道部对应屏蔽金属设置的部分，使沟道部中位于屏蔽金属下的部分无效，减小沟道的长度，提高薄膜晶体管的迁移率。
具体的，可以理解的是，本申请实施例以有源层包括电性调节部为例进行说明。但本申请实施例不限于此，例如掺杂部可以直接与沟道部接触。
在一种实施例中，如图1所示，半导体器件1还包括层间绝缘层15、平坦化层17和像素电极层18，层间绝缘层15设置于栅极层14和源漏极层16之间，平坦化层17设置于源漏极层16和像素电极层18之间。
具体的，如图5所示，由于图5中屏蔽金属31的宽度L5与导体部124的宽度L3相等，因此以L3和L5标示同一宽度。
具体的，本申请实施例以半导体器件中的单个薄膜晶体管为例进行说明，但可以理解的是，其他薄膜晶体管可以与该薄膜晶体管采用相同设计或者采用不同设计，且不同薄膜晶体管可以采用本申请实施例中的不同设计，例如部分薄膜晶体管的沟道部包括导体部和沟道部，部分薄膜晶体管的沟道部上还设有屏蔽金属。
具体的，相较于在沟道区之间设置轻掺杂区，轻掺杂区仍然可能受到栅极的控制，无法减小沟道长度，无法突破曝光机的精度。而本申请实施例是使得沟道部中的部分无效化，使有效沟道的长度减小，且可以突破曝光的精度限定减小沟道长度，提高了薄膜晶体管的迁移率。
同时，如图5所示，本申请实施例提供一种半导体器件的制备方法，该半导体器件的制备方法包括：
S1，提供衬底；该步骤对应的半导体器件的结构如图6中的(a)所示；
S2，在所述衬底上形成多晶硅层；该步骤对应的半导体器件的结构如图6中的(a)所示；
具体的，如图6中的(a)所示，在形成多晶硅层51时，可以整面形成多晶硅，然后对多晶硅进行图案形成多晶硅层51。
S3，在所述多晶硅层上形成光阻层；该步骤对应的半导体器件的结构如图6中的(b)所示；
具体的，如图6中的(b)所示，在形成光阻层52时，可以整面形成光阻，然后通过曝光显影形成光阻层52。
S4，向所述多晶硅层掺杂离子形成掺杂部和导体部，得到有源层；该步骤对应的半导体器件的结构如图6中的(c)所示；
具体的，在向多晶硅层掺杂离子时，由于光阻层的阻挡，掺杂离子会掺杂至掺杂部和导体部，而不会掺杂至光阻层阻挡的部分，从而使得有源层中部分区域存在掺杂离子，部分区域不存在掺杂离子。
具体的，在需要设置电性调节层时，可以在形成光阻层之前，对多晶硅层层掺杂离子形成电性调节层。
S5，去除所述光阻层，并依次在所述有源层上形成栅极绝缘层和栅极层，得到半导体器件；所述半导体器件包括薄膜晶体管，所述栅极层中的栅极在衬底上的投影大于所述导体部在所述衬底上的投影，以使所述有源层形成沟道部；该步骤对应的半导体器件的结构如图1所示。
本申请实施例提供一种半导体器件制备方法，该半导体器件制备方法通过向多晶硅层掺杂离子形成导体部，使得栅极下的有源层的部分无效化，沟道部实现沟道的正常功能，而导体部和栅极均能以曝光机的最大精度制备，沟道的长度为栅极与导体部的宽度之差，使沟道长度可以突破曝光机的精度限制，减小沟道长度，从而提高了薄膜晶体管的迁移率。
可以理解的是，整个工序过程中，可以曝光机的最大精度设定导体部，例如曝光机的最大精度可以制备1.5微米宽度的电极或者走线，则导体部可以为1.5微米，而栅极可以为2微米，使得沟道长度为0.5微米，突破了曝光机的精度限制，减小沟道长度，从而提高了薄膜晶体管的迁移率。
同时，本申请实施例提供一种电子器件，该电子器件包括如上述实施例任一所述的薄膜晶体管。
根据上述实施例可知：
本申请实施例提供一种半导体器件和电子器件；该半导体器件包括薄膜晶体管，薄膜晶体管包括衬底、有源层和栅极层，有源层设置于衬底一侧，有源层包括掺杂部和沟道部，栅极层设置于有源层远离衬底的一侧，栅极层包括栅极，其中，有源层还包括导体部，导体部在衬底上的投影位于栅极在衬底上的投影内，且沟道部设置于导体部和掺杂部之间。本申请通过使有源层包括导体部，使导体部在衬底上的投影位于栅极在衬底上的投影内，导体部不受栅极控制，而位于导体部和掺杂部之间的沟道部受栅极控制使薄膜晶体管正常工作，同时，可以通过控制栅极的宽度以及导体部的宽度来控制沟道部的宽度，而栅极和导体部均可以曝光机的最大精度制备，使沟道长度可以突破曝光机的精度限制，从而提高了薄膜晶体管的迁移率。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的一种半导体器件和电子器件进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (10)

1.一种半导体器件，其特征在于，包括薄膜晶体管，所述薄膜晶体管包括：
衬底；
有源层，设置于所述衬底一侧，所述有源层包括掺杂部和沟道部；
栅极层，设置于所述有源层远离所述衬底的一侧，所述栅极层包括栅极；
其中，所述有源层还包括导体部，所述导体部在所述衬底上的投影位于所述栅极在所述衬底上的投影内，且所述沟道部设置于所述导体部和所述掺杂部之间。
2.如权利要求1所述的半导体器件，其特征在于，所述沟道部包括第一沟道部和第二沟道部，所述第一沟道部和所述第二沟道部设置于所述导体部两侧。
3.如权利要求2所述的半导体器件，其特征在于，所述第一沟道部的宽度大于或者等于所述第二沟道部的宽度。
4.如权利要求1所述的半导体器件，其特征在于，所述掺杂部包括多个部分，所述薄膜晶体管还包括源漏极层，所述源漏极层包括源极和漏极，所述源极和所述漏极分别与所述掺杂部的多个部分连接，所述导体部内的掺杂离子浓度大于或者等于所述掺杂部内的掺杂离子浓度。
5.如权利要求4所述的半导体器件，其特征在于，所述有源层还包括电性调节部，所述电性调节部位于所述掺杂部和所述沟道部之间，所述电性调节部中的掺杂离子浓度大于或者等于所述沟道部的掺杂离子浓度，且所述电性调节部中的掺杂离子浓度小于所述掺杂部内的掺杂离子浓度。
6.如权利要求1所述的半导体器件，其特征在于，所述薄膜晶体管还包括屏蔽金属，所述屏蔽金属设置于所述有源层和所述栅极层之间，所述屏蔽金属在所述衬底上的投影位于所述栅极在所述衬底上的投影内，且所述屏蔽金属的宽度小于所述栅极的宽度。
7.如权利要求6所述半导体器件，其特征在于，所述薄膜晶体管还包括栅极绝缘层，所述栅极绝缘层设置于所述有源层和所述栅极层之间，所述栅极绝缘层覆盖所述屏蔽金属，且所述屏蔽金属与所述导体部接触。
8.如权利要求6所述的半导体器件，其特征在于，所述薄膜晶体管还包括第一绝缘层和第二绝缘层，所述第一绝缘层设置于所述有源层和所述屏蔽金属之间，所述第二绝缘层设置于所述屏蔽金属与所述栅极层之间。
9.如权利要求1所述的半导体器件，其特征在于，所述沟道部的宽度小于所述导体部的宽度。
10.一种电子器件，其特征在于，包括如权利要求1至9任一所述的半导体器件。
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