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CN118399932A - 一种延时产生电路及其方法、存储器 - Google Patents

一种延时产生电路及其方法、存储器 Download PDF

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CN118399932A
CN118399932A CN202310086311.3A CN202310086311A CN118399932A CN 118399932 A CN118399932 A CN 118399932A CN 202310086311 A CN202310086311 A CN 202310086311A CN 118399932 A CN118399932 A CN 118399932A
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CN
China
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delay
signal
clock
clock signal
module
Prior art date
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Application number
CN202310086311.3A
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邵亚年
张志强
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Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
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Publication date
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Abstract

本公开提供了一种延时产生电路及其方法、存储器，该延时产生电路包括：基础延时产生模块，用于接收命令信号和第一时钟信号，根据第一时钟信号对命令信号进行采样及延时处理，生成第一延时信号；可调延时产生模块，用于接收第一延时信号、第一延时时钟信号和第二延时时钟信号，根据第一延时时钟信号对第一延时信号进行采样处理，得到第二延时信号，以及根据第二延时时钟信号对第一延时信号进行采样处理，得到第三延时信号；选择模块，用于接收第一模式信号、第二延时信号和第三延时信号，根据第一模式信号对第二延时信号和第三延时信号进行信号选择，输出目标延时信号；从而能够更好地满足终端电阻的阻值切换时序要求，提高存储器性能。

Description

一种延时产生电路及其方法、存储器
技术领域
本公开涉及半导体技术领域，尤其涉及一种延时产生电路及其方法、存储器。
背景技术
随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率(Double Data Rate，DDR)传输的存储器等器件。
在动态随机存取存储器(Dynamic Random Access Memory，DRAM)芯片中，对于芯片的片内终结(On Die Termination，ODT)功能，终端电阻的阻值切换需要遵循一定的时序要求，但是由于传输线路上的延迟时间不同，导致时序存在偏差，从而影响了存储器的ODT功能。
发明内容
本公开实施例提供了一种延时产生电路及其方法、存储器。
第一方面，本公开实施例提供了一种延时产生电路，所述延时产生电路包括基础延时产生模块、可调延时产生模块和选择模块，所述基础延时产生模块与所述可调延时产生模块连接，且所述可调延时产生模块还与所述选择模块连接，其中：
所述基础延时产生模块，用于接收命令信号和第一时钟信号，根据所述第一时钟信号对所述命令信号进行采样及延时处理，生成第一延时信号；
所述可调延时产生模块，用于接收所述第一延时信号、第一延时时钟信号和第二延时时钟信号，根据所述第一延时时钟信号对所述第一延时信号进行采样处理，得到第二延时信号，以及根据所述第二延时时钟信号对所述第一延时信号进行采样处理，得到第三延时信号；
所述选择模块，用于接收第一模式信号、所述第二延时信号和所述第三延时信号，根据所述第一模式信号对所述第二延时信号和所述第三延时信号进行信号选择，输出目标延时信号；
其中，所述第一时钟信号、所述第一延时时钟信号和所述第二延时时钟信号均是根据初始时钟信号进行分频处理得到，且所述初始时钟信号的时钟周期为初始时钟周期，所述第一时钟信号、所述第一延时时钟信号和所述第二延时时钟信号的时钟周期均是所述初始时钟周期的两倍；以及所述第二延时信号与所述第一延时信号之间间隔1.5个所述初始时钟周期，所述第三延时信号与所述第一延时信号之间间隔2.5个所述初始时钟周期。
在一些实施例中，所述可调延时产生模块包括第一延时子模块和第二延时子模块，其中：
所述第一延时子模块，用于接收所述第一延时信号和所述第一延时时钟信号，根据所述第一延时时钟信号对所述第一延时信号进行采样处理，得到所述第二延时信号；
所述第二延时子模块，用于接收所述第一延时信号和所述第二延时时钟信号，根据所述第二延时时钟信号对所述第一延时信号进行采样处理，得到所述第三延时信号。
在一些实施例中，所述第二延时时钟信号包括所述第一时钟信号和第二时钟信号，所述第一延时时钟信号包括第三时钟信号和第四时钟信号；
其中，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号中每相邻两个之间的相位差为0.5个所述初始时钟周期。
在一些实施例中，所述第一延时子模块包括第一采样模块和第二采样模块，所述第一采样模块的输出端与所述第二采样模块的输入端连接，其中：
所述第一采样模块，用于接收所述第一延时信号和所述第三时钟信号，根据所述第三时钟信号对所述第一延时信号进行采样处理，得到第一中间信号；
所述第二采样模块，用于接收所述第一中间信号和所述第四时钟信号，根据所述第四时钟信号对所述第一中间信号进行采样处理，得到所述第二延时信号；
所述第二延时子模块包括第三采样模块和第四采样模块，且所述第三采样模块的输出端与所述第四采样模块的输入端连接，其中：
所述第三采样模块，用于接收所述第一延时信号和所述第一时钟信号，根据所述第一时钟信号对所述第一延时信号进行采样处理，得到第二中间信号；
所述第四采样模块，用于接收所述第二中间信号和所述第二时钟信号，根据所述第二时钟信号对所述第二中间信号进行采样处理，得到所述第三延时信号。
在一些实施例中，所述第一采样模块包括第一触发器，所述第二采样模块包括第二触发器，所述第三采样模块包括第三触发器，所述第四采样模块包括第四触发器，其中：
所述第一触发器的输入端用于接收所述第一延时信号，所述第一触发器的时钟端用于接收所述第三时钟信号，所述第一触发器的第一输出端用于输出所述第一中间信号；
所述第二触发器的输入端用于接收所述第一中间信号，所述第二触发器的时钟端用于接收所述第四时钟信号，所述第二触发器的第一输出端用于输出所述第二延时信号；
所述第三触发器的输入端用于接收所述第一延时信号，所述第三触发器的时钟端用于接收所述第一时钟信号，所述第三触发器的第一输出端用于输出所述第二中间信号；
所述第四触发器的输入端用于接收所述第二中间信号，所述第四触发器的时钟端用于接收所述第二时钟信号，所述第四触发器的第一输出端用于输出所述第三延时信号。
在一些实施例中，所述第一延时时钟信号包括第四时钟信号，所述第二延时时钟信号包括第二时钟信号和第四时钟信号；
其中，所述第四时钟信号与所述第一时钟信号之间的相位差为1.5个所述初始时钟周期，所述第二时钟信号与所述第四时钟信号之间的相位差为1个所述初始时钟周期。
在一些实施例中，所述第一延时子模块包括第五采样模块，所述第二延时子模块包括所述第五采样模块和第六采样模块，且所述第五采样模块的输出端与所述第六采样模块的输入端连接，其中：
所述第五采样模块，用于接收所述第一延时信号和所述第四时钟信号，根据所述第四时钟信号对所述第一延时信号进行采样处理，得到所述第二延时信号；
所述第六采样模块，用于接收所述第二延时信号和所述第二时钟信号，根据所述第二时钟信号对所述第二延时信号进行采样处理，得到所述第三延时信号。
在一些实施例中，所述第五采样模块包括第五触发器，所述第六采样模块包括第六触发器，其中：
所述第五触发器的输入端用于接收所述第一延时信号，所述第五触发器的时钟端用于接收所述第四时钟信号，所述第五触发器的第一输出端用于输出所述第二延时信号；
所述第六触发器的输入端用于接收所述第二延时信号，所述第六触发器的时钟端用于接收所述第二时钟信号，所述第六触发器的第一输出端用于输出所述第三延时信号。
在一些实施例中，所述选择模块，用于在所述第一模式信号处于第一电平状态时，从所述第二延时信号和所述第三延时信号中选择所述第三延时信号作为所述目标延时信号；以及
在所述第一模式信号处于第二电平状态时，从所述第二延时信号和所述第三延时信号中选择所述第二延时信号作为所述目标延时信号。
在一些实施例中，所述选择模块包括第一逻辑模块、第二逻辑模块和第三逻辑模块，且所述第三逻辑模块分别与所述第一逻辑模块和所述第二逻辑模块连接，其中：
所述第一逻辑模块，用于接收所述第一模式信号和所述第三延时信号，对所述第一模式信号和所述第三延时信号进行逻辑运算，得到第三中间信号；
所述第二逻辑模块，用于接收所述第一模式信号和所述第二延时信号，对所述第一模式信号和所述第二延时信号进行逻辑运算，得到第四中间信号；
所述第三逻辑模块，用于对所述第三中间信号和所述第四中间信号进行逻辑运算，得到所述目标延时信号。
在一些实施例中，在所述第一电平状态为高电平状态、所述第二电平状态为低电平状态时，所述第一逻辑模块包括第一与非门，所述第二逻辑模块包括第一非门和第二与非门，所述第三逻辑模块包括第三与非门，其中：
所述第一与非门的第一输入端用于接收所述第三延时信号，所述第一与非门的第二输入端用于接收所述第一模式信号，所述第一与非门的输出端与所述第三与非门的第一输入端连接；
所述第一非门的输入端用于接收所述第一模式信号，所述第一非门的输出端与所述第二与非门的第一输入端连接，所述第二与非门的第二输入端用于接收所述第二延时信号，所述第二与非门的输出端与所述第三与非门的第二输入端连接，所述第三与非门的输出端用于输出所述目标延时信号。
在一些实施例中，所述延时产生电路还包括时钟分频模块，其中：
所述时钟分频模块，用于接收所述初始时钟信号，对所述初始时钟信号进行分频处理，得到与相位关联的若干个时钟信号；
其中，所述若干个时钟信号包括：与第一相位关联的所述第一时钟信号、与第二相位关联的第二时钟信号、与第三相位关联的第三时钟信号、与第四相位关联的第四时钟信号，且所述第一相位为0度、所述第二相位为90度、所述第三相位为180度、所述第四相位为270度。
在一些实施例中，所述基础延时产生模块包括第三延时子模块和第七采样模块，其中：
所述第三延时子模块，用于接收所述命令信号和所述第一时钟信号，根据所述第一时钟信号对所述命令信号进行采样及延时处理，生成第五中间信号；
所述第七采样模块，用于接收所述第五中间信号和所述第一时钟信号，根据所述第一时钟信号对所述第五中间信号进行采样处理，得到所述第一延时信号。
在一些实施例中，所述第三延时子模块包括M个延时单元，M为大于0的整数，其中：
所述第三延时子模块，用于接收第一控制信号，根据所述第一控制信号在所述M个延时单元中确定目标数量的延时单元，通过所述目标数量的延时单元对所述命令信号进行采样及延时处理，得到所述第五中间信号。
在一些实施例中，在M等于1时，所述延时单元的时钟端用于接收所述第一时钟信号，所述延时单元的输入端用于接收所述命令信号，所述延时单元的输出端用于输出所述第五中间信号；
在M大于1时，每一个所述延时单元的时钟端均用于接收所述第一时钟信号，第M个所述延时单元的输入端用于接收所述命令信号，第j+1个所述延时单元的输出端与第j个所述延时单元的输入端连接，第一个所述延时单元的输出端用于输出所述第五中间信号；
其中，j为大于或等于1且小于M的整数。
在一些实施例中，所述第一控制信号包括M个子控制信号，第j个所述延时单元与第j个子控制信号之间具有对应关系，且第j个所述延时单元包括第j个延时子单元和第j个选择单元，其中：
所述第j个延时子单元的输入端用于接收第j+1个选择结果信号，所述第j个延时子单元的时钟端用于接收所述第一时钟信号，所述第j个延时子单元的输出端与所述第j个选择单元的第二输入端连接，所述第j个选择单元的第一输入端用于接收所述命令信号，所述第j个选择单元的控制端用于接收所述第j个子控制信号，所述第j个选择单元的输出端用于输出第j个选择结果信号；
其中，第M个延时子单元的输入端作为第M个所述延时单元的输入端用于接收所述命令信号，第一个选择单元的输出端作为第一个所述延时单元的输出端用于输出所述第五中间信号。
在一些实施例中，所述第七采样模块包括第七触发器，其中：
所述第七触发器的输入端用于接收所述第五中间信号，所述第七触发器的时钟端用于接收所述第一时钟信号，所述第七触发器的第一输出端用于输出所述第一延时信号。
第二方面，本公开实施例提供了一种延时产生方法，该方法包括：
通过基础延时产生模块接收命令信号和第一时钟信号，根据所述第一时钟信号对所述命令信号进行采样及延时处理，生成第一延时信号；
通过可调延时产生模块接收所述第一延时信号、第一延时时钟信号和第二延时时钟信号，根据所述第一延时时钟信号对所述第一延时信号进行采样处理，得到第二延时信号，以及根据所述第二延时时钟信号对所述第一延时信号进行采样处理，得到第三延时信号；
通过选择模块接收第一模式信号、所述第二延时信号和所述第三延时信号，根据所述第一模式信号对所述第二延时信号和所述第三延时信号进行信号选择，输出目标延时信号；
其中，所述第一时钟信号、所述第一延时时钟信号和所述第二延时时钟信号均是根据初始时钟信号进行分频处理得到，且所述初始时钟信号的时钟周期为初始时钟周期，所述第一时钟信号、所述第一延时时钟信号和所述第二延时时钟信号的时钟周期均是所述初始时钟周期的两倍；以及所述第二延时信号与所述第一延时信号之间间隔1.5个所述初始时钟周期，所述第三延时信号与所述第一延时信号之间间隔2.5个所述初始时钟周期。
第三方面，本公开实施例提供了一种存储器，该存储器至少包括如第一方面中任一项所述的延时产生电路。
本公开实施例提供了一种延时产生电路及其方法、存储器，该延时产生电路包括基础延时产生模块、可调延时产生模块和选择模块，基础延时产生模块与可调延时产生模块连接，且可调延时产生模块还与选择模块连接，其中：基础延时产生模块，用于接收命令信号和第一时钟信号，根据第一时钟信号对命令信号进行采样及延时处理，生成第一延时信号；可调延时产生模块，用于接收第一延时信号、第一延时时钟信号和第二延时时钟信号，根据第一延时时钟信号对第一延时信号进行采样处理，得到第二延时信号，以及根据第二延时时钟信号对第一延时信号进行采样处理，得到第三延时信号；选择模块，用于接收第一模式信号、第二延时信号和第三延时信号，根据第一模式信号对第二延时信号和第三延时信号进行信号选择，输出目标延时信号；其中，第一时钟信号、第一延时时钟信号和第二延时时钟信号均是根据初始时钟信号进行分频处理得到，且初始时钟信号的时钟周期为初始时钟周期，第一时钟信号、第一延时时钟信号和第二延时时钟信号的时钟周期均是初始时钟周期的两倍；以及第二延时信号与第一延时信号之间间隔1.5个初始时钟周期，第三延时信号与第一延时信号之间间隔2.5个初始时钟周期。这样，在生成第一延时信号之后，根据第一延时时钟信号可以生成与第一延时信号间隔1.5个初始时钟周期的第二延时信号，根据第二延时时钟信号可以生成与第一延时信号间隔2.5个初始时钟周期的第三延时信号，然后从中选取所需要的目标延时信号；根据目标延时信号，可以更好地满足ODT延时的需求，而且还可以使得在符合技术标准的规定时间内能够及时变更终端电阻的阻值；从而不仅能够满足终端电阻的阻值切换时序要求，而且还能够避免传输过程中的信号冲突，进而提高存储器性能。
附图说明
图1为一种ODT功能电路的结构示意图；
图2为一种ODT功能的信号时序示意图；
图3为本公开实施例提供的一种延时产生电路的组成结构示意图；
图4为本公开实施例提供的一种可调延时产生模块的组成结构示意图一；
图5A为本公开实施例提供的一种可调延时产生模块的组成结构示意图二；
图5B为本公开实施例提供的一种可调延时产生模块的组成结构示意图三；
图6A为本公开实施例提供的一种可调延时产生模块的组成结构示意图四；
图6B为本公开实施例提供的一种可调延时产生模块的组成结构示意图五；
图7为本公开实施例提供的一种选择模块的组成结构示意图；
图8为本公开实施例提供的一种时钟分频模块的组成结构示意图；
图9为本公开实施例提供的一种基础延时产生模块的组成结构示意图；
图10为本公开实施例提供的一种基础延时产生模块的详细结构示意图一；
图11为本公开实施例提供的一种基础延时产生模块的详细结构示意图二；
图12为本公开实施例提供的一种延时产生电路的详细结构示意图一；
图13为本公开实施例提供的一种延时产生电路的信号时序示意图一；
图14为本公开实施例提供的一种延时产生电路的详细结构示意图二；
图15为本公开实施例提供的一种延时产生电路的信号时序示意图二；
图16为本公开实施例提供的一种延时产生电路的详细结构示意图三；
图17为本公开实施例提供的一种延时产生电路的信号时序示意图三；
图18为本公开实施例提供的一种延时产生方法的流程示意图；
图19为本公开实施例提供的一种存储器的组成结构示意图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
对本公开实施例进行进一步详细说明之前，先对本公开实施例中涉及的名词和术语进行说明，本公开实施例中涉及的名词和术语适用于如下的解释：
动态随机存取存储器(Dynamic Random Access Memory，DRAM)；
双倍速率(Double Data Rate，DDR)；
第三代双倍速率(Double Data Rate 3，DDR3)；
第四代双倍速率(Double Data Rate 4，DDR4)；
第五代双倍速率(Double Data Rate 5，DDR5)；
片内终结(On Die Termination，ODT)；
终结电阻/终端电阻(Termination Resistance，RTT)；
写延迟(Write Latency，WL)；
列地址选通脉冲写延迟(CAS Write Latency，CWL)；
列地址选通脉冲延迟(CAS Latency，CL)；
附加延迟(Additive Latency，AL)；
奇偶延迟(Parity Latency，PL)；
数据(Data，DQ)；
延迟锁相环(Delay-Locked Loop，DLL)；
单位时钟周期/初始时钟周期(tCK)；
时钟信号(CLK)；
D型触发器(Data Flip-Flop或Delay Flip-Flop，DFF)；
模式寄存器设置(Mode Register Setting，MRS)。
随着半导体工艺的快速发展，信号的传输速率越来越快，导致信号的完整性问题日益突出。在高速信号的传播过程中，为了更好地提高数据的信号完整性，在DDR3、DDR4和DDR5的设计中，单独增加了ODT电阻，即用ODT电阻对传输线进行阻抗匹配的方式，减小了信号在传输过程中的反射和能量损耗，从而可以保证接收端接收到的信号完整性。
以DDR5 DRAM为例，DDR5 DRAM支持ODT功能，该功能可以通过ODT引脚控制、写命令或者模式寄存器设置默认阻值来调整每一设备的DQ、DQS_t/c、DM_n和TDQS_t/c端口的终端电阻(又可称为“终结电阻”)。另外，ODT功能的目的是减少反射，通过控制器独立的控制所有或任何一个DRAM的终端电阻来有效提高存储器接口上的信号完整性。如图1所示，其示出了相关技术提供的一种ODT功能电路的结构示意图。在图1中，该ODT功能电路至少可以包括开关S1、终端电阻RTT和电源VDDQ。其中，开关S1的一端与终端电阻RTT的一端连接，终端电阻RTT的另一端与电源VDDQ连接，开关S1的另一端与其他电路、以及DQ、DQS、DM、TDQS端口连接。需要注意的是，DQS可以是一对差分数据选通信号DQS_t和DQS_c，TDQS可以是一对差分数据选通信号TDQS_t和TDQS_c。
另外，图1中的开关S1是受控于ODT控制逻辑的。ODT控制逻辑包含外部ODT引脚输入、模式寄存器配置以及其他控制信息。RTT的值是受控于模式寄存器内的配置信息。另外，如果在自刷新模式或模式寄存器配置将RTT_NOM禁用之后，ODT引脚的控制就被忽略。
具体来说，当MR1{A10,A9,A8}或MR2{A10:A9}或MR5{A8:A6}这些配置位不为全零时，ODT功能开启。在这种情况下，ODT电阻的实际阻值则是由这些配置位来确定的。在进入自刷新模式后，DDR5 DRAM自动的将ODT功能禁用，这时候终端电阻设置为高阻态(Hi-Z)以抛弃所有的模式寄存器设置。
示例性地，图2示出了一种ODT功能的信号时序示意图，具体为一种DDR5中写操作时ODT功能的控制时序示意图。如图2所示，当DDR5接收到命令(CMD)时，需要将CMD传输到DQ端，去控制RTT的阻值变化，而当DDR5接收到写(Write)命令时，RTT的阻值需要从RTT_PARK切换到RTT_WR，也就是说，在RTT的阻值处于RTT_PARK阶段时，DQ端不接收数据，当Write命令传输到DQ端时，此时RTT的阻值切换到RTT_WR阶段，DQ端接收并写入数据；RTT的阻值切换时间用tODTLon_WR表示。也就是说，RTT的阻值从RTT_PARK切换到RTT_WR时，这时候需要等待tODTLon_WR个单位时钟周期，其中，tODTLon_WR＝WL+ODTLon_WR_offset，而WL＝CWL+AL+PL，ODTLon_WR_offset为控制器发出的对tODTLon_WR参数的调整值。另外，RTT的阻值切换并不是立刻发生，而是需要时间去变化，将RTT的阻值切换的时间用tADC表示，这里可以设置tADC的最大值和最小值，分别表示为：tADC.Max和tADC.Min，而在DDR5中，tADC.Min一般为0.2tCK，tADC.Max一般为0.8tCK。其中，表1示出了DDR5中关于tADC的相关规定。
可以理解，上述内容是DDR5的技术规范中对于ODT功能的相关规定。简单来说，RTT的阻值是可以切换的，但是如何切换需要遵循一定的时序要求。由于传输线路上的延迟时间不理想，导致时序存在偏差，使得RTT的阻值切换发生异常，从而使信号在传输过程中存在反射，导致能量损耗，甚至可能出现信号冲突，降低了存储器性能。
表1
基于此，本公开实施例提供了一种延时产生电路，在生成第一延时信号之后，根据第一延时时钟信号可以生成与第一延时信号间隔1.5个初始时钟周期的第二延时信号，根据第二延时时钟信号可以生成与第一延时信号间隔2.5个初始时钟周期的第三延时信号，然后从中选取所需要的目标延时信号；根据目标延时信号，可以更好地满足ODT延时的需求，而且还可以使得在符合技术标准的规定时间内能够及时变更终端电阻的阻值；从而不仅能够满足终端电阻的阻值切换时序要求，而且还能够避免传输过程中的信号冲突，进而提高存储器性能。
下面将结合附图对本公开各实施例进行详细说明。
本公开的一实施例中，参见图3，其示出了本公开实施例提供的一种延时产生电路的组成结构示意图。如图3所示，该延时产生电路10包括基础延时产生模块11、可调延时产生模块12和选择模块13，基础延时产生模块11与可调延时产生模块12连接，且可调延时产生模块12还与选择模块13连接，其中：
基础延时产生模块11，用于接收命令信号和第一时钟信号，根据第一时钟信号对命令信号进行采样及延时处理，生成第一延时信号；
可调延时产生模块12，用于接收第一延时信号、第一延时时钟信号和第二延时时钟信号，根据第一延时时钟信号对第一延时信号进行采样处理，得到第二延时信号，以及根据第二延时时钟信号对第一延时信号进行采样处理，得到第三延时信号；
选择模块13，用于接收第一模式信号、第二延时信号和第三延时信号，根据第一模式信号对第二延时信号和第三延时信号进行信号选择，输出目标延时信号。
需要说明的是，在本公开实施例中，延时产生电路10可以应用于存储器。其中，存储器可以是诸如静态随机存取存储器(Static Random Access Memory，SRAM)、动态随机存取存储器(Dynamic Random Access Memory，DRAM)、同步动态随机存取存储器(Synchronous Dynamic Random Access Memory，SDRAM)、双倍数据速率同步动态随机存取存储器(Double Data Rate SDRAM，DDR SDRAM)等等，这里对此并不作具体限定。
还需要说明的是，在本公开实施例中，第一时钟信号、第一延时时钟信号和第二延时时钟信号均是根据初始时钟信号进行分频处理得到，且初始时钟信号的时钟周期为初始时钟周期，第一时钟信号、第一延时时钟信号和第二延时时钟信号的时钟周期均是初始时钟周期的两倍。
还需要说明的是，在本公开实施例中，第二延时信号与第一延时信号之间间隔1.5个初始时钟周期，第三延时信号与第一延时信号之间间隔2.5个初始时钟周期。也就是说，延时产生电路10具体可以是一种用于产生N+0.5个初始时钟周期的延时电路。其中，在根据基础延时产生模块11产生第一延时信号之后，可以根据第一延时时钟信号和第一延时信号来产生延迟1.5个初始时钟周期的第二延时信号，还可以根据第二延时时钟信号和第一延时信号来产生延迟2.5个初始时钟周期的第二延时信号，从而能够更好的满足ODT延时的要求。
还需要说明的是，在本公开实施例中，由于RTT状态切换时，预设的切换时间区间为0.2～0.8个初始时钟周期，具体参见表1。在这里，为了实现更好的切换效果，可以将切换时间设置为0.5个初始时钟周期，故本公开实施例是提供一种产生N+0.5个初始时钟周期的延时电路。
在一些实施例中，对于可调延时产生模块12而言，参见图4，可调延时产生模块12可以包括第一延时子模块121和第二延时子模块122，其中：
第一延时子模块121，用于接收第一延时信号和第一延时时钟信号，根据第一延时时钟信号对第一延时信号进行采样处理，得到第二延时信号；
第二延时子模块122，用于接收第一延时信号和第二延时时钟信号，根据第二延时时钟信号对第一延时信号进行采样处理，得到第三延时信号。
需要说明的是，第一延时时钟信号和第二延时时钟信号均可以是由初始时钟信号进行分频处理得到的。其中，第一延时时钟信号可以包括初始时钟信号分频处理后的一个或多个时钟信号，第二延时时钟信号也可以包括初始时钟信号分频处理后的一个或多个时钟信号，其目的是根据这些时钟信号对第一延时信号的采样，能够产生满足ODT延时需求的第二延时信号和第三延时信号。
也就是说，在生成第一延时信号之后，第一延时子模块121的输入端用于接收第一延时信号和第一延时时钟信号，第一延时子模块121的输出端用于输出与第一延时信号之间间隔1.5个初始时钟周期的第二延时信号；第二延时子模块122的输入端用于接收第一延时信号和第二延时时钟信号，第二延时子模块122的输出端用于输出与第一延时信号之间间隔2.5个初始时钟周期的第三延时信号。
在一种可能的实现方式中，第二延时时钟信号可以包括第一时钟信号和第二时钟信号，第一延时时钟信号可以包括第三时钟信号和第四时钟信号；
其中，第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号中每相邻两个之间的相位差为0.5个初始时钟周期。
需要说明的是，在本公开实施例中，第一时钟信号可以用ICLK表示，第二时钟信号可以用QCLK表示，第三时钟信号可以用IBCLK表示，第四时钟信号可以用QBCLK表示。其中，假定初始时钟周期为1tCK，那么ICLK、QCLK、IBCLK和QBCLK的时钟周期均为2tCK。
还需要说明的是，在本公开实施例中，ICLK、QCLK、IBCLK和QBCLK中每相邻两个之间的相位差均为0.5tCK。也就是说，ICLK与QCLK的相位差为0.5tCK，QCLK与IBCLK的相位差为0.5tCK，IBCLK与QBCLK的相位差为0.5tCK，那么用ICLK与QCLK交叉可以产生0.5tCK的延时，用ICLK与IBCLK交叉可以产生1tCK的延时，用ICLK与QBCLK交叉可以产生1.5tCK的延时。示例性地，用ICLK与QCLK交叉是指用ICLK去采样输入信号，采样得到的第一输出信号再用QCLK采样，得到第二输出信号，那么ICLK采样得到的第一输出信号与QCLK采样得到的第二输出信号之间的延时为0.5tCK；也就是说，时钟信号相差0.5tCK，时钟信号采样得到的输出信号也对应相差0.5tCK；同理，时钟信号相差1tCK，时钟信号采样得到的输出信号也对应相差1tCK；时钟信号相差1.5tCK，时钟信号采样得到的输出信号也对应相差1.5tCK，对此不作具体限定。
进一步地，在一些实施例中，对于可调延时产生模块12而言，参见图5A，第一延时子模块121可以包括第一采样模块1211和第二采样模块1212，第一采样模块1211的输出端与第二采样模块1212的输入端连接，其中：
第一采样模块1211，用于接收第一延时信号和第三时钟信号，根据第三时钟信号对第一延时信号进行采样处理，得到第一中间信号；
第二采样模块1212，用于接收第一中间信号和第四时钟信号，根据第四时钟信号对第一中间信号进行采样处理，得到第二延时信号；
参见图5A，第二延时子模块122可以包括第三采样模块1221和第四采样模块1222，且第三采样模块1221的输出端与第四采样模块1222的输入端连接，其中：
第三采样模块1221，用于接收第一延时信号和第一时钟信号，根据第一时钟信号对第一延时信号进行采样处理，得到第二中间信号；
第四采样模块1222，用于接收第二中间信号和第二时钟信号，根据第二时钟信号对第二中间信号进行采样处理，得到第三延时信号。
需要说明的是，第一延时信号是由第一时钟信号对命令信号进行采样处理得到，而第三时钟信号与第一时钟信号相差1tCK，那么第一中间信号与第一延时信号之间相差1tCK；同理，第四时钟信号与第三时钟信号相差0.5tCK，那么第二延时信号与第一中间信号之间相差0.5tCK；第一时钟信号的时钟周期为2tCK，那么第二中间信号与第一延时信号之间相差2tCK；第二时钟信号与第一时钟信号相差0.5tCK，那么第三延时信号与第二中间信号之间相差0.5tCK。
可以理解地，在本公开实施例中，在得到与第一延时信号之间间隔1.5tCK的第二延时信号的过程中，首先使用第三时钟信号与第一时钟信号交叉产生1tCK的延时，使用第四时钟信号与第三时钟信号交叉产生0.5tCK的延时，也就是说，第二延时信号的延时时间需要分两步得到，从而使得第二延时信号会产生1.5tCK的延时；另外，在得到与第一延时信号之间间隔2.5tCK的第三延时信号的过程中，首先用第一时钟信号产生2tCK的延时，然后使用第二时钟信号与第一时钟信号交叉产生0.5tCK的延时，也就是说，第三延时信号也需要分两步得到，从而使得第三延时信号会产生2.5tCK的延时。
进一步地，在一些实施例中，参见图5B，第一采样模块1211可以包括第一触发器DFF1，第二采样模块1212可以包括第二触发器DFF2，第三采样模块1221可以包括第三触发器DFF3，第四采样模块1222可以包括第四触发器DFF4，其中：
第一触发器DFF1的输入端用于接收第一延时信号，第一触发器DFF1的时钟端用于接收第三时钟信号，第一触发器DFF1的第一输出端用于输出第一中间信号；
第二触发器DFF2的输入端用于接收第一中间信号，第二触发器DFF2的时钟端用于接收第四时钟信号，第二触发器DFF2的第一输出端用于输出第二延时信号；
第三触发器DFF3的输入端用于接收第一延时信号，第三触发器DFF3的时钟端用于接收第一时钟信号，第三触发器DFF3的第一输出端用于输出第二中间信号；
第四触发器DFF4的输入端用于接收第二中间信号，第四触发器DFF4的时钟端用于接收第二时钟信号，第四触发器DFF4的第一输出端用于输出第三延时信号。
需要说明的是，无论是第一触发器DFF1、第二触发器DFF2、第三触发器DFF3还是第四触发器DFF4，均可以为D型触发器(Data Flip-Flop或Delay Flip-Flop，DFF)。
其中，D型触发器是一个具有记忆功能的、具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。这里，D型触发器具有两个稳定状态，即“0”和“1”，在时钟信号的作用下，可以从一个稳定状态翻转到另一个稳定状态。
还需要说明的，在本公开实施例中，对于第一触发器DFF1、第二触发器DFF2、第三触发器DFF3或者第四触发器DFF4，这里都可以包括时钟端(CK)、输入端(D)和第一输出端(Q)；除此之外，也可以包括置位端(SET)和复位端(RST)等，但是图中未示出。
在本公开实施例中，虽然能够产生具有1.5tCK延时的第二延时信号，也能够产生具有2.5tCK延时的第三延时信号；但是在第二延时信号的产生过程中需要产生0.5tCK的延时，并且在第三延时信号的产生过程中也需要产生0.5tCK的延时；但是对于D型触发器而言，0.5tCK的采样裕度(margin)较小，不利于电路设计。
在另一种可能的实现方式中，第一延时时钟信号可以包括第四时钟信号，第二延时时钟信号可以包括第二时钟信号和第四时钟信号；
其中，第四时钟信号与第一时钟信号之间的相位差为1.5个初始时钟周期，第二时钟信号与第四时钟信号之间的相位差为1个初始时钟周期。
也就是说，在本公开实施例中，利用第四时钟信号与第一时钟信号交叉可以产生1.5tCK的延时，利用第二时钟信号与第四时钟信号交叉可以产生1tCK的延时。
进一步地，在一些实施例中，对于可调延时产生模块12而言，参见图6A，第一延时子模块121可以包括第五采样模块1213，第二延时子模块122可以包括第五采样模块1213和第六采样模块1223，且第五采样模块1213的输出端与第六采样模块1223的输入端连接，其中：
第五采样模块1213，用于接收第一延时信号和第四时钟信号，根据第四时钟信号对第一延时信号进行采样处理，得到第二延时信号；
第六采样模块1223，用于接收第二延时信号和第二时钟信号，根据第二时钟信号对第二延时信号进行采样处理，得到第三延时信号。
需要说明的是，第一延时信号是由第一时钟信号对命令信号进行采样处理得到，而第四时钟信号与第一时钟信号相差1.5tCK，那么第二延时信号与第一延时信号之间相差1.5tCK；同理，第二时钟信号与第四时钟信号相差1tCK，那么第三延时信号与第二延时信号也对应相差1tCK，即第三延时信号与第一延时信号之间相差2.5tCK。
可以理解地，在本公开实施例中，与第一延时信号之间间隔1.5tCK的第二延时信号可以一次性得到，也就是说，在得到第二延时信号的过程中不会额外产生0.5tCK的延时；另外，在得到与第一延时信号之间间隔2.5tCK的第三延时信号的过程中，使用第四时钟信号与第一时钟信号交叉产生1.5tCK的延时，再使用第二时钟信号与第四时钟信号交叉产生1tCK的延时，也就是说，第三延时信号虽然也需要分两步得到，但是在得到第三延时信号的过程中也不会产生0.5tCK的延时。
这样，与前一种实现方式相比，这种实现方式除去了0.5tCK的延时，而1.5tCK的采样裕度相比于0.5tCK的采样裕度更大，从而更容易满足tADC的时序要求，这将很大程度上改善延时产生电路的功能。
进一步地，在一些实施例中，参见图6B，第五采样模块1213可以包括第五触发器DFF5，第六采样模块1223可以包括第六触发器DFF6，其中：
第五触发器DFF5的输入端用于接收第一延时信号，第五触发器DFF5的时钟端用于接收第四时钟信号，第五触发器DFF5的第一输出端用于输出第二延时信号；
第六触发器DFF6的输入端用于接收第二延时信号，第六触发器DFF6的时钟端用于接收第二时钟信号，第六触发器DFF6的第一输出端用于输出第三延时信号。
需要说明的是，第五触发器DFF5和第六触发器DFF6均可以为D型触发器。
在一些实施例中，选择模块13，可以用于在第一模式信号处于第一电平状态时，从第二延时信号和第三延时信号中选择第三延时信号作为目标延时信号；以及在第一模式信号处于第二电平状态时，从第二延时信号和第三延时信号中选择第二延时信号作为目标延时信号。
需要说明的是，在本公开实施例中，第一模式信号可以是根据WL-S+ODTon_offset的值产生得到。其中，WL表示写延迟，ODTon_offset表示控制终端阻值切换的补偿时间，可以通过控制器设置MRS来控制不同的补偿时间；S是DLL计算出的环路测量(loop measure)的值，即S是DRAM中时钟管脚(CKT PIN)到数据管脚(DQ PIN)的物理延时转化为单位时钟周期的周期数。
还需要说明的是，在本公开实施例中，第一模式信号可以用sel[0]表示，sel[0]的电平状态是第一电平状态还是第二电平状态，具体可以是由控制器设置MRS来决定的。其中，第一电平状态可以为高电平状态，第二电平状态可以为低电平状态；或者，第一电平状态可以为低电平状态，第二电平状态可以为高电平状态，对此不作具体限定。
进一步地，在一些实施例中，对于选择模块13而言，参见图7，选择模块13可以包括第一逻辑模块131、第二逻辑模块132和第三逻辑模块133，且第三逻辑模块133分别与第一逻辑模块131和第二逻辑模块132连接，其中：
第一逻辑模块131，用于接收第一模式信号和第三延时信号，对第一模式信号和第三延时信号进行逻辑运算，得到第三中间信号；
第二逻辑模块132，用于接收第一模式信号和第二延时信号，对第一模式信号和第二延时信号进行逻辑运算，得到第四中间信号；
第三逻辑模块133，用于对第三中间信号和第四中间信号进行逻辑运算，得到目标延时信号。
进一步地，仍以图7为例，在一些实施例中，在第一电平状态为高电平状态、第二电平状态为低电平状态时，第一逻辑模块131可以包括第一与非门1311，第二逻辑模块132可以包括第一非门1321和第二与非门1322，第三逻辑模块133可以包括第三与非门1331，其中：
第一与非门1311的第一输入端用于接收第三延时信号，第一与非门1311的第二输入端用于接收第一模式信号，第一与非门1311的输出端与第三与非门1331的第一输入端连接；
第一非门1321的输入端用于接收第一模式信号，第一非门1321的输出端与第二与非门1322的第一输入端连接，第二与非门1322的第二输入端用于接收第二延时信号，第二与非门1322的输出端与第三与非门1331的第二输入端连接，第三与非门1331的输出端用于输出目标延时信号。
可以理解地，在本实施例中，在第一模式信号处于高电平状态时，通过第三与非门1331输出的目标延时信号为第三延时信号；以及在第一模式信号处于低电平状态时，通过第三与非门1331输出的目标延时信号为第二延时信号。
需要说明的是，通过第一与非门1311对第三延时信号和第一模式信号进行与非逻辑运算，得到第三中间信号；然后通过第一非门1321对第一模式信号进行非逻辑运算，得到第一模式反相信号，通过第二与非门1322对第一模式反相信号和第二延时信号进行与非逻辑运算，得到第四中间信号；通过第三与非门1331对第三中间信号和第四中间信号进行与非逻辑运算，得到目标延时信号。
这样，在选择模块13中，根据第一模式信号，可以选择输出最终需求的是1.5tCK延时的第二延时信号，还是2.5tCK延时的第三延时信号，从而可以更好地满足ODT延时的需求，使得在符合技术标准的规定时间内能够及时变更终端电阻的阻值，进而满足终端电阻的阻值切换时序要求。
在一些实施例中，在图5A所示可调延时产生模块12的基础上，参见图8，延时产生电路10还可以包括时钟分频模块14，其中：
时钟分频模块14，用于接收初始时钟信号，对初始时钟信号进行分频处理，得到与相位关联的若干个时钟信号；
其中，若干个时钟信号可以包括：与第一相位关联的第一时钟信号、与第二相位关联的第二时钟信号、与第三相位关联的第三时钟信号、与第四相位关联的第四时钟信号，且第一相位为0度、第二相位为90度、第三相位为180度、第四相位为270度。
需要说明的是，对于时钟分频模块14而言，在接收到初始时钟信号之后，对初始时钟信号进行二分频处理，可以得到0度相位的第一时钟信号、90度相位的第二时钟信号、180度相位的第三时钟信号和270度相位的第四时钟信号。
还需要说明的是，初始时钟信号可以是指系统时钟，第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号可以是指ODT时钟，即ODT路径上使用的时钟。其中，初始时钟信号的频率分别是第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的频率的两倍，换言之，第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的时钟周期均是初始时钟信号的时钟周期，即初始时钟周期的两倍。
这样，初始时钟信号在经过时钟分频模块14之后，可以得到四个不同相位的时钟信号，具体为第一时钟信号ICLK、第二时钟信号QCLK、第三时钟信号IBCLK和第四时钟信号QBCLK。其中，这四个时钟信号的相位依次为：0度、90度、180度和270度。换言之，本申请实施例可以实现对初始时钟信号进行分频处理，且分频后时钟信号对应的四个相位分别为0度、90度、180度和270度。
在一些实施例中，对于基础延时产生模块11而言，参见图9，基础延时产生模块11可以包括第三延时子模块111和第七采样模块112，其中：
第三延时子模块111，用于接收命令信号和第一时钟信号，根据第一时钟信号对命令信号进行采样及延时处理，生成第五中间信号；
第七采样模块112，用于接收第五中间信号和第一时钟信号，根据第一时钟信号对第五中间信号进行采样处理，得到第一延时信号。
在一些实施例中，如图9所示，第三延时子模块111包括M个延时单元，M为大于0的整数，其中：
第三延时子模块111，用于接收第一控制信号，根据第一控制信号在M个延时单元中确定目标数量的延时单元，通过目标数量的延时单元对命令信号进行采样及延时处理，得到第五中间信号。
需要说明的是，对于第一控制信号而言，其并非是一个信号，而是代表了一组信号，可以表示为Sel[M:1]，具体为Sel[1]、Sel[2]、…、Sel[M-1]、Sel[M]。具体参见图9，延时单元1接收Sel[1]，…，延时单元M-1接收Sel[M-1]，延时单元M接收Sel[M]。示例性地，M为31，第一控制信号表示为Sel[31:1]。在这里，为了满足最大CWL的要求，第一控制信号可以设置31组信号，对应地，第三延时子模块111可以包括31个延时单元。
还需要说明的是，在本公开实施例中，目标数量的延时单元与第一控制信号之间具有关联关系，可以由第一控制信号来确定多少个延时单元对命令信号进行采样及延时处理，从而得到第五中间信号。
在一些实施例中，在M等于1时，这时候第三延时子模块111仅包括一个延时单元，那么其连接关系为：延时单元的时钟端用于接收第一时钟信号，延时单元的输入端用于接收命令信号，延时单元的输出端用于输出第五中间信号；
在M大于1时，这时候第三延时子模块111包括至少两个延时单元，那么其连接关系为：每一个延时单元的时钟端均用于接收第一时钟信号，第M个延时单元的输入端用于接收命令信号，第j+1个延时单元的输出端与第j个延时单元的输入端连接，第一个延时单元的输出端用于输出第五中间信号；其中，j为大于或等于1且小于M的整数。
也就是说，在M大于1时，如图9所示，第三延时子模块111中的若干个延时单元顺次连接。
进一步地，在一些实施例中，参见图10，第一控制信号包括M个子控制信号，第j个延时单元与第j个子控制信号之间具有对应关系，且第j个延时单元包括第j个延时子单元和第j个选择单元，其中：
第j个延时子单元的输入端用于接收第j+1个选择结果信号，第j个延时子单元的时钟端用于接收第一时钟信号，第j个延时子单元的输出端与第j个选择单元的第二输入端连接，第j个选择单元的第一输入端用于接收命令信号，第j个选择单元的控制端用于接收第j个子控制信号，第j个选择单元的输出端用于输出第j个选择结果信号；
其中，第M个延时子单元的输入端作为第M个延时单元的输入端用于接收命令信号，第一个选择单元的输出端作为第一个延时单元的输出端用于输出第五中间信号。
需要说明的是，在本公开实施例中，第j个延时子单元，用于接收第j+1个选择结果信号和第一时钟信号，根据第一时钟信号对第j+1个选择结果信号进行采样处理，得到第j个延时结果信号；第j个选择单元，用于接收第j个子控制信号，根据第j个子控制信号对第j个延时结果信号和命令信号进行选择，输出第j个选择结果信号。
还需要说明的是，在本公开实施例中，第j个延时子单元均可以为D型触发器。
还需要说明的是，具体参见图10，M个延时单元可以分别表示为A[1]、A[2]、…、A[M-1]、A[M]，M个子控制信号可以分别表示为Sel[1]、Sel[2]、…、Sel[M-1]、Sel[M]。对于M个子控制信号而言，在M个子控制信号的电平状态不同时，选择的延时单元的目标数量也是不同的。示例性地，在第j个子控制信号处于第一电平状态时，从第j个延时结果信号和命令信号中选择第j个延时结果信号作为第j个选择结果信号；以及在第j个子控制信号处于第二电平状态时，从第j个延时结果信号和命令信号中选择命令信号作为第j个选择结果信号。
其中，对于第j个子控制信号而言，第一电平状态可以为高电平状态，如逻辑1；第二电平状态可以为低电平状态，如逻辑0，但是对此不作具体限定。
可以理解地，在本公开实施例中，目标数量与第一控制信号之间具有关联关系。具体地，第一控制信号表征一个控制码，可以由该控制码来确定多少个延时单元对命令信号起到延时作用。其中，控制码不同，延时单元的目标数量存在不同。
还可以理解地，在第一控制信号中，若第j个子控制信号的电平值为第一值，则确定除第j个子控制信号之外的其他子控制信号的电平值均为第二值；其中，第一值与第二值不同。
示例性地，假定第一值设置为逻辑1，第二值设置为逻辑0，以第一控制信号包括八个子控制信号为例，控制码可以为0000 0001、0000 0010、0000 0100、0000 1000，也可以为0001 0000、0010 0000、0100 0000、1000 0000等。在这里，如果控制码为0000 0100，这时候表示确定了三个延时单元，那么从第三个延时单元处选择命令信号，然后将第三个延时单元、第二个延时单元和第一个延时单元共三个延时单元作为目标数量的延时单元，并通过这三个延时单元对命令信号进行采样及延时处理；如果控制码为0001 0000，这时候表示确定了五个延时单元，那么从第五个延时单元处选择命令信号，然后将第五个延时单元到第一个延时单元共五个延时单元作为目标数量的延时单元，并通过这五个延时单元对命令信号进行采样及延时处理；如果控制码为1000 0000，这时候表示确定了八个延时单元，那么从第八个延时单元处选择命令信号，然后将第八个延时单元到第一个延时单元共八个延时单元作为目标数量的延时单元，并通过这八个延时单元对命令信号进行采样及延时处理。
这样，对于第一控制信号而言，当对应的控制码存在不同时，延时单元的目标数量也是不同的。
进一步地，在一些实施例中，如图10所示，第七采样模块112可以包括第七触发器DFF7，其中：
第七触发器DFF7的输入端用于接收第五中间信号，第七触发器DFF7的时钟端用于接收第一时钟信号，第七触发器DFF7的第一输出端用于输出第一延时信号。
需要说明的是，第七触发器DFF7可以为D型触发器。
在另一些实施例中，对于基础延时产生模块11而言，参见图11，第三延时子模块111可以包括触发器901、选择单元902、触发器903、选择单元904、移位寄存器模块905、触发器906、选择单元907、触发器908、选择单元909，第七采样模块112可以包括触发器910，其中：
触发器901和选择单元902组成一个延时单元，触发器903和选择单元904组成一个延时单元，触发器906和选择单元907组成一个延时单元，触发器908和选择单元909组成一个延时单元，而移位寄存器模块905可以包括多个延时单元。
需要说明的是，每一个延时单元和移位寄存器模块905的时钟端均用于接收第一时钟信号，触发器901的输入端用于接收命令信号和第一时钟信号，选择单元902的控制端用于接收Sel[31]，选择单元904的控制端用于接收Sel[30]，选择单元907的控制端用于接收Sel[2]，选择单元909的控制端用于接收Sel[1]。
还需要说明的是，针对移位寄存器模块905，示例性地，可以包括26个延时单元，即26个触发器和选择单元的组合。在这里，移位寄存器模块905设置26个延时单元是为了满足最大的AL的要求；但是也可以根据实际需要，选择性使用移位寄存器模块905中实际需求的延时单元数量。
本公开实施例提供了一种延时产生电路，基础延时产生模块的输入端用于接收命令信号和第一时钟信号，基础延时产生模块的输出端用于输出第一延时信号，且基础延时产生模块的输出端与可调延时产生模块相连；可调延时产生模块的输入端用于接收第一延时信号、第一延时时钟信号和第二延时时钟信号，可调延时产生模块的输出端用于输出第二延时信号和第三延时信号，且可调延时产生模块的输出端与选择模块相连；选择模块的输入端用于接收第一模式信号、第二延时信号和第三延时信号，选择模块的输出端用于输出目标延时信号。这样，延时产生电路接收命令信号、第一时钟信号、第一延时时钟信号和第二延时时钟信号，然后通过可调延时产生模块可以得到1.5tCK和2.5tCK的延时，即产生了N+0.5个tCK的延时(N为正整数)，从而可以更好地满足ODT延时的需求，而且还可以使得在符合技术标准的规定时间内能够及时变更终端电阻的阻值；从而不仅能够满足终端电阻的阻值切换时序要求，而且还能够避免传输过程中的信号冲突，进而提高存储器性能。
本公开的另一实施例中，参见图12，其示出了本公开实施例提供的一种延时产生电路的详细结构示意图一。如图12所示，延时产生电路10可以包括第三延时子模块31、第一延时子模块32、第二延时子模块33和选择模块34；其中，第三延时子模块31是由四个触发器、四个选择单元和一个移位寄存器模块组成；第一延时子模块32包括第一触发器DFF1和第二触发器DFF2，第二延时子模块33包括第三触发器DFF3和第四触发器DFF4；选择模块34包括第一非门U1、第一与非门U2、第二与非门U3和第三与非门U4；具体连接关系如图12所示。在图12中，CMD表示命令信号，P表示第二延时信号，K表示第三延时信号，R表示目标延时信号，Q1表示第一中间信号，Q2表示第二中间信号，Q3表示第三中间信号，Q4表示第四中间信号，sel[0]表示第一模式信号，A、B、…、M分别表示经过第三延时子模块31中的第一个、第二个、…、第四个触发器进行采样处理后得到的命令信号，可以理解地，M就是前述实施例所述的第一延时信号。
基于图12所示的延时产生电路，其对应的信号时序可以如图13所示。在图13中，因为第三时钟信号IBCLK与第一时钟信号ICLK相差1tCK，所以Q1与M也对应相差1tCK；同理，因为第四时钟信号QBCLK与第三时钟信号IBCLK相差0.5tCK，所以P与Q1也对应相差0.5tCK；因此，相对于M来说，P存在1.5tCK的延时。另外，需要注意的是，因为第一时钟信号ICLK的时钟周期为2tCK，所以Q2与M也对应相差2tCK；同理，因为第二时钟信号QCLK与第一时钟信号ICLK相差0.5tCK，所以K与Q2也对应相差0.5tCK；因此，相对于M来说，K存在2.5tCK的延时。
参见图14，其示出了本公开实施例提供的一种延时产生电路的详细结构示意图二。如图14所示，延时产生电路10可以包括第三延时子模块31、第七采样模块41、第一延时子模块32、第二延时子模块33和选择模块34；其中，第七采样模块41可以是由D型触发器组成。在这里，第三延时子模块31和第七采样模块41构成基础延时产生模块，第一延时子模块32和第二延时子模块33构成可调延时产生模块；具体连接关系如图14所示。在图14中，CMD表示命令信号，N表示第一延时信号，P表示第二延时信号，K表示第三延时信号，R表示目标延时信号，Q1表示第一中间信号，Q2表示第二中间信号，Q3表示第三中间信号，Q4表示第四中间信号，Q5表示第五中间信号，sel[0]表示第一模式信号。
基于图14所示的延时产生电路，其对应的信号时序可以如图15所示。在图15中，Q5是由第一时钟信号ICLK对CMD进行采样处理得到，N是由第一时钟信号ICLK对Q5进行采样处理得到，因为第一时钟信号ICLK的时钟周期为2tCK，所以N与Q5对应相差2tCK；因为第三时钟信号IBCLK与第一时钟信号ICLK相差1tCK，所以Q1与N也对应相差1tCK；同理，因为第四时钟信号QBCLK与第三时钟信号IBCLK相差0.5tCK，所以P与Q1也对应相差0.5tCK；因此，相对于N来说，P存在1.5tCK的延时。另外，需要注意的是，因为第一时钟信号ICLK的时钟周期为2tCK，所以Q2与N也对应相差2tCK；同理，因为第二时钟信号QCLK与第一时钟信号ICLK相差0.5tCK，所以K与Q2也对应相差0.5tCK；因此，相对于N来说，K存在2.5tCK的延时。
参见图16，其示出了本公开实施例提供的一种延时产生电路的详细结构示意图三。如图16所示，延时产生电路10可以包括第三延时子模块31、第七采样模块41、第五采样模块42、第六采样模块43和选择模块34；其中，第七采样模块41可以是由D型触发器组成。在这里，第三延时子模块31和第七采样模块41构成基础延时产生模块，第五采样模块42即为第一延时子模块，第五采样模块42和第六采样模块43即为第二延时子模块，第一延时子模块和第二延时子模块构成可调延时产生模块；具体连接关系如图16所示。在图16中，CMD表示命令信号，N表示第一延时信号，P表示第二延时信号，K表示第三延时信号，R表示目标延时信号，Q3表示第三中间信号，Q4表示第四中间信号，Q5表示第五中间信号，sel[0]表示第一模式信号。
基于图16所示的延时产生电路，其对应信号时序可以如图17所示。在图17中，因为第一时钟信号ICLK的时钟周期为2tCK，所以N与Q5对应相差2tCK；因为第四时钟信号QBCLK与第一时钟信号ICLK相差1.5tCK，所以P与N也对应相差1.5tCK；同理，因为第二时钟信号QCLK与第四时钟信号QBCLK相差1tCK，所以K与P也对应相差1tCK；因此，相对于N来说，P存在1.5tCK的延时，K存在2.5tCK的延时。
本公开实施例提供了一种延时产生电路，根据上述实施例对前述实施例的具体实现进行详细阐述，从中可以看出，基于图16所示的延时产生电路不再产生0.5tCK的延时，由于1.5tCK的采样裕度相比于0.5tCK的采样裕度更大，从而可以更好地满足ODT延时的需求，而且还能够避免传输过程中的信号冲突，进而提高存储器性能。
本公开的又一实施例中，参见图18，其示出了本公开实施例提供的一种延时产生方法的流程示意图。如图18所示，该方法可以包括：
S201、通过基础延时产生模块接收命令信号和第一时钟信号，根据第一时钟信号对命令信号进行采样及延时处理，生成第一延时信号；
S202、通过可调延时产生模块接收第一延时信号、第一延时时钟信号和第二延时时钟信号，根据第一延时时钟信号对第一延时信号进行采样处理，得到第二延时信号，以及根据第二延时时钟信号对第一延时信号进行采样处理，得到第三延时信号；
S203、通过选择模块接收第一模式信号、第二延时信号和第三延时信号，根据第一模式信号对第二延时信号和第三延时信号进行信号选择，输出目标延时信号。
需要说明的是，在本公开实施例中，第一时钟信号、第一延时时钟信号和第二延时时钟信号均是根据初始时钟信号进行分频处理得到，且初始时钟信号的时钟周期为初始时钟周期，第一时钟信号、第一延时时钟信号和第二延时时钟信号的时钟周期均是初始时钟周期的两倍。
还需要说明的是，本公开实施例提供的延时产生方法可以应用于前述实施例所述的延时产生电路10。其中，第二延时信号与第一延时信号之间间隔1.5个初始时钟周期，第三延时信号与第一延时信号之间间隔2.5个初始时钟周期。也就是说，延时产生电路具体可以是一种用于产生N+0.5个初始时钟周期的延时电路。其中，在根据基础延时产生模块产生第一延时信号之后，可以根据第一延时时钟信号和第一延时信号来产生延迟1.5个初始时钟周期的第二延时信号，还可以根据第二延时时钟信号和第一延时信号来产生延迟2.5个初始时钟周期的第三延时信号，从而能够更好的满足ODT延时的要求。
在一些实施例中，可调延时产生模块可以包括第一延时子模块和第二延时子模块，该方法还可以包括：
通过第一延时子模块接收第一延时信号和第一延时时钟信号，根据第一延时时钟信号对第一延时信号进行采样处理，得到第二延时信号；
通过第二延时子模块接收第一延时信号和第二延时时钟信号，根据第二延时时钟信号对第一延时信号进行采样处理，得到第三延时信号。
在一些实施例中，第一延时子模块可以包括第一采样模块和第二采样模块，且第一采样模块的输出端与第二采样模块的输入端连接，第二延时子模块可以包括第三采样模块和第四采样模块，且第三采样模块的输出端与第四采样模块的输入端连接，该方法还可以包括：
通过第一采样模块接收第一延时信号和第三时钟信号，根据第三时钟信号对第一延时信号进行采样处理，得到第一中间信号；
通过第二采样模块接收第一中间信号和第四时钟信号，根据第四时钟信号对第一中间信号进行采样处理，得到第二延时信号；
通过第三采样模块接收第一延时信号和第一时钟信号，根据第一时钟信号对第一延时信号进行采样处理，得到第二中间信号；
通过第四采样模块接收第二中间信号和第二时钟信号，根据第二时钟信号对第二中间信号进行采样处理，得到第三延时信号。
在一些实施例中，第一延时子模块可以包括第五采样模块，第二延时子模块可以包括第五采样模块和第六采样模块，且第五采样模块的输出端与第六采样模块的输入端连接，该方法还可以包括：
通过第五采样模块接收第一延时信号和第四时钟信号，根据第四时钟信号对第一延时信号进行采样处理，得到第二延时信号；
通过第六采样模块接收第二延时信号和第二时钟信号，根据第二时钟信号对第二延时信号进行采样处理，得到第三延时信号。
在一些实施例中，选择模块可以包括第一逻辑模块、第二逻辑模块和第三逻辑模块，且第三逻辑模块分别与第一逻辑模块和第二逻辑模块连接，该方法还可以包括：
通过第一逻辑模块接收第一模式信号和第三延时信号，对第一模式信号和第三延时信号进行逻辑运算，得到第三中间信号；
通过第二逻辑模块接收第一模式信号和第二延时信号，对第一模式信号和第二延时信号进行逻辑运算，得到第四中间信号；
通过第三逻辑模块对第三中间信号和第四中间信号进行逻辑运算，得到目标延时信号。
在一些实施例中，延时产生电路还可以包括时钟分频模块，该方法还可以包括：
通过时钟分频模块接收初始时钟信号，对初始时钟信号进行分频处理，得到与相位关联的若干个时钟信号；
其中，若干个时钟信号包括：与第一相位关联的第一时钟信号、与第二相位关联的第二时钟信号、与第三相位关联的第三时钟信号、与第四相位关联的第四时钟信号，且第一相位为0度、第二相位为90度、第三相位为180度、第四相位为270度。
在一些实施例中，基础延时产生模块可以包括第三延时子模块和第七采样模块，该方法还可以包括：
通过第三延时子模块接收命令信号和第一时钟信号，根据第一时钟信号对命令信号进行采样及延时处理，生成第五中间信号；
通过第七采样模块接收第五中间信号和第一时钟信号，根据第一时钟信号对第五中间信号进行采样处理，得到第一延时信号。
本公开实施例提供了一种延时产生方法，具体提供了一种如何产生N+0.5个tCK的延时方法，可以更好地满足ODT延时的需求，而且还可以使得在符合技术标准的规定时间内能够及时变更终端电阻的阻值；从而不仅能够满足终端电阻的阻值切换时序要求，而且还能够避免传输过程中的信号冲突，进而提高存储器性能。
本公开的再一实施例中，参见图19，其示出了本公开实施例提供的一种存储器的组成结构示意图。如图19所示，该存储器30包括前述实施例任一项所述的延时产生电路10。
在一些实施例中，存储器30可以包括DRAM芯片。其中，对于DRAM芯片来说，不仅可以符合DDR、DDR2、DDR3、DDR4、DDR5、DDR6等内存规格，还可以符合LPDDR、LPDDR2、LPDDR3、LPDDR4、LPDDR5、LPDDR6等内存规格，这里对此也不作具体限定。
在本公开实施例中，对于该存储器30而言，主要涉及ODT CMD的延迟，可以利用四个时钟信号ICLK/IBCLK/QCLK/QBCLK的关系，从而能够生成1tCK的延时和1.5tCK的延时；而且由于1.5tCK的采样裕度相比于0.5tCK的采样裕度更大，可以更好地满足ODT延时的需求；从而不仅更容易满足终端电阻的阻值切换时序要求，而且还能够避免传输过程中的信号冲突，进而提高存储器性能。
以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。
需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (19)

1.一种延时产生电路，其特征在于，所述延时产生电路包括基础延时产生模块、可调延时产生模块和选择模块，所述基础延时产生模块与所述可调延时产生模块连接，且所述可调延时产生模块还与所述选择模块连接，其中：
所述基础延时产生模块，用于接收命令信号和第一时钟信号，根据所述第一时钟信号对所述命令信号进行采样及延时处理，生成第一延时信号；
所述可调延时产生模块，用于接收所述第一延时信号、第一延时时钟信号和第二延时时钟信号，根据所述第一延时时钟信号对所述第一延时信号进行采样处理，得到第二延时信号，以及根据所述第二延时时钟信号对所述第一延时信号进行采样处理，得到第三延时信号；
所述选择模块，用于接收第一模式信号、所述第二延时信号和所述第三延时信号，根据所述第一模式信号对所述第二延时信号和所述第三延时信号进行信号选择，输出目标延时信号；
其中，所述第一时钟信号、所述第一延时时钟信号和所述第二延时时钟信号均是根据初始时钟信号进行分频处理得到，且所述初始时钟信号的时钟周期为初始时钟周期，所述第一时钟信号、所述第一延时时钟信号和所述第二延时时钟信号的时钟周期均是所述初始时钟周期的两倍；以及所述第二延时信号与所述第一延时信号之间间隔1.5个所述初始时钟周期，所述第三延时信号与所述第一延时信号之间间隔2.5个所述初始时钟周期。
2.根据权利要求1所述的延时产生电路，其特征在于，所述可调延时产生模块包括第一延时子模块和第二延时子模块，其中：
所述第一延时子模块，用于接收所述第一延时信号和所述第一延时时钟信号，根据所述第一延时时钟信号对所述第一延时信号进行采样处理，得到所述第二延时信号；
所述第二延时子模块，用于接收所述第一延时信号和所述第二延时时钟信号，根据所述第二延时时钟信号对所述第一延时信号进行采样处理，得到所述第三延时信号。
3.根据权利要求2所述的延时产生电路，其特征在于，所述第二延时时钟信号包括所述第一时钟信号和第二时钟信号，所述第一延时时钟信号包括第三时钟信号和第四时钟信号；
其中，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号中每相邻两个之间的相位差为0.5个所述初始时钟周期。
4.根据权利要求3所述的延时产生电路，其特征在于，所述第一延时子模块包括第一采样模块和第二采样模块，所述第一采样模块的输出端与所述第二采样模块的输入端连接，其中：
所述第一采样模块，用于接收所述第一延时信号和所述第三时钟信号，根据所述第三时钟信号对所述第一延时信号进行采样处理，得到第一中间信号；
所述第二采样模块，用于接收所述第一中间信号和所述第四时钟信号，根据所述第四时钟信号对所述第一中间信号进行采样处理，得到所述第二延时信号；
所述第二延时子模块包括第三采样模块和第四采样模块，且所述第三采样模块的输出端与所述第四采样模块的输入端连接，其中：
所述第三采样模块，用于接收所述第一延时信号和所述第一时钟信号，根据所述第一时钟信号对所述第一延时信号进行采样处理，得到第二中间信号；
所述第四采样模块，用于接收所述第二中间信号和所述第二时钟信号，根据所述第二时钟信号对所述第二中间信号进行采样处理，得到所述第三延时信号。
5.根据权利要求4所述的延时产生电路，其特征在于，所述第一采样模块包括第一触发器，所述第二采样模块包括第二触发器，所述第三采样模块包括第三触发器，所述第四采样模块包括第四触发器，其中：
所述第一触发器的输入端用于接收所述第一延时信号，所述第一触发器的时钟端用于接收所述第三时钟信号，所述第一触发器的第一输出端用于输出所述第一中间信号；
所述第二触发器的输入端用于接收所述第一中间信号，所述第二触发器的时钟端用于接收所述第四时钟信号，所述第二触发器的第一输出端用于输出所述第二延时信号；
所述第三触发器的输入端用于接收所述第一延时信号，所述第三触发器的时钟端用于接收所述第一时钟信号，所述第三触发器的第一输出端用于输出所述第二中间信号；
所述第四触发器的输入端用于接收所述第二中间信号，所述第四触发器的时钟端用于接收所述第二时钟信号，所述第四触发器的第一输出端用于输出所述第三延时信号。
6.根据权利要求2所述的延时产生电路，其特征在于，所述第一延时时钟信号包括第四时钟信号，所述第二延时时钟信号包括第二时钟信号和第四时钟信号；
其中，所述第四时钟信号与所述第一时钟信号之间的相位差为1.5个所述初始时钟周期，所述第二时钟信号与所述第四时钟信号之间的相位差为1个所述初始时钟周期。
7.根据权利要求6所述的延时产生电路，其特征在于，所述第一延时子模块包括第五采样模块，所述第二延时子模块包括所述第五采样模块和第六采样模块，且所述第五采样模块的输出端与所述第六采样模块的输入端连接，其中：
所述第五采样模块，用于接收所述第一延时信号和所述第四时钟信号，根据所述第四时钟信号对所述第一延时信号进行采样处理，得到所述第二延时信号；
所述第六采样模块，用于接收所述第二延时信号和所述第二时钟信号，根据所述第二时钟信号对所述第二延时信号进行采样处理，得到所述第三延时信号。
8.根据权利要求7所述的延时产生电路，其特征在于，所述第五采样模块包括第五触发器，所述第六采样模块包括第六触发器，其中：
所述第五触发器的输入端用于接收所述第一延时信号，所述第五触发器的时钟端用于接收所述第四时钟信号，所述第五触发器的第一输出端用于输出所述第二延时信号；
所述第六触发器的输入端用于接收所述第二延时信号，所述第六触发器的时钟端用于接收所述第二时钟信号，所述第六触发器的第一输出端用于输出所述第三延时信号。
9.根据权利要求1所述的延时产生电路，其特征在于，
所述选择模块，用于在所述第一模式信号处于第一电平状态时，从所述第二延时信号和所述第三延时信号中选择所述第三延时信号作为所述目标延时信号；以及
在所述第一模式信号处于第二电平状态时，从所述第二延时信号和所述第三延时信号中选择所述第二延时信号作为所述目标延时信号。
10.根据权利要求9所述的延时产生电路，其特征在于，所述选择模块包括第一逻辑模块、第二逻辑模块和第三逻辑模块，且所述第三逻辑模块分别与所述第一逻辑模块和所述第二逻辑模块连接，其中：
所述第一逻辑模块，用于接收所述第一模式信号和所述第三延时信号，对所述第一模式信号和所述第三延时信号进行逻辑运算，得到第三中间信号；
所述第二逻辑模块，用于接收所述第一模式信号和所述第二延时信号，对所述第一模式信号和所述第二延时信号进行逻辑运算，得到第四中间信号；
所述第三逻辑模块，用于对所述第三中间信号和所述第四中间信号进行逻辑运算，得到所述目标延时信号。
11.根据权利要求10所述的延时产生电路，其特征在于，在所述第一电平状态为高电平状态、所述第二电平状态为低电平状态时，所述第一逻辑模块包括第一与非门，所述第二逻辑模块包括第一非门和第二与非门，所述第三逻辑模块包括第三与非门，其中：
所述第一与非门的第一输入端用于接收所述第三延时信号，所述第一与非门的第二输入端用于接收所述第一模式信号，所述第一与非门的输出端与所述第三与非门的第一输入端连接；
所述第一非门的输入端用于接收所述第一模式信号，所述第一非门的输出端与所述第二与非门的第一输入端连接，所述第二与非门的第二输入端用于接收所述第二延时信号，所述第二与非门的输出端与所述第三与非门的第二输入端连接，所述第三与非门的输出端用于输出所述目标延时信号。
12.根据权利要求3或6所述的延时产生电路，其特征在于，所述延时产生电路还包括时钟分频模块，其中：
所述时钟分频模块，用于接收所述初始时钟信号，对所述初始时钟信号进行分频处理，得到与相位关联的若干个时钟信号；
其中，所述若干个时钟信号包括：与第一相位关联的所述第一时钟信号、与第二相位关联的第二时钟信号、与第三相位关联的第三时钟信号、与第四相位关联的第四时钟信号，且所述第一相位为0度、所述第二相位为90度、所述第三相位为180度、所述第四相位为270度。
13.根据权利要求1所述的延时产生电路，其特征在于，所述基础延时产生模块包括第三延时子模块和第七采样模块，其中：
所述第三延时子模块，用于接收所述命令信号和所述第一时钟信号，根据所述第一时钟信号对所述命令信号进行采样及延时处理，生成第五中间信号；
所述第七采样模块，用于接收所述第五中间信号和所述第一时钟信号，根据所述第一时钟信号对所述第五中间信号进行采样处理，得到所述第一延时信号。
14.根据权利要求13所述的延时产生电路，其特征在于，所述第三延时子模块包括M个延时单元，M为大于0的整数，其中：
所述第三延时子模块，用于接收第一控制信号，根据所述第一控制信号在所述M个延时单元中确定目标数量的延时单元，通过所述目标数量的延时单元对所述命令信号进行采样及延时处理，得到所述第五中间信号。
15.根据权利要求14所述的延时产生电路，其特征在于，
在M等于1时，所述延时单元的时钟端用于接收所述第一时钟信号，所述延时单元的输入端用于接收所述命令信号，所述延时单元的输出端用于输出所述第五中间信号；
在M大于1时，每一个所述延时单元的时钟端均用于接收所述第一时钟信号，第M个所述延时单元的输入端用于接收所述命令信号，第j+1个所述延时单元的输出端与第j个所述延时单元的输入端连接，第一个所述延时单元的输出端用于输出所述第五中间信号；
其中，j为大于或等于1且小于M的整数。
16.根据权利要求15所述的延时产生电路，其特征在于，所述第一控制信号包括M个子控制信号，第j个所述延时单元与第j个子控制信号之间具有对应关系，且第j个所述延时单元包括第j个延时子单元和第j个选择单元，其中：
所述第j个延时子单元的输入端用于接收第j+1个选择结果信号，所述第j个延时子单元的时钟端用于接收所述第一时钟信号，所述第j个延时子单元的输出端与所述第j个选择单元的第二输入端连接，所述第j个选择单元的第一输入端用于接收所述命令信号，所述第j个选择单元的控制端用于接收所述第j个子控制信号，所述第j个选择单元的输出端用于输出第j个选择结果信号；
其中，第M个延时子单元的输入端作为第M个所述延时单元的输入端用于接收所述命令信号，第一个选择单元的输出端作为第一个所述延时单元的输出端用于输出所述第五中间信号。
17.根据权利要求13所述的延时产生电路，其特征在于，所述第七采样模块包括第七触发器，其中：
所述第七触发器的输入端用于接收所述第五中间信号，所述第七触发器的时钟端用于接收所述第一时钟信号，所述第七触发器的第一输出端用于输出所述第一延时信号。
18.一种延时产生方法，其特征在于，所述方法包括：
通过基础延时产生模块接收命令信号和第一时钟信号，根据所述第一时钟信号对所述命令信号进行采样及延时处理，生成第一延时信号；
通过可调延时产生模块接收所述第一延时信号、第一延时时钟信号和第二延时时钟信号，根据所述第一延时时钟信号对所述第一延时信号进行采样处理，得到第二延时信号，以及根据所述第二延时时钟信号对所述第一延时信号进行采样处理，得到第三延时信号；
通过选择模块接收第一模式信号、所述第二延时信号和所述第三延时信号，根据所述第一模式信号对所述第二延时信号和所述第三延时信号进行信号选择，输出目标延时信号；
其中，所述第一时钟信号、所述第一延时时钟信号和所述第二延时时钟信号均是根据初始时钟信号进行分频处理得到，且所述初始时钟信号的时钟周期为初始时钟周期，所述第一时钟信号、所述第一延时时钟信号和所述第二延时时钟信号的时钟周期均是所述初始时钟周期的两倍；以及所述第二延时信号与所述第一延时信号之间间隔1.5个所述初始时钟周期，所述第三延时信号与所述第一延时信号之间间隔2.5个所述初始时钟周期。
19.一种存储器，其特征在于，所述存储器至少包括如权利要求1至17中任一项所述的延时产生电路。
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