[go: up one dir, main page]

CN118354607A - 存储器器件 - Google Patents

存储器器件 Download PDF

Info

Publication number
CN118354607A
CN118354607A CN202311785989.7A CN202311785989A CN118354607A CN 118354607 A CN118354607 A CN 118354607A CN 202311785989 A CN202311785989 A CN 202311785989A CN 118354607 A CN118354607 A CN 118354607A
Authority
CN
China
Prior art keywords
layer
conductor
memory device
region
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311785989.7A
Other languages
English (en)
Inventor
名嘉地勇稀
佐伯有哉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN118354607A publication Critical patent/CN118354607A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/18—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of the types provided for in two or more different main groups of the same subclass of H10B, H10D, H10F, H10H, H10K or H10N
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/145—Read-only memory [ROM]
    • H01L2924/1451—EPROM
    • H01L2924/14511—EEPROM

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Non-Volatile Memory (AREA)

Abstract

实施方式提供一种提高良率的存储器器件。实施方式的存储器器件具备：第1导电体层；第2导电体层，在第1区域内与第1导电体层在第1方向上排列；多个第3导电体层，在相对于第2导电体层与第1导电体层为相反侧的第1区域内，在第1方向上互相隔开排列；第1导电体，在第1方向延伸，在与第1区域不同的第2区域内，与多个第3导电体层的延长交叉；及存储器柱，在第1方向延伸，与多个第3导电体层中的每一个交叉的部分作为存储单元发挥功能。第2导电体层包含：第1部分，在与第1方向交叉的平面内延伸，且与存储器柱的端部相接；及第2部分，在第1部分的第1导电体层侧的第1面上，以相对于第1部分突出的方式设置。第1导电体层包含与第2部分相接的第1区域内的第3部分，及与第1导电体的端部相接的第2区域内的第4部分。

Description

存储器器件
相关申请的参考
本申请享有以日本专利申请2023-004015号(申请日：2023年1月13日)为基础申请的优先权。本申请通过参考所述基础申请而包含基础申请的所有内容。
技术领域
实施方式涉及一种存储器器件。
背景技术
作为能非易失地存储数据的存储器器件，已知有一种NAND(Not and：与非)闪存。如NAND闪存那样的存储器器件中，为了高集成化、大容量化，采用3维存储器构造。
发明内容
本发明要解决的问题在于提供一种能提高良率的存储器器件。
实施方式的存储器器件具备第1导电体层、第2导电体层、多个第3导电体层、第1导电体及存储器柱。所述第2导电体层在第1区域内与所述第1导电体层在第1方向上排列。所述第2导电体层包含第1部分及第2部分。所述第1导电体层包含第3部分及第4部分。所述多个第3导电体层在相对于所述第2导电体层与所述第1导电体层为相反侧的所述第1区域内，在所述第1方向上互相隔开排列。所述第1导电体在所述第1方向延伸，在与所述第1区域不同的第2区域内与所述多个第3导电体层的延长交叉。所述存储器柱在所述第1方向延伸，与所述多个第3导电体层中的每一个交叉的部分作为存储单元发挥功能。所述第1部分在与所述第1方向交叉的平面内延伸，且与所述存储器柱的端部相接。所述第2部分在所述第1部分的所述第1导电体层侧的第1面上以相对于所述第1部分突出的方式设置。所述第3部分在所述第1区域内与所述第2部分相接。所述第4部分在所述第2区域内与所述第1导电体的端部相接。
附图说明
图1是表示包含第1实施方式的存储器器件的存储器系统的构成的一例的框图。
图2是表示第1实施方式的存储器器件具备的存储单元阵列的电路构成的一例的电路图。
图3是表示第1实施方式的存储器器件的贴合构造的概要的立体图。
图4是表示第1实施方式的存储器器件的平面布局的一例的俯视图。
图5是表示第1实施方式的存储器器件的剖面构造的一例的沿图4的V-V线的剖视图。
图6是表示第1实施方式的存储器器件的核心区域与外围电路区域间的连接布线，及壁构造的平面布局的一例的俯视图。
图7是表示第1实施方式的存储器器件的块区域的平面布局的一例的俯视图。
图8是表示第1实施方式的存储器器件的块区域的剖面构造的一例的沿图7的VIII-VIII线的剖视图。
图9是表示第1实施方式的存储器器件的存储器柱的剖面构造的一例的沿图8的IX-IX线的剖视图。
图10是表示第1实施方式的存储器器件的贴合垫的剖面构造的一例的剖视图。
图11是表示第1实施方式的存储器器件的制造中途的剖面构造的一例的剖视图。
图12是表示第1实施方式的存储器器件的制造中途的剖面构造的一例的剖视图。
图13是表示第1实施方式的存储器器件的制造中途的剖面构造的一例的剖视图。
图14是表示第1实施方式的存储器器件的制造中途的剖面构造的一例的剖视图。
图15是表示第1实施方式的存储器器件的制造中途的剖面构造的一例的剖视图。
图16是表示第1实施方式的存储器器件的制造中途的剖面构造的一例的剖视图。
图17是表示第1实施方式的存储器器件的制造中途的剖面构造的一例的剖视图。
图18是表示第1实施方式的存储器器件的制造中途的剖面构造的一例的剖视图。
图19是表示第1实施方式的存储器器件的制造中途的剖面构造的一例的剖视图。
图20是表示第1实施方式的变化例的存储器器件的剖面构造的一例的剖视图。
图21是表示第1实施方式的变化例的存储器器件的制造中途的剖面构造的一例的剖视图。
图22是表示第1实施方式的变化例的存储器器件的制造中途的剖面构造的一例的剖视图。
图23是表示第2实施方式的存储器器件的剖面构造的一例的剖视图。
图24是表示第2实施方式的存储器器件的核心区域与外围电路区域间的连接布线，及壁构造的平面布局的一例的俯视图。
图25是表示第2实施方式的存储器器件的制造中途的剖面构造的一例的剖视图。
图26是表示第2实施方式的存储器器件的制造中途的剖面构造的一例的剖视图。
图27是表示第2实施方式的存储器器件的制造中途的剖面构造的一例的剖视图。
图28是表示第2实施方式的存储器器件的制造中途的剖面构造的一例的剖视图。
图29是表示第2实施方式的变化例的存储器器件的剖面构造的一例的剖视图。
图30是表示第2实施方式的变化例的存储器器件的制造中途的剖面构造的一例的剖视图。
图31是表示第2实施方式的变化例的存储器器件的制造中途的剖面构造的一例的剖视图。
图32是表示第3实施方式的存储器器件的剖面构造的一例的剖视图。
图33是表示第3实施方式的存储器器件的存储单元阵列的剖面构造的一例的剖视图。
图34是表示第3实施方式的存储器器件的存储单元阵列中的突出部的形状的一例的沿图33的XXXIV-XXXIV线的剖视图。
图35是表示第3实施方式的存储器器件的制造中途的剖面构造的一例的剖视图。
图36是表示第3实施方式的存储器器件的制造中途的剖面构造的一例的剖视图。
图37是表示第3实施方式的存储器器件的制造中途的剖面构造的一例的剖视图。
图38是表示第3实施方式的存储器器件的制造中途的剖面构造的一例的剖视图。
图39是表示第3实施方式的变化例的存储器器件的存储单元阵列中的突出部的形状的第1例的剖视图。
图40是表示第3实施方式的变化例的存储器器件的存储单元阵列中的突出部的形状的第2例的剖视图。
图41是表示第3实施方式的变化例的存储器器件的存储单元阵列中的突出部的形状的第3例的剖视图。
图42是表示其它变化例的存储器器件的剖面构造的一例的剖视图。
具体实施方式
以下，参考附图，对实施方式进行说明。附图的尺寸及比例未必与实际相同。
另外，以下的说明中，对具有大致同一功能及构成的构成要件标注同一符号。特别区分具有相同构成的要件彼此的情况下，有时在同一符号的末尾标注互不相同的文字或数字。
1.第1实施方式
1.1构成
1.1.1存储器系统的构成
图1是表示包含第1实施方式的存储器器件的存储器系统的构成的一例的框图。存储器系统1是以连接在外部的主机(未图示)的方式构成的存储装置。存储器系统1例如是如SDTM卡那样的存储卡、UFS(universal flash storage：通用闪存存储)、SSD(solid statedrive：固态驱动器)。存储器系统1包含存储器控制器2及存储器器件3。
存储器控制器2例如以如SoC(system-on-a-chip：片上系统)那样的集成电路构成。存储器控制器2基于来自主机的请求，控制存储器器件3。具体来说，例如存储器控制器2将主机要求写入的数据写入到存储器器件3。此外，存储器控制器2将主机要求读出的数据从存储器器件3读出，并发送到主机。
存储器器件3是非易失性存储器。存储器器件3例如是NAND闪存。存储器器件3非易失地存储数据。
存储器控制器2与存储器器件3的通信例如依据SDR(singledata rate：单倍数据速率)接口、切换DDR(doubledata rate：双倍数据速率)接口、或ONFI(开放NAND闪存接口)。
1.1.2存储器器件的构成
接着，参考图1所示的框图，对第1实施方式的存储器器件的内部构成进行说明。存储器器件3例如具备存储单元阵列10、指令寄存器11、地址寄存器12、序列发生器13、驱动器模块14、行译码器模块15、以及读出放大器模块16。
存储单元阵列10包含多个块BLK0～BLKn(n是1以上的整数)。存储单元阵列10所含的块BLK的数量也可为1个。块BLK是多个存储单元的集合。块BLK例如作为数据的抹除单位使用。此外，在存储单元阵列10，设置多个位线及多个字线。各存储单元例如与1个位线及1个字线建立关联。关于存储单元阵列10的详细构成在下文叙述。
指令寄存器11存储存储器器件3从存储器控制器2接收到的指令CMD。指令CMD包含例如使序列发生器13执行读出动作、写入动作及抹除动作等的命令。
地址寄存器12存储存储器器件3从存储器控制器2接收到的地址信息ADD。地址信息ADD包含例如块地址BAd、页面地址PAd及列地址CAd。例如，块地址BAd、页面地址PAd及列地址CAd分别用于块BLK、字线及位线的选择。
序列发生器13控制存储器器件3全体的动作。例如，序列发生器13基于保存在指令寄存器11的指令CMD，控制驱动器模块14、行译码器模块15及读出放大器模块16等，执行读出动作、写入动作、抹除动作等。
驱动器模块14产生用于读出动作、写入动作、抹除动作等的电压。并且，驱动器模块14例如基于存储在地址寄存器12的页面地址PAd，对与选择的字线对应的信号线施加产生的电压。
行译码器模块15基于存储在地址寄存器12的块地址BAd，选择对应的存储单元阵列10内的1个块BLK。并且，行译码器模块15例如将施加在与选择的字线对应的信号线的电压传输到选择的块BLK内的选择的字线。
读出放大器模块16在写入动作中，根据从存储器控制器2接收到的写入数据DAT，对各位线施加期望的电压。此外，读出放大器模块16在读出动作中，基于位线的电压判定存储在存储单元的数据，将判定结果作为读出数据DAT传输到存储器控制器2。
1.1.3存储单元阵列的电路构成
图2是表示第1实施方式的存储器器件具备的存储单元阵列的电路构成的一例的电路图。图2中，表示存储单元阵列10所含的多个块BLK中的1个块BLK。如图2所示，块BLK例如包含4个字串单元SU0～SU3。
各字串单元SU包含与位线BL0～BLm(m是1以上的整数)分别建立关联的多个NAND字串NS。位线BL的数量也可为1个。各NAND字串NS包含例如存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。各存储单元晶体管MT包含控制栅极及电荷累积部，非易失地保存数据。选择晶体管ST1及ST2分别使用于各种动作时的字串单元SU的选择。
各NAND字串NS中，存储单元晶体管MT0～MT7串联连接。选择晶体管ST1的漏极连接在建立关联的位线BL。选择晶体管ST1的源极连接在串联连接的存储单元晶体管MT0～MT7的一端。选择晶体管ST2的漏极连接在串联连接的存储单元晶体管MT0～MT7的另一端。选择晶体管ST2的源极连接在源极线SL。
同一个块BLK中，存储单元晶体管MT0～MT7的控制栅极分别连接在字线WL0～WL7。字串单元SU0～SU3内的选择晶体管ST1的栅极分别连接在选择栅极线SGD0～SGD3。多个选择晶体管ST2的栅极连接在选择栅极线SGS。
对位线BL0～BLm分配各不相同的列地址。各位线BL由多个块BLK间被分配着同一列地址的NAND字串NS共用。字线WL0～WL7各自按照每个块BLK设置。源极线SL例如在多个块BLK间共用。
1个字串单元SU内连接在共通的字线WL的多个存储单元晶体管MT的集合例如称为单元组CU。例如，包含各自存储1位数据的存储单元晶体管MT的单元组CU的存储容量定义为“1页数据”。单元组CU根据存储单元晶体管MT存储的数据的位数，可能具有2页数据以上的存储容量。
另外，第1实施方式的存储器器件3具备的存储单元阵列10的电路构成不限定于以上说明的构成。例如，各块BLK包含的字串单元SU的个数可设计成任意个数。各NAND字串NS包含的存储单元晶体管MT、以及选择晶体管ST1及ST2的个数可分别设计成任意个数。
1.1.4存储器器件的贴合构造
图3是表示第1实施方式的存储器器件的贴合构造的概要的立体图。
如图3所示，存储器器件3具备存储器芯片100及电路芯片200。存储器芯片100包含对应于存储单元阵列10的构造。电路芯片200包含例如对应于指令寄存器11、地址寄存器12、序列发生器13、驱动器模块14、行译码器模块15及读出放大器模块16的构造。
此外，存储器芯片100及电路芯片200各自包含多个贴合垫BP。存储器器件3是将存储器芯片100与电路芯片200经由多个贴合垫BP贴合而形成。
以下，将存储器芯片100及电路芯片200贴合的面(贴合面)设为XY面。将XY面中互相正交的的方向设为X方向及Y方向。此外，将与XY平面大致垂直，从存储器芯片100朝向电路芯片200的方向设为Z1方向。将与XY平面大致垂直，从电路芯片200朝向存储器芯片100的方向设为Z2方向。不限定Z1方向及Z2方向中的任一个的情况下，记作Z方向。
1.1.5存储器器件的平面布局
接着，对第1实施方式的存储器器件的平面布局进行说明。图4是表示第1实施方式的存储器器件的平面布局的一例的俯视图。
如图4所示，存储器器件3例如分成核心区域CR、外围电路区域PR、壁区域WR、外周区域OR及切口区域KR。
核心区域CR是在Z方向观察时，位于存储器器件3的中央部的矩形状区域。在存储器芯片100的核心区域CR配置存储单元阵列10。可在电路芯片200的核心区域CR，配置行译码器模块15及读出放大器模块16。另外，核心区域CR的个数及形状可任意设计。
外围电路区域PR是包围核心区域CR的外周的四方环状的区域。例如，可在外围电路区域PR，配置指令寄存器11、地址寄存器12、序列发生器13及驱动器模块14。
壁区域WR是包围外围电路区域PR的外周的四方环状的区域。在壁区域WR，设置将存储器驱动器3的外周固定在相同电位(接地电位VSS)，用来使电源线及阱等的电位稳定的部件。例如，设置在壁区域WR的部件具有将静电释放到衬底的功能。由此，抑制因静电引起的电路破坏。
外周区域OR是包围壁区域WR的外周的四方环状的区域。外周区域OR具有抑制切割步骤中产生于存储器器件3的端部的龟裂等到达存储器器件3的内侧的功能。切割步骤是将形成着多个存储器器件3的晶圆以芯片单位切开的步骤。
切口区域KR是包围外周区域OR的外周的四方环状的区域。切口区域KR是包含存储器器件3的端部的区域。切口区域KR包含形成着多个存储器器件3的晶圆中的所述多个存储器器件3之间的区域。切割步骤中，通过将切口区域KR切断，将形成于晶圆上的多个存储器器件3以芯片单位切开。例如，在切口区域KR，设置制造存储器器件3时使用的对准标记等。切口区域KR内的构造体也可通过切割步骤去除。
1.1.6存储器器件的剖面构造
接着，对第1实施方式的存储器器件的剖面构造进行说明。图5是表示第1实施方式的存储器器件的剖面构造的一例的沿图4的V-V线的剖视图。
如图5所示，存储器芯片100包含导电体层101、绝缘体层102、111、112、113、114、115、117、118及121、布线层103、106、108及116、导电体104、105、107、109、120及130、电极110、表面保护层119、部件SLT以及存储器柱MP。电路芯片200包含半导体衬底201、N型杂质扩散区域NW、P型杂质扩散区域PW、晶体管TR、栅极绝缘膜202、栅极电极203、导电体204、206、208及210、布线层205、207及209、电极211以及绝缘体层212及213。
1.1.6.1存储器芯片的剖面构造。
首先，对存储器芯片100的构造进行说明。(核心区域)
对存储器芯片100的核心区域CR进行说明。在存储器芯片100的核心区域CR，设置存储单元阵列10、及用来将存储单元阵列10与电路芯片200连接的各种布线。
导电体层101在XY平面延伸。设置在核心区域CR的导电体层101作为源极线SL发挥功能。例如，导电体层101包含硅作为半导体。核心区域CR中，在Z1方向的导电体层101的上表面上，逐层交替积层着多个绝缘体层102与多个布线层103。图5的例中，逐层交替积层着10层绝缘体层102与10层布线层103。换句话说，在电路芯片200与导电体层101之间，设置着在Z方向上隔开积层的多个布线层103。布线层103在X方向延伸。布线层103作为字线WL以及选择栅极线SGD及SGS发挥功能。绝缘体层102包含氧化硅(SiO)作为绝缘材料。布线层103例如包含钨(W)作为导电材料。
在核心区域CR设置多个部件SLT。部件SLT例如是在XZ面扩展的板状的绝缘部件。多个部件SLT在Y方向上排列。在相邻的部件SLT间设置多个存储器柱MP。存储器柱MP例如具有在Z方向延伸的圆柱形状。关于部件SLT及存储器柱MP的构造的细节，在下文叙述。
在Z1方向的存储器柱MP的上表面上，设置导电体104。导电体104例如具有在Z方向延伸的圆柱形状。在Z1方向的导电体104的上表面上，设置导电体105。设置在核心区域CR的导电体105例如具有在Z方向延伸的圆柱形状。而且，在Z1方向的导电体105的上表面上，设置布线层106。在核心区域CR，例如设置在X方向上排列，各自在Y方向延伸的多个布线层106。多个存储器柱MP各自经由导电体104及105，电连接在多个布线层106中的任一个。与存储器柱MP电连接的导电体105作为接点CV发挥功能。与存储器柱MP电连接的布线层106作为位线BL发挥功能。导电体104例如包含钨。导电体105及布线层106例如包含铜(Cu)。
在Z1方向的布线层106的上表面上，设置导电体107。设置在核心区域CR的导电体107例如具有在Z方向延伸的圆柱形状。在Z1方向的导电体107的上表面上，设置布线层108。在Z1方向的布线层108的上表面，设置导电体109。设置在核心区域CR的导电体109例如具有在Z方向延伸的圆柱形状。核心区域CR中，在Z1方向的导电体109的上表面设置电极110。电极110与电路芯片200的电极211电连接。电极110及211作为贴合垫BP发挥功能。
导电体107及109、布线层108以及电极110例如包含铜作为导电材料。另外，设置在布线层106与电极110间的布线层的层数为任意。
绝缘体层111以覆盖绝缘体层102、布线层103、存储器柱MP、部件SLT、导电体104、导电体105、布线层106、导电体107、布线层108及导电体109的方式设置。在Z1方向的绝缘体层111的上表面上，设置绝缘体层112。在与绝缘体层112同层设置多个电极110。绝缘体层112与电路芯片200的绝缘体层213相接。
导电体层101在沿Z方向观察时与存储器柱MP重叠的位置，具有Z2方向上较厚的突出部VX。换句话说，突出部VX在导电体层101的沿XY平面延伸的部分的Z2方向侧的面上，以相对于所述导电体层101的沿XY平面延伸的部分突出的方式设置。突出部VX与导电体层101的沿XY平面延伸的部分作为连续膜设置。在Z2方向的导电体层101的上表面上中除突出部VX以外的部分，积层绝缘体层113。绝缘体层113的膜厚与突出部VX的膜厚大致相等。在Z2方向的突出部VX的一部分及绝缘体层113的上表面上，积层绝缘体层114。并且，以覆盖突出部VX及绝缘体层114的方式设置绝缘体层115。绝缘体层114的膜厚薄到相对于绝缘体层113及115能忽视的程度。绝缘体层113及115例如包含氧化硅作为绝缘材料。对绝缘体层114使用具有防金属氧化功能的绝缘材料。绝缘体层114包含例如碳氮化硅(SiCN)或氮化硅(SiN)。
在Z2方向的绝缘体层115的上表面上，设置布线层116。设置在核心区域CR的布线层116具有布线部MA与连接部VAB。连接部VAB在已去除绝缘体层114及115的区域中，与突出部VX相接。布线部MA相对于连接部VAB位于导电体层101的相反侧。也就是说，布线部MA配置在比连接部VAB靠Z2方向侧。布线层116与绝缘体层113隔开。由此，设置在核心区域CR的布线层116与源极线SL电连接。布线层116包含例如铝(Al)及覆盖铝(Al)的势垒金属。
在Z2方向的布线层116的上表面上，设置绝缘体层117。在Z2方向的绝缘体层117的上表面上，设置绝缘体层118。并且，在Z2方向的绝缘体层118的上表面上，设置表面保护层119。绝缘体层117例如包含氧化硅作为绝缘材料。绝缘体层118例如包含氮化硅作为透水性较低的绝缘材料。表面保护层119例如包含聚酰亚胺等树脂材料。(外围电路区域PR)
接着，对存储器芯片100的外围电路区域PR进行说明。
在外围电路区域PR，设置用来将源极线SL与电路芯片200间连接的布线构造，及用来将外部电源与电路芯片200间连接的布线构造。用来将源极线SL与电路芯片200间连接的布线构造，及用来将外部电源与电路芯片200间连接的布线构造互相电绝缘。这些布线构造例如包含接点CC。接点CC包含多个导电体130。以下，对用来将源极线SL与电路芯片200间连接的布线构造进行说明。
设置在外围电路区域PR的布线层116具有布线部MA及连接部VAC。连接部VAC在已去除导电体层101及绝缘体层113～115的区域中，与多个导电体130相接。布线部MA设置在比连接部VAC靠Z2方向侧。在连接部VAC与导电体层101以及绝缘体层113及114间，设置绝缘体层115。另外，在外围电路区域PR及比外围电路区域PR外周的区域中，在导电体层101内设置绝缘体层121。绝缘体层121例如包含氮化硅。
导电体130具有在Z方向延伸的圆柱形状。导电体130的Z2方向的端部位于比导电体层101中不包含突出部VX的部分的Z2方向的上表面靠Z1方向侧的位置。导电体130的Z2方向的端部位于布线层116的连接部VAC内。导电体130的Z1方向的端部经由导电体105、布线层106、导电体107、布线层108、导电体109及电极110，电连接在电路芯片200的电极211。设置在外围电路区域PR的导电体105、107及109具有在Z方向延伸的圆柱形状。(壁区域)
接着，对存储器芯片100的壁区域WR进行说明。
在壁区域WR，设置壁构造W，及用来将壁构造W与电路芯片200连接的各种布线。壁构造W例如包含布线层116的一部分、壁构造W1、W2及W3。壁构造W1～W3各自包含导电体120_1～120_3。另外，设置在壁区域WR的布线层116与设置在核心区域CR及外围电路区域PR的布线层116电绝缘。
设置在壁区域WR的布线层116具有连接部VAD。连接部VAD在已去除导电体层101及绝缘体层113～115的区域中，与导电体120_1～120_3相接。在连接部VAD与导电体层101以及绝缘体层113及114间，设置绝缘体层115。
导电体120_1在Z方向观察时，具有包围核心区域CR及外围电路区域PR的四方环状的形状。导电体120_2在Z方向观察时，具有包围导电体120_1的四方环状的形状。导电体120_3在Z方向观察时，具有包围导电体120_2的四方环状的形状。
导电体120_1～120_3各自在Z方向延伸。导电体120_1～120_3各自的Z2方向的端部位于比导电体层101中不包含突出部VX的部分的Z2方向的上表面靠Z1方向侧的位置。导电体120_1～120_3各自的Z2方向的端部例如位于布线层116的连接部VAD内。
导电体120_1的Z1方向的端部不与导电体105连接。导电体120_2的Z1方向的端部及导电体120_3的Z1方向的端部经由不同的导电体105、布线层106、导电体107、布线层108、导电体109及电极110，分别电连接在电路芯片200的电极211。
与导电体120_2电连接的导电体105、布线层106、导电体107、布线层108、导电体109及电极110例如在Z方向观察时，具有包围核心区域CR及外围电路区域PR的四方环状的形状。电连接在导电体120_3的导电体105、布线层106、导电体107、布线层108、导电体109及电极110分别例如在Z方向观察时，具有包围电连接在导电体120_2的导电体105、布线层106、导电体107、布线层108、导电体109及电极110的四方环状的形状。
电连接在导电体120_2的布线层108中与导电体109连接的部分相对于和导电体107连接的部分，位于外围电路区域PR侧。如此，连接在与导电体120_2电连接的布线层108的上下表面的导电体107及导电体109在Z方向观察时互不重合。另一方面，与导电体120_3电连接的布线层108中与导电体109连接的部分相对于和导电体107连接的部分，位于外围区域OR侧。如此，连接在与导电体120_3电连接的布线层108的上下表面的导电体107及导电体109在Z方向观察时互不重合。(外周区域)
接着，对存储器芯片100的外周区域OR进行说明。
设置在外周区域OR的导电体层101与设置在核心区域CR、外围电路区域PR及壁区域WR的导电体层101电绝缘。以下，在特定设置在外周区域OR的导电体层101的情况下，记作导电体层101_1。导电体层101_1的至少一部分不由表面保护层119覆盖(保护)。也就是说，导电体层101_1的至少一部分在Z方向上，设置在电路芯片200与表面保护层119之间。
在Z2方向的导电体层101_1的上表面上，设置在Z2方向延伸的多个突出部ACP。突出部ACP例如贯通绝缘体层113。Z2方向的突出部ACP的上表面与绝缘体层114相接。也就是说，突出部ACP的膜厚与突出部VX的膜厚大致相等。设置在导电体层101_1的内部的绝缘体层121中在Z方向观察时与突出部ACP重叠的部分由导电体层101_1分断。突出部ACP在存储器芯片100的制造步骤中，用于将导电体层101接地到存储器芯片100的衬底(未图示)，例如抑制干蚀刻时的导电体层101的充电引起的电弧。另外，也可不设置突出部ACP。
1.1.6.2电路芯片的剖面构造
接着，对电路芯片200的剖面构造进行说明。
核心区域CR及外围电路区域PR中，在Z2方向的半导体衬底201的上表面上设置多个晶体管TR。晶体管TR作为指令寄存器11、地址寄存器12、序列发生器13、驱动器模块14、行译码器模块15及读出放大器模块16内的元件使用。晶体管TR包含栅极绝缘膜202、栅极电极203、形成于半导体衬底201的未图示的源极及漏极。栅极绝缘膜202设置在Z2方向的半导体衬底201的上表面上。栅极电极203设置在Z2方向的栅极绝缘膜202的上表面上。
核心区域CR及外围电路区域PR中，在栅极电极203、源极及漏极的Z2方向的上表面上，设置导电体204。壁区域WR中，在设置在半导体衬底201的N型杂质扩散区域NW，及设置在半导体衬底201的P型杂质扩散区域PW的Z2方向的上表面上，设置导电体204。
在Z2方向的导电体204的上表面上，设置布线层205。在Z2方向的布线层205的上表面上，设置导电体206。在Z2方向的导电体206的上表面上，设置布线层207。在Z2方向的布线层207的上表面上，设置导电体208。在Z2方向的导电体208的上表面上，设置布线层209。在Z2方向的布线层209的上表面上，设置导电体210。设置在核心区域CR及外围电路区域PR的导电体204，206、208及210例如具有在Z方向延伸的圆柱形状。设置在壁区域WR的导电体204，206、208及210、布线层205、207及209以及电极211例如在Z方向观察时，具有包围核心区域CR及外围电路区域PR的四方环状的形状。关于设置在壁区域WR的N型杂质扩散区域NW及P型杂质扩散区域PW，与所述同样，也可具有四方环状的形状。
在Z2方向的半导体衬底201的上表面上，设置绝缘体层212。绝缘体层212以覆盖晶体管TR、导电体204、布线层205、导电体206、布线层207、导电体208、布线层209及导电体210的方式设置。在Z2方向的绝缘体层212的上表面上，设置绝缘体层213。
在导电体210的Z2方向的上表面上，电极211设置于与绝缘体层213相同层。多个电极211通过与对应的电极110连接，而电连接到存储器芯片100内的各种布线。
栅极电极203、导电体204、206、208及210、布线层205、207及209由导电材料构成，可能包含金属材料、p型半导体或n型半导体等。电极211例如包含铜。栅极绝缘膜202、绝缘体层212及绝缘体层213例如包含氧化硅作为绝缘材料。
1.1.7核心区域与外围电路区域间的连接
图6是表示第1实施方式的存储器器件的核心区域与外围电路区域间的连接布线，及壁构造的平面布局的一例的俯视图。图6中，以阴影线表示多个部件SLT、多个突出部VX、多个连接部VAB及VAC、多个外部连接垫部PAD以及壁构造W1～W3。此外，图6中，以一点划线表示将多个连接部VAB与1个连接部VAC间连接的布线部MA，以及将2个连接部VAC间连接的布线部MA。
核心区域CR中相邻的部件SLT间的区域是对应于1个块BLK的块区域。多个突出部VX以在相同的块区域内在X方向上排列的方式配置。此外，配置在不同的块区域的多个突出部VX在Y方向上排列。图6的例中，表会设置突出部VX的块区域与未设置突出部VX的块区域交替排列的情况。
多个布线部MA各自在Y方向上延伸，在X方向上排列。图6的例中，表示将连接部VAB及VAC间连接的布线部MA，与将2个连接部VAC间连接的布线部MA在X方向上交替排列的情况。将连接部VAB及VAC间连接的布线部MA相当于用来将源极线SL与电路芯片200间连接的布线构造所含的布线层116。连接部VAB在Z方向观察时，配置在与对应的突出部VX重叠的位置。在Z方向上观察的连接部VAB的区域内包在突出部VX的区域中。
此外，将2个连接部VAC间连接的布线部MA相当于用来将外部电源与电路芯片200间连接的布线构造所含的布线层116。将外部电源与电路芯片200间连接的布线构造在与连接部VAC不同的区域中，形成着不由表面保护层119等覆盖布线部MA，而布线部MA的上表面的一部分露出的外部连接垫部PAD。
1.1.8块区域的平面布局
图7是表示第1实施方式的存储器器件的块区域的平面布局的一例的俯视图。图7中，表示块区域与夹着所述块区域的2个部件SLT。如图7所示，块区域中，存储单元阵列10包含3个部件SHE、多个存储器柱MP、多个接点CV及多个位线BL。
存储器柱MP各自例如作为1个NAND字串NS发挥功能。多个存储器柱MP在相邻的2个部件SLT间的区域中，例如配置成19列的交错状。并且，例如1个部件SHE与从纸面的上侧数，第5列存储器柱MP、第10列存储器柱MP及第15列存储器柱MP的每一个重叠。
部件SHE例如是在XZ面扩展的板状的绝缘部件。在相邻的部件SLT间，3个部件SHE在Y方向上排列。部件SHE将对应于选择栅极线SGD的布线层103在Y方向上分断。相邻的部件SHE间或部件SLT与部件SHE间对应于1个字串单元SU。
多个位线BL分别在Y方向上延伸，在X方向上排列。各位线BL按照每字串单元SU，以与至少1个存储器柱MP重叠的方式配置。图7的例中，表示2个位线BL以与1个存储器柱MP重叠的方式配置的情况。与存储器柱MP重叠的多个位线BL中的1个位线BL与对应的1个存储器柱MP间经由接点CV电连接。
例如，省略与部件SHE接触的存储器柱MP与位线BL间的接点CV。换句话说，省略与不同的2条选择栅极线SGD相接的存储器柱MP与位线BL间的接点CV。相邻部件SLT间的存储器柱MP或部件SHE等的个数及配置不限定于使用图7说明的构成，可适当变更。与各存储器柱MP重叠的位线BL的数量可设计成任意数量。
1.1.9块区域的剖面构造
图8是表示第1实施方式的存储器器件的块区域的剖面构造的一例的沿图7的VIII-VIII线的剖视图。
如图8所示，导电体层101例如包含3层导电体层101a、101b、101c。在Z1方向的导电体层101a的上表面上，设置导电体层101b。在Z1方向的导电体层101b的上表面上，设置导电体层101c。导电体层101b例如通过将设置在导电体层101a与导电体层101c间的绝缘体层121进行置换而形成。导电体层101a～101c例如包含硅作为半导体。此外，导电体层101a～101c例如包含磷(P)作为半导体的杂质。
在Z1方向的导电体层101的上表面上，逐层交替积层着10层绝缘体层102与10层布线层103。图10的例中，10层布线层103从靠近导电体层101侧起依序作为选择栅极线SGS、字线WL0～WL7及选择栅极线SGD发挥功能。另外，也可设置多个作为选择栅极线SGS及SGD发挥功能的布线层103。例如，作为布线层103的导电材料，可使用氮化钛(TiN)/钨(W)的积层构造。所述情况下，氮化钛以覆盖钨的方式形成。氮化钛例如具有在通过CVD(chemical vapordeposition：化学气相沉积)将钨成膜时，作为用来抑制钨氧化的势垒层，或用来提高钨的密接性的密接层的功能。此外，布线层103可能包含氧化铝(AlO)等高介电常数材料。所述情况下，高介电常数材料以覆盖导电材料的方式形成。例如，布线层103的每一个中，以与设置在布线层103上下的绝缘体层102及存储器柱MP的侧面相接的方式设置高介电常数材料。并且，以与高介电常数材料相接的方式设置氮化钛。并且，以与氮化钛相接，嵌入布线层103内部的方式设置钨。在作为Z1方向的选择栅极线SGD发挥功能的布线层103的上表面上，设置绝缘体层111。
部件SLT将多个绝缘体层102及多个布线层103在Y方向上分断。部件SLT的Z2方向的端部(底面)到达导电体层101a。部件SHE将作为选择栅极线SGD发挥功能的布线层103在Y方向上分断。部件SHE的Z2方向的端部(底面)到达作为选择栅极线SGD发挥功能的布线层103，与作为字线WL7发挥功能的布线层103间的绝缘体层102。
存储器柱MP例如具有在Z方向延伸的大致圆柱形状。存储器柱MP贯通10层布线层103。存储器柱MP的底面到达导电体层101a。另外，存储器柱MP也可为在Z方向与多个柱连结的构造。
接着，对存储器柱MP的内部构成进行说明。存储器柱MP包含核心膜140、半导体膜141及积层膜142。核心膜140在Z方向上延伸。例如，核心膜140的Z1方向的端部到达绝缘体层111，核心膜140的Z2方向的端部到达导电体层101a。半导体膜141覆盖核心膜140周围。存储器柱MP的Z2方向的端部中，半导体膜141的一部分与导电体层101b相接。存储器柱MP的Z1方向的端部中，半导体膜141的一部分与导电体104相接。积层膜142除半导体膜141与导电体层101b接触的部分外，还覆盖半导体膜141的侧面及Z2方向的端部。核心膜140例如包含氧化硅等绝缘体。半导体膜141例如包含硅。
图9是表示第1实施方式的存储器器件的存储器柱的剖面构造的一例的沿图8的IX-IX线的剖视图。更具体来说，图9表示与XY平面平行且包含布线层103的层中的存储器柱MP的剖面构造。如图9所示，积层膜142例如包含隧道绝缘膜143、电荷累积膜144及阻挡绝缘膜145。
在包含布线层103的剖面中，核心膜140例如设置在存储器柱MP的中央部。半导体膜141包围核心膜140的侧面。隧道绝缘膜143包围半导体膜141的侧面。电荷累积膜144包围隧道绝缘膜143的侧面。阻挡绝缘膜145包围电荷累积膜144的侧面。布线层103包围阻挡绝缘膜145的侧面。隧道绝缘膜143及阻挡绝缘膜145各自包含例如氧化硅。电荷累积膜144具有累积电荷的功能，例如包含氮化硅。
通过将存储器柱MP与作为字线WL0～WL7发挥功能的布线层103组合，构成存储单元晶体管MT0～MT7。同样，通过将存储器柱MP与作为选择栅极线SGD发挥功能的布线层103组合，构成选择晶体管ST1。通过将存储器柱MP与作为选择栅极线SGS发挥功能的布线层103组合，构成选择晶体管ST2。由此，各存储器柱MP可作为1个NAND字串NS发挥功能。
1.1.10贴合垫的剖面构造
接着，对贴合垫BP的剖面构造进行说明。
图10是表示第1实施方式的存储器器件的贴合垫的剖面构造的一例的剖视图。图10的例中，表示电极110及211。
如图10所示，存储器芯片100与电路芯片200的贴合步骤中，电极110连接在电极211。图10的例中，贴合面的电极110的面积与电极211的面积大致相等。这种情况下，如果对电极110与电极211使用铜，那么电极110的铜与电极211的铜一体化，可能难以确认铜彼此的边界。但是，能确认因贴合位置偏移引起的电极110与电极211的贴合形状变形、铜的势垒金属的位置偏移(侧面产生不连续部位)的贴合。
此外，通过镶嵌法形成电极110及211的情况下，各侧面具有锥形状。因此，将电极110与电极211贴合的部分中沿Z方向的剖面形状的侧壁不成直线状，而为非矩形状。
此外，在将电极110与电极211贴合的情况下，成为势垒金属覆盖形成这些的铜的底面、侧面及上表面的构造。相对于此，使用铜的一般的布线层中，在铜的上表面设置具有防止铜氧化功能的绝缘体层(氮化硅或氮碳化硅等)，不设置势垒金属。因此，即使未产生贴合位置偏移，也能与一般的布线层区分。
1.2制造方法
图11～图19是表示第1实施方式的存储器器件的制造中途的剖面构造的一例的剖视图。
首先，如图11所示，在半导体衬底150的Z1方向的上表面上形成绝缘体层113。接着，通过加工绝缘体层113，外周区域OR中形成对应于突出部ACP的沟槽，且核心区域CR中形成对应于突出部VX的孔。对应于突出部VX的孔的直径比对应于突出部ACP的沟槽的宽度宽。
接着，如图12所示，例如通过CVD形成导电体层101a。此时，也嵌入对应于突出部VX的孔及对应于突出部ACP的沟槽。由此，形成突出部VX及ACP。突出部VX及ACP与半导体衬底150相接。对应于突出部VX的孔的直径相对于半导体层101a的膜厚充分大。因此，导电体层101a的Z1方向的上表面的平坦性在设置突出部VX的区域中可能受损。
因此，如图13所示，导电体层101a以使Z1方向的上表面变得平坦的方式被加工。例如，通过CMP(Chemical Mechanical Polishing：化学机械研磨)研磨导电体层101a，直到绝缘体层113露出为止，之后进一步将导电体层101a成膜。此外，例如也可通过遮蔽CMP，将导电体层101a研磨到绝缘体层113不露出的程度。任一情况下，导电体层101a的包含突出部VX的部分的膜厚都以成规定膜厚H1的方式控制。期望膜厚H1例如为400纳米左右。
接着，如图14所示，在导电体层101a的Z1方向的上表面上，形成存储器芯片100的剩余部分。此外，虽省略图示，但与存储器芯片100的形成并行，形成电路芯片200。
接着，如图15所示，以电极110与电极211相接的方式，将存储器芯片100与电路芯片200贴合。
接着，如图16所示，将半导体衬底150从存储器芯片100去除后，以覆盖绝缘层113以及突出部VX及ACP的方式形成绝缘体层114。接着，通过依序执行绝缘体层113及114的加工、以及包含绝缘体层121的导电体层101的加工，而统一形成外围电路区域PR中的孔，及壁区域WR中的沟槽。此外，外周区域OR及切口区域KR中，将比突出部ACP外周侧的部分去除。形成于外围电路区域PR的孔对应于形成连接部VAC的区域。形成于壁区域WR的沟槽对应于形成连接部VAD的区域。由此，因形成于外围电路区域PR的孔而多个导电体130露出，且因形成于壁区域WR的沟槽而导电体120_1～120_3露出。
接着，如图17所示，在Z2方向的上表面上形成绝缘体层115。
接着，如图18所示，通过加工绝缘体层114及115，而统一形成核心区域CR及外围电路区域PR中的孔，及壁区域WR中的沟槽。形成于核心区域CR的孔对应于形成连接部VAB的区域。形成于外围电路区域PR的孔对应于形成连接部VAC的区域。形成于壁区域WR的沟槽对应于形成连接部VAD的区域。由此，因形成于核心区域CR的孔而突出部VX露出，因形成于外围电路区域PR的孔而多个导电体130露出，因形成于壁区域WR的沟槽而导电体120_1～120_3露出。
接着，如图19所示，在Z2方向的上表面上形成布线层116。形成于核心区域CR及外围电路区域PR的孔，以及形成于壁区域WR的沟槽由布线层116嵌入。由此，形成连接部VAB、VAC及VAD。接着，通过加工布线层116，将形成于核心区域CR及外围电路区域PR的布线层116与形成于壁区域WR的布线层116分断。此外，形成于核心区域CR及外围电路区域PR的布线层116被分断成多个部分。此外，将形成于切口区域KR及外周区域OR的一部分的布线层116去除。
之后，形成比布线层116靠Z2方向侧的构造。通过以上，形成存储器器件3。
1.3第1实施方式的效果
根据第1实施方式，能提高存储器器件3的良率。以下，对本效果进行说明。
导电体层101在布线层116侧的面具有从周围突出的突出部VX。突出部VX的膜厚与绝缘体层113大致相等。由此，在形成对应于布线层116的连接部VAB的孔时，无需加工绝缘体层113。也就是说，能将形成对应于布线层116的连接部VAB的孔时的加工量减少到与形成对应于连接部VAC的孔，及对应于连接部VAD的沟槽时的加工量相同程度。因此，即使统一形成对应于连接部VAB的孔、对应于连接部VAC的孔、及对应于连接部VAD的沟槽，也能抑制导电体130过度露出。
此外，将导电体层101a的包含突出部VX的部分的膜厚厚膜化到400纳米左右。由此，在加工对应于连接部VAB的孔时，存储器柱MP的端部露出，能抑制在与导电体层101的露出面间形成凹凸部分。因此，布线层116的成膜时，能抑制因在所述凹凸部分产生因势垒金属的成膜不充分的部位引起的铝(Al)扩散到存储器柱MP内。
此外，导电体层101a的不包含突出部VX的部分的膜厚明显比400纳米薄。由此，与加工膜厚同样为400纳米左右的半导体层的情况相比，能减少从形成对应于连接部VAC的孔，及对应于连接部VAD的沟槽的区域去除导电体层101时的加工量。由此，能缩短将形成对应于连接部VAC的孔，及对应于连接部VAD的沟槽的区域的导电体层101去除时的加工时间。
另外，这种突出部VX与突出部ACP同时形成。由此，能不追加步骤而提高存储器器件3的良率。
1.4第1实施方式的变化例
所述第1实施方式中，已对导电体层101作为包含突出部VX的连续膜形成的情况进行说明，但不限于此。例如，突出部VX也可以成为与导电体层101的其它部分不同膜质或不同材料的方式形成。以下，主要对与第1实施方式不同的构成及制造方法进行说明。对与第1实施方式相同的构成及制造方法适当省略说明。
1.4.1存储器器件的剖面构造
图20是表示第1实施方式的变化例的存储器器件的剖面构造的一例的剖视图。图20对应于第1实施方式的图5。
如图20所示，导电体层101不具有突出部VX。在导电体层101的Z2方向的上表面上，以与绝缘体层113大致相等的膜厚设置作为突出部VX发挥功能的导电体层101A。
导电体层101A也可为与如金属那样的导电体层101不同的材料。导电体层101A为与导电体层101不同材料的情况下，导电体层101A例如包含铜或钨。此外，导电体层101A也可为与导电体层101不同的膜质。导电体层101A为与导电体层101不同膜质的情况下，导电体层101A例如包含硅。导电体层101A所含的硅结晶的尺寸与导电体层101所含的硅结晶的尺寸不同。
因此，导电体层101与导电体层101A成为互不相同的材料或膜质的情况下，能看得见导电体层101与导电体层101A的边界。也就是说，导电体层101及101A是非连续膜。
同样，导电体层101_1不具有突出部ACP。在导电体层101_1的Z2方向的上表面上，以与绝缘体层113大致相等的膜厚设置作为突出部ACP发挥功能的导电体层101A_1。
导电体层101A_1也可为与如金属那样的导电体层101_1不同的材料。导电体层101A_1为与导电体层101_1不同材料的情况下，导电体层101A_1例如包含铜或钨。此外，导电体层101A_1也可为与导电体层101_1不同的膜质。导电体层101A_1为与导电体层101_1不同膜质的情况下，导电体层101A_1例如包含硅。导电体层101A_1所含的硅结晶的尺寸与导电体层101_1所含的硅结晶的尺寸不同。
因此，导电体层101_1与导电体层101A_1成为互不相同的材料或膜质的情况下，能看得见导电体层101_1与导电体层101A_1的边界。也就是说，导电体层101_1及101A_1是非连续膜。
1.4.2制造方法
图21及图22是表示第1实施方式的变化例的存储器器件的制造中途的剖面构造的一例的剖视图。图21及图22分别对应于第1实施方式的图12及图13。
首先，与第1实施方式同样，在半导体衬底150的Z1方向的上表面上，形成绝缘体层113。接着，通过加工绝缘体层113，在外周区域OR中形成对应于突出部ACP的沟槽，且在核心区域CR中形成对应于突出部VX的孔。
接着，如图21所示，例如通过使硅从半导体衬底150外延生长，而由导电体层101A嵌入形成于核心区域CR的孔，及形成于外周区域OR的沟槽。由此，形成突出部VX及ACP。
接着，如图22所示，在绝缘体层113及导电体层101A的Z1方向的上表面上，形成导电体层101a。如上所述，导电体层101A的膜厚与绝缘体层113的膜厚大致相等。因此，导电体层101a的Z1方向的上表面的平坦性即使是设置突出部VX的区域也不会受损。导电体层101a及导电体层101A的合计膜厚以成为规定膜厚H1的方式控制。
由于之后的制造方法与第1实施方式相同，所以省略说明。
1.4.3第1实施方式的变化例的效果
根据第1实施方式的变化例，导电体层101及101A是非连续膜。导电体层101A以与导电体层101相同的材料且不同的膜质构成的情况下，通过使硅从半导体衬底150外延生长而形成。由此，能抑制使导电体层101a成膜的面的凹凸。因此，在将导电体层101a成膜时能省略CMP。
2.第2实施方式
接着，对第2实施方式的存储器器件进行说明。第2实施方式中，与第1实施方式的不同点在于，在外围电路区域PR及壁区域WR也形成突出部。以下的说明中，主要对与第1实施方式不同的构成及制造方法进行说明。对与第1实施方式相同的构成及制造方法适当省略说明。
2.1存储器器件的剖面构造
图23是表示第2实施方式的存储器器件的剖面构造的一例的剖视图。图23对应于第1实施方式的图5。
如图23所示，第2实施方式的存储器器件3包含导电体层101B来取代导电体层101。导电体层101B在X方向及Y方向上延伸。设置在核心区域CR的导电体层101B作为源极线SL发挥功能。例如，导电体层101B包含硅作为半导体。核心区域CR中，在Z1方向的导电体层101B的上表面上，逐层交替积层着多个绝缘体层102与多个布线层103。
设置在核心区域CR的导电体层101B在沿Z方向观察时与存储器柱MP重叠的位置，具有在Z2方向上较厚的突出部VX。设置在外围电路区域PR的导电体层101B具有突出部VX2。设置在壁区域WR的导电体层101B具有突出部VX3。在Z2方向的导电体层101B的上表面上中除突出部VX、VX2及VX3以外的部分，积层绝缘体层113。突出部VX2及VX3的膜厚与突出部VX及绝缘体层113的膜厚大致相等。
图24是表示第2实施方式的存储器器件的核心区域与外围电路区域间的连接布线，及壁构造的平面布局的一例的俯视图。图24对应于第1实施方式的图6。图24中，以阴影线表示多个部件SLT、多个突出部VX、VX2及VX3、多个连接部VAB及VAC、多个外部连接垫部PAD、以及壁构造W1～W3。
如图24所示，在Z方向观察时，突出部VX2包围连接部VAC。在Z方向观察时，突出部VX3包围壁构造W1～W3及未图示的连接部VAD。另外，突出部VX3中位于壁构造W1～W3外侧的部分与位于内侧的部分分离。突出部VX3中位于壁构造W1～W3外侧的部分对应于导电体层101B_1。
2.2制造方法
图25～图28是表示第2实施方式的存储器器件的制造中途的剖面构造的一例的剖视图。图25～图28分别对应于第1实施方式的图11～图13及图16。
首先，如图25所示，在半导体衬底150的Z1方向的上表面上形成绝缘体层113。接着，通过加工绝缘体层113，统一形成核心区域CR中对应于突出部VX的孔、外围电路区域PR中对应于突出部VX2的孔、壁区域WR中对应于突出部VX3的沟槽、及外周区域OR中对应于突出部ACP的沟槽。对应于突出部VX及VX2的孔的径，以及对应于突出部VX3的沟槽的宽度比对应于突出部ACP的沟槽的宽度宽。
接着，如图26所示，例如通过CVD形成导电体层101Ba。此时，也嵌入对应于突出部VX及VX2的孔，以及对应于突出部VX3及ACP的沟槽。由此，形成突出部VX、VX2、VX3及ACP。突出部VX、VX2、VX3及ACP与半导体衬底150相接。如上所述，对应于突出部VX及VX2的孔的直径，以及对应于突出部VX3的沟槽的宽度相对于导电体层101Ba的膜厚充分大。因此，导电体层101Ba的Z1方向的上表面的平坦性在设置突出部VX、VX2及VX3的区域可能受损。
因此，如图27所示，导电体层101Ba以Z1方向的上表面成为平坦的方式加工。例如，通过CMP研磨导电体层101Ba，直到绝缘体层113露出为止，之后进一步将导电体层101Ba成膜。此外，例如也可通过遮蔽CMP，将导电体层101Ba研磨到绝缘体层113不露出的程度。任一情况下，包含导电体层101Ba的突出部VX部分的膜厚都以成规定膜厚H1的方式控制。
之后，通过与第1实施方式的图14相同的方法，形成存储器芯片100。并且，通过与第1实施方式的图15相同的方法，将存储器芯片100与电路芯片200贴合。
接着，如图28所示，将半导体衬底150从存储器芯片100去除后，以覆盖绝缘体层113以及突出部VX、VX2、VX3及ACP的方式，形成绝缘体层114。接着，通过加工绝缘体层114、以及包含绝缘体层121的导电体层101B，而统一形成外围电路区域PR中的孔，及壁区域WR中的沟槽。此外，外周区域OR及切口区域KR中，将比突出部ACP外周侧的部分去除。形成于外围电路区域PR的孔对应于形成连接部VAC的区域。形成于壁区域WR的沟槽对应于形成连接部VAD的区域。由此，因形成于外围电路区域PR的孔而多个导电体130露出，且因形成于壁区域WR的沟槽而导电体120_1～120_3露出。
由于之后的制造方法与第1实施方式相同，所以省略说明。
2.3第2实施方式的效果
根据第2实施方式，在导电体层101B及101B_1，在对应于连接部VAC及VAD的区域设置突出部VX2及VX3。突出部VX2及VX3的膜厚与绝缘体层113大致相等。由此，能将形成对应于连接部VAC的孔，及对应于连接部VAD的沟槽的区域中的绝缘体层113置换成硅。因此，能不加工绝缘体层113，而将导电体层101B从形成对应于连接部VAC的孔，及对应于连接部VAD的沟槽的区域去除。因此，能缩短加工处理所需的时间。
2.4第2实施方式的变化例
所述第2实施方式中，已对导电体层101B作为包含突出部VX的连续膜形成的情况进行说明，但不限于此。例如，突出部VX也可以成为与导电体层101B的其它部分不同膜质或不同材料的方式形成。以下，主要对与第2实施方式不同的构成及制造方法进行说明。对与第2实施方式相同的构成及制造方法适当省略说明。
2.4.1存储器器件的剖面构造
图29是表示第2实施方式的变化例的存储器器件的剖面构造的一例的剖视图。图29对应于第2实施方式的图23。
如图29所示，导电体层101B不具有突出部VX、VX2及VX3。在导电体层101B的Z2方向的上表面上，以与绝缘体层113大致相等的膜厚设置作为突出部VX、VX2及VX3发挥功能的导电体层101C。
导电体层101C也可为与如金属那样的导电体层101B不同的材料。导电体层101C为与导电体层101B不同材料的情况下，导电体层101C例如包含铜或钨。此外，导电体层101C也可为与导电体层101B不同的膜质。导电体层101C为与导电体层101B不同膜质的情况下，导电体层101C例如包含硅。导电体层101C所含的硅结晶的尺寸与导电体层101B所含的硅结晶的尺寸不同。
因此，导电体层101B与导电体层101C成为互不相同的材料或膜质的情况下，能看得见导电体层101B与导电体层101C的边界。也就是说，导电体层101B及101C是非连续膜。
同样，导电体层101B_1不具有突出部ACP。在导电体层101B_1的Z2方向的上表面上，以与绝缘体层113大致相等的膜厚设置作为突出部ACP发挥功能的导电体层101C_1。
导电体层101C_1也可为与如金属那样的导电体层101B_1不同的材料。导电体层101C_1为与导电体层101B_1不同材料的情况下，导电体层101C_1例如包含铜或钨。此外，导电体层101C_1也可为与导电体层101B_1不同的膜质。导电体层101C_1为与导电体层101B_1不同膜质的情况下，导电体层101C_1例如包含硅。导电体层101C_1所含的硅结晶的尺寸与导电体层101B_1所含的硅结晶的尺寸不同。
因此，导电体层101B_1与导电体层101C_1成为互不相同的材料或膜质的情况下，能看得见导电体层101B_1与导电体层101C_1的边界。也就是说，导电体层101B_1及101C_1是非连续膜。
2.4.2制造方法
图30及图31是表示第2实施方式的变化例的存储器器件的制造中途的剖面构造的一例的剖视图。图30及图31分别对应于第2实施方式的图26及图27。
首先，与第2实施方式同样，在半导体衬底150的Z1方向的上表面上，形成绝缘体层113。接着，通过加工绝缘体层113，统一形成核心区域CR中对应于突出部VX的孔、外围电路区域PR中对应于突出部VX2的孔、壁区域WR中对应于突出部VX3的沟槽、及外周区域OR中对应于突出部ACP的沟槽。
接着，如图30所示，例如通过使硅从半导体衬底150外延生长，而由导电体层101C嵌入形成于核心区域CR及外围电路区域PR的孔，以及形成于壁区域WR及外周区域OR的沟槽。导电体层101C的膜厚与绝缘体层113的膜厚大致相等。由此，形成突出部VX、VX2、VX3及ACP。
接着，如图31所示，在绝缘体层113及导电体层101C的Z1方向的上表面上，形成导电体层101Ba。如上所述，导电体层101C的膜厚与绝缘体层113的膜厚大致相等。因此，导电体层101Ba的Z1方向的上表面的平坦性在设置突出部VX、VX2及VX3的区域也不会受损。导电体层101Ba及导电体层101C的合计膜厚以成为规定膜厚H1的方式控制。
由于之后的制造方法与第2实施方式相同，所以省略说明。
2.4.3第2实施方式的变化例的效果
根据第2实施方式的变化例，导电体层101B及101C是非连续膜。导电体层101C以与导电体层101B相同的材料且不同的膜质构成的情况下，通过使硅从半导体衬底150外延生长而形成。由此，能抑制使导电体层101Ba成膜的面的凹凸。因此，在将导电体层101Ba成膜时，能省略CMP。
3.第3实施方式
接着，对第3实施方式的存储器器件进行说明。第3实施方式中，与第1实施方式的不同点在于，形成于核心区域CR的突出部以细微图案形成。以下的说明中，主要对与第1实施方式不同的构成及制造方法进行说明。对与第1实施方式相同的构成及制造方法适当省略说明。
3.1存储器器件的剖面构造
图32是表示第3实施方式的存储器器件的剖面构造的一例的剖视图。图33是表示第3实施方式的存储器器件的存储单元阵列的剖面构造的一例的剖视图。图34是表示第3实施方式的存储器器件的存储单元阵列中的突出部的形状的一例的沿图33的XXXIV-XXXIV线的剖视图。图32对应于第1实施方式的图5。图33对应于图32中包含突出部VX'的导电体层101D的部分的细节。
如图32所示，第3实施方式的存储器器件3包含导电体层101D来取代导电体层101。导电体层101D在X方向及Y方向上延伸。设置在核心区域CR的导电体层101D作为源极线SL发挥功能。例如，导电体层101D包含硅作为半导体。核心区域CR中，在Z1方向的导电体层101D的上表面上，逐层交替积层着多个绝缘体层102与多个布线层103。
如图33所示，设置在核心区域CR的导电体层101D例如包含3层导电体层101Da、101b、101c。在Z1方向的导电体层101Da的上表面上，设置导电体层101b。在Z1方向的导电体层101b的上表面上，设置导电体层101c。导电体层101b与存储器柱MP内的半导体膜141相接。
导电体层101Da在沿Z方向观察时与存储器柱MP重叠的位置，具有在Z2方向上较厚的突出部VX'。在Z2方向的导电体层101Da的上表面上中除突出部VX'以外的部分，积层绝缘体层113。突出部VX'的膜厚与绝缘体层113的膜厚大致相等，或比绝缘体层113的膜厚厚。突出部VX'的侧面具有宽度向Z2方向变窄的锥形状。因此，突出部VX'的膜厚比绝缘体层113的膜厚厚的情况下，突出部VX'的Z2方向的上表面的宽度的长度比与绝缘体层113的Z2方向的上表面一致的高度处的突出部VX'的宽度的长度短。
如图34所示，突出部VX'在Z方向观察时，具有格栅状的图案。突出部VX'的图案的宽度W是除导电体层101Da的突出部VX'以外的部分的膜厚H2的2倍以下(W≦2×H2)。膜厚H2例如为300纳米左右。突出部VX'的图案间的间距P长于宽度W(P＞W)。
3.2制造方法
图35～图38是表示第3实施方式的存储器器件的制造中途的剖面构造的一例的剖视图。图35～图38分别对应于第1实施方式的图11、图13、图18及图19。
首先，如图35所示，在半导体衬底150的Z1方向的上表面上，形成绝缘体层113。接着，通过加工绝缘体层113，统一形成核心区域CR中对应于突出部VX'的多个孔，及外周区域OR中对应于突出部ACP的沟槽。对应于突出部VX'的多个孔的直径例如可为与对应于突出部ACP的沟槽的宽度相同程度。
接着，如图36所示，例如通过CVD形成导电体层101Da。此时，也嵌入对应于突出部VX'的多个孔，及对应于突出部ACP的沟槽。由此，形成突出部VX'及ACP。导电体层101Da以包含突出部VX'的部分的膜厚成为规定膜厚H1的方式形成。此外，对应于突出部VX'的多个孔各自的直径例如为与除导电体层101Da的突出部VX'以外的部分的膜厚H2相同程度。因此，导电体层101Da的Z1方向的上表面的平坦性在设置突出部VX'的区域得到确保。
之后，通过与第1实施方式的图14相同的方法，形成存储器芯片100。并且，通过与第1实施方式的图15相同的方法，将存储器芯片100与电路芯片200贴合。通过与第1实施方式的图16相同的方法，在外围电路区域PR及壁区域WR中，将导电体层101Da、绝缘体层113及114的一部分去除。通过与第1实施方式的图17相同的方法，形成绝缘体层115。
接着，如图37所示，通过加工绝缘体层114及115，统一形成核心区域CR及外围电路区域PR中的孔，及壁区域WR中的沟槽。形成于核心区域CR的孔对应于形成连接部VAB的区域。形成于外围电路区域PR的孔对应于形成连接部VAC的区域。形成于壁区域WR的沟槽对应于形成连接部VAD的区域。由此，因形成于核心区域CR的孔而突出部VX'露出，因形成于外围电路区域PR的孔而多个导电体130露出，因形成于壁区域WR的沟槽而导电体120_1～120_3露出。
接着，如图38所示，在Z2方向的上表面上形成布线层116。形成于核心区域CR及外围电路区域PR的孔，以及形成于壁区域WR的沟槽由布线层116嵌入。由此，形成连接部VAB、VAC及VAD。接着，通过加工布线层116，将形成于核心区域CR及外围电路区域PR的布线层116与形成于壁区域WR的布线层116分断。此外，形成于核心区域CR及外围电路区域PR的布线层116被分断成多个部分。此外，将形成于切口区域KR及外周区域OR的一部分的布线层116去除。
之后，形成比布线层116靠Z2方向侧的构造。根据以上，形成存储器器件3。
3.3第3实施方式的效果
根据第3实施方式，突出部VX'在Z方向观察时，具有格栅状的图案。突出部VX'的图案的宽度W以成为除导电体层101Da的突出部VX'以外的部分的膜厚H2的2倍以下的方式形成。由此，将对应于突出部VX'的孔以导电体层101Da嵌入时，能不易在导电体层101Da的Z1方向的上表面形成凹凸。因此，在导电体层101Da的成膜步骤中，能省略CMP。
此外，突出部VX'的图案间的间距P长于宽度W。由此，通过在形成对应于连接部VAB的孔时露出的突出部VX'的凹凸，能抑制布线层116的势垒金属的覆盖率恶化。因此，能提高存储器器件3的良率。
3.4第3实施方式的变化例
所述第3实施方式中，已对突出部VX'为格栅状图案的情况进行说明，但不限于此。图39、图40及图41分别是表示第3实施方式的变化例的存储器器件的存储单元阵列中的突出部的形状的第1例、第2例及第3例的剖视图。
例如，突出部VX'如图39所示，也可为多个点状的图案。所述情况下，图案的宽度W对应于各点的直径。此外，图案间的间距P对应于相邻的点之间的长度。
此外，例如突出部VX'如图40所示，也可为多个线状的图案。所述情况下，图案的宽度W对应于各线的宽度。此外，图案间的间距P对应于相邻的线之间的长度。
此外，例如突出部VX'如图41所示，也可为各自以大致相同点为中心的多个环状图案。所述情况下，图案的宽度W对应于各环状图案的宽度。此外，图案间的间距P对应于相邻的各环状图案之间的长度。
任一情况下，宽度W都以成为除导电体层101Da的突出部VX'以外的部分的膜厚H2的2倍以下的方式设计。由此，在半导体衬底150上形成导电体层101Da时，能抑制在对应于突出部VX'的区域损害导电体层101Da的平坦性。此外，间距P以长于宽度W的方式设计。由此，通过形成对应于连接部VAB的孔时露出的突出部VX'的凹凸，能抑制布线层116的势垒金属的覆盖率恶化。
4.其它
所述第1实施方式、第2实施方式及第3实施方式中，已对统一形成连接部VAB、VAC及VAD时，绝缘体层115中在Z方向观察时内包在突出部VX的部分开口的情况进行说明，但不限于此。图42是表示其它变化例的存储器器件的剖面构造的一例的剖视图。例如如图42所示，形成连接部VAB、VAC及VAD时，绝缘体层115中设置在核心区域CR的部分全面开口。所述情况下，核心区域CR中，布线层116不论是与突出部VX相接的连接部VAB，还是不与突出部VX相接的部分，在Z方向上都能设置成相同高度。
已说明本发明的若干个实施方式，但这些实施方式是作为例子而提出的，不意在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，在不脱离发明主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或其变化包含在发明范围或主旨内，且包含在权利要求书所记载的发明及其均等的范围内。
[符号说明]
1 存储器系统
2 存储器控制器
3 存储器器件
10 存储单元阵列
11 指令寄存器
12 地址寄存器
13 序列发生器
14 驱动器模块
15 行译码器模块
16 读出放大器模块
100 存储器芯片
101、101A、101B、101C、101D 半导体层
102、111、112、113、114、115、117、118、121、212、213 绝缘体层
103、106、108、116、205、207、209 布线层
104、105、107、109、120、130、204、206、208、210 导电体
110、211 电极
119 表面保护层
140 核心膜
141 半导体膜
142 积层膜
143 隧道绝缘膜
144 电荷累积膜
145 阻挡绝缘膜
150、201 半导体衬底
200 电路芯片
202 栅极绝缘膜203栅极电极。

Claims (20)

1.一种存储器器件，具备：
第1导电体层；
第2导电体层，在第1区域内与所述第1导电体层在第1方向上排列；
多个第3导电体层，在相对于所述第2导电体层与所述第1导电体层为相反侧的所述第1区域内，在所述第1方向上互相隔开排列；
第1导电体，在所述第1方向延伸，在与所述第1区域不同的第2区域内，与所述多个第3导电体层的延长交叉；及
存储器柱，在所述第1方向延伸，与所述多个第3导电体层中的每一个交叉的部分作为存储单元发挥功能；且
所述第2导电体层包含：第1部分，在与所述第1方向交叉的平面内延伸，且与所述存储器柱的端部相接；及第2部分，在所述第1部分的所述第1导电体层侧的第1面上，以相对于所述第1部分突出的方式设置；
所述第1导电体层包含：与所述第2部分相接的所述第1区域内的第3部分；及与所述第1导电体的端部相接的所述第2区域内的第4部分。
2.根据权利要求1所述的存储器器件，其中
所述第1导电体层还包含相对于所述第3部分位于所述第2导电体层的相反侧的所述第1区域内的第5部分。
3.根据权利要求1所述的存储器器件，其中
所述第4部分位于比所述第3部分靠所述第1方向上的所述第2导电体层的所述第1部分侧。
4.根据权利要求1所述的存储器器件，其中
所述第2部分在所述第1方向观察时，设置在与所述存储器柱重叠的位置。
5.根据权利要求1所述的存储器器件，其中
在所述第1方向观察时所述第2部分的区域包含在所述第1方向观察时所述第3部分的区域。
6.根据权利要求3所述的存储器器件，其中
所述第1导电体的所述端部位于比所述第1面的延长靠所述第1方向上的所述多个第3导电体层侧。
7.根据权利要求1所述的存储器器件，其中
所述第2导电体层还包含第6部分，所述第6部分在所述第1面上以相对于第1部分突出的方式设置，且与所述第2部分不同；
所述第6部分从所述第1方向观察时，包围所述第4部分。
8.根据权利要求1所述的存储器器件，还具备：
第2导电体，在所述第1方向延伸，与所述多个第3导电体层的延长交叉；及
第4导电体层，在与所述第1导电体层同层与所述第1导电体层隔开设置；且
所述第4导电体层包含：与所述第2导电体的端部相接的第7部分；及相对于所述第7部分位于所述第1方向上的所述第2导电体的相反侧的第8部分。
9.根据权利要求8所述的存储器器件，其中
所述第2导电体的所述端部位于比所述第1面的延长靠所述第1方向上的所述多个第3导电体层侧。
10.根据权利要求8所述的存储器器件，其中
所述第2导电体在所述第1方向观察时，包围所述第1导电体层、所述第2导电体层、所述多个第3导电体层及所述存储器柱。
11.根据权利要求8所述的存储器器件，还具备：
第5导电体层，设置在与所述第2导电体层同层，且在所述第1方向观察时，包围所述第2导电体；
所述第5导电体层包含：第9部分，位于与所述第2导电体层的所述第1部分同层；及第10部分，在所述第1方向上的所述第9部分的所述第1导电体层侧的第2面上，以相对于所述第9部分突出的方式设置；
所述第5导电体层的所述第10部分的所述第1方向的厚度与所述第2导电体层的所述第2部分的所述第1方向的厚度大致相等。
12.根据权利要求11所述的存储器器件，
其中所述第5导电体层的所述第9部分包含：
绝缘体子层；及
第1导电体子层及第2导电体子层，隔着所述绝缘体子层在第1方向上排列；且
所述第1导电体子层及所述第2导电体子层通过所述绝缘体子层互相连接。
13.根据权利要求1所述的存储器器件，其中
所述存储器柱包含在所述第1方向延伸的半导体膜，
所述第2导电体层的所述第1部分包含：
第3导电体子层，与所述半导体膜相接；
第4导电体子层，设置在所述第3导电体子层与所述第2导电体层的所述第2部分之间；及
第5导电体子层，在与所述第4导电体子层之间夹着所述第3导电体子层。
14.根据权利要求13所述的存储器器件，其中
所述第2导电体层的所述第2部分在所述第1方向观察时，各自具有第1宽度，具有互相隔开第1间距排列的图案形状，
所述第1宽度为所述第4导电体子层的厚度的2倍以下。
15.根据权利要求14所述的存储器器件，其中
所述第1间距长于所述第1宽度。
16.根据权利要求1所述的存储器器件，其中
所述第2导电体层的所述第1部分包含半导体。
17.根据权利要求1所述的存储器器件，其中
所述第2导电体层的所述第1部分及所述第2部分是连续膜。
18.根据权利要求1所述的存储器器件，其中
所述第2导电体层的所述第1部分及所述第2部分是非连续膜。
19.根据权利要求1所述的存储器器件，其中
所述第1导电体层在所述第1面内的第2方向延伸，且所述存储器器件还具备：
在所述第1面内与所述第2方向交叉的第3方向延伸，将所述多个第3导电体层分断的部件。
20.根据权利要求1所述的存储器器件，还具备：
第1芯片，包含第1电极；及
第2芯片，包含与所述第1电极相接的第2电极；且
所述第1芯片还包含所述第1导电体层、所述第2导电体层、所述多个第3导电体层及所述存储器柱，
所述存储器柱位于所述第2导电体与所述第1电极之间。
CN202311785989.7A 2023-01-13 2023-12-22 存储器器件 Pending CN118354607A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2023004015A JP2024100200A (ja) 2023-01-13 2023-01-13 メモリデバイス
JP2023-004015 2023-01-13

Publications (1)

Publication Number Publication Date
CN118354607A true CN118354607A (zh) 2024-07-16

Family

ID=91819942

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311785989.7A Pending CN118354607A (zh) 2023-01-13 2023-12-22 存储器器件

Country Status (3)

Country Link
US (1) US20240244852A1 (zh)
JP (1) JP2024100200A (zh)
CN (1) CN118354607A (zh)

Also Published As

Publication number Publication date
US20240244852A1 (en) 2024-07-18
TW202429992A (zh) 2024-07-16
JP2024100200A (ja) 2024-07-26

Similar Documents

Publication Publication Date Title
US12199032B2 (en) Semiconductor memory device with three-dimensionally stacked memory cells having improved yield
TWI707458B (zh) 半導體記憶體裝置
CN112242401B (zh) 半导体存储装置
TWI714211B (zh) 半導體記憶裝置
TWI768665B (zh) 半導體記憶裝置
TWI776477B (zh) 半導體記憶裝置
TWI877935B (zh) 記憶體裝置
TW202312457A (zh) 半導體記憶裝置
CN118354607A (zh) 存储器器件
TWI834241B (zh) 記憶裝置
TWI849725B (zh) 半導體裝置及半導體裝置之製造方法
US20240188310A1 (en) Semiconductor memory device
CN220606443U (zh) 存储器件
TWI855679B (zh) 記憶裝置
JP2020126888A (ja) 半導体記憶装置
TWI859863B (zh) 半導體記憶裝置
US20230088551A1 (en) Semiconductor memory device and manufacturing method thereof
US20240304576A1 (en) Semiconductor device
JP2024164650A (ja) メモリデバイス
JP2023043646A (ja) メモリデバイス
CN116801630A (zh) 半导体存储装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination