CN118248187A - 存储器、驱动方法、存储系统及电子设备 - Google Patents

Abstract

本公开提供了一种存储器、驱动方法、存储系统及电子设备。该存储器包括外围电路和存储阵列。存储阵列包括字线。外围电路包括驱动器、中继器和放电电路，放电电路用于对字线进行放电。通过在该存储器的外围电路中设置中继器以减少了对放电电路进行驱动所需的布局金属线长，进而减少了对放电电路进行驱动的驱动响应时间以及放电时长。同时，当放电电路为采用晶体管的结构时，放电时间越长，则晶体管处于热载流子注入效应状态的时间也越长，这将导致放电电路的使用寿命降低，进而导致存储器的使用寿命大大降低。通过减少放电电路的放电时长，还可相对延长存储器的使用寿命。

Description

存储器、驱动方法、存储系统及电子设备

技术领域

本公开涉及半导体芯片存储技术领域，尤其涉及一种存储器、驱动方法、存储系统及电子设备。

背景技术

存储器中设置有外围电路和存储阵列，存储阵列中包括多条字线(wordline，简称为WL)，每条字线上耦合有存储单元，通过对存储阵列中的存储单元进行编程操作，可实现读取数据、写入数据以及刷新数据等操作。

一种存储器的应用方式为：在进行编程操作前，通过外围电路对字线进行预充电(precharge)。而在完成编程操作后，对字线进行放电(discharge)。但该放电操作存在放电速度过慢的问题。

发明内容

本公开的实施例提供一种存储器、驱动方法、存储系统及电子设备，旨在解决存储器的存储阵列中的字线放电速度慢的问题。

为达到上述目的，本公开的实施例采用如下技术方案：

第一方面，提供一种存储器。该存储器包括存储阵列和外围电路。该存储阵列包括存储阵列块，每个存储阵列块包括多条字线、多条位线(bitline，简称为BL)和多个存储单元(cell)。该外围电路包括行地址译码电路、多个放电电路、多个充电电路、驱动器、中继器、列地址译码电路、读出放大器。行地址译码电路分别与充电电路和驱动器耦合，驱动器与中继器耦合，中继器与放电电路耦合；每个放电电路和每个充电电路分别与存储阵列块中对应的字线耦合。列地址译码电路和读出放大器分别与位线耦合。

在本公开的上述实施例中，中继器接收驱动器输出的第一控制信号，并受控于第一控制信号向放电电路输出第二控制信号，由第二控制信号控制放电电路对字线进行放电。在本公开的实施例中，驱动器不再直接对放电电路进行直接驱动，第一控制信号用于触发中继器，然后由触发的中继器再对放电电路进行驱动。在这种实施方式下，对驱动器的驱动能力的要求降低。同时，驱动器输出第一控制信号到中继器后，第一控制信号经过了一定长度的布局金属线达到中继器，此时经过中继器输出的第二控制信号只需要经过剩下一段距离的布局金属线即可到达放电电路并对放电电路进行驱动。因布局金属线存在一定负载，故布局金属线的长度越长，对所传输的控制信号造成的损耗也会越大。相比于驱动器输出第一控制信号至放电电路，并以第一控制信号驱动放电电路的方式，在采用中继器输出第二控制信号来驱动放电电路的方式中，因中继器距离放电电路更近，第二控制信号经过布局金属线传输的距离更短，则布局金属线对第二控制信号的损耗更低，从而提高了放电电路受驱动正常进行放电工作的速度。除此以外，由于增加了中继器，在实际的芯片走线布局设计中，可以根据驱动器和中继器的位置设计第一控制信号所经过的布局金属线，以及根据中继器和放电电路的位置设计第二控制信号所经过的布局金属线，因此相比于直接通过驱动器输出第一控制信号到放电电路的应用方式中，根据驱动器和放电电路的较大距离设计第一控制信号所经过的布局金属线的方案，本公开实施例中的布局金属线的设计更加简便，第二控制信号所经过的布局金属线可以设计得短一些，进而再一步地提高了放电电路的放电速度。

在一些实施例中，中继器包括第一晶体管和第一电压端；第一晶体管的栅极与中继器的受控端耦合；第一晶体管的第一极与第一电压端耦合；第一电压端用于输入第二控制信号；第一晶体管的第二极与中继器的输出端耦合。

在本公开的上述实施例中，驱动器向中继器的受控端输出第一控制信号，第一控制信号使得第一晶体管导通。第一晶体管的第一极耦合至第一电压端，以输入第二控制信号，导通后的第一晶体管将第一极输入的第二控制信号通过第二晶体管的第二极输出至中继器的输出端，并从中继器的输出端输出至放电电路的受控端，以控制放电电路通过放电端对字线进行放电。

在一些实施例中，中继器还包括中继器选择晶体管；中继器选择晶体管的第一极与第一电压端耦合；中继器选择晶体管的第二极与第一晶体管的第一极耦合；第一晶体管的第一极用于通过中继器选择晶体管与第一电压端耦合。

在本公开的上述实施例中，中继器选择信号可以有不同的电平，例如当中继器选择信号为高电平时，通过中继器选择信号控制中继器选择晶体管导通，使得对应的中继器内的所有第一晶体管向放电电路输出第二控制信号至放电电路；或者，例如当中继器选择信号为低电平时，通过中继器选择信号控制中继器选择晶体管关断，使得对应的中继器内的所有第一晶体管停止向放电电路输出第二控制信号，并向放电电路输出第三控制信号。由于中继器与相应的存储阵列块对应，因此可以通过控制该中继器实现对存储阵列块的选择。

在一些实施例中，中继器还包括第二晶体管和第二电压端；第二晶体管的栅极与中继器的受控端耦合；第二晶体管的第一极与第二电压端耦合；第二电压端用于输入第三控制信号；第二晶体管的第二极与中继器的输出端耦合。

在本公开的上述实施例中，通过第二晶体管可以输出第三控制信号，通过第三控制信号来控制放电电路不对字线进行放电。

在一些实施例中，驱动器包括受控端、级联的多个反相器；驱动器的受控端用于输入驱动控制信号；级联的多个反相器中的第一级反相器的受控端与驱动器的受控端耦合；级联的多个反相器中最后一级反相器的输出端与驱动器的输出端耦合。

在本公开的上述实施例中，通过多个反相器对输入的驱动控制信号进行多次反相处理，得到第一控制信号并输出至对应的中继器。在这个过程中，多个反相器的具体数量可以根据实际应用中驱动控制信号和第一控制信号的电平适应性调整。

在一些实施例中，驱动器还包括第三电压端和第四电压端；第三电压端用于输入第一电压信号；第四电压端用于输入第二电压信号；多个反相器中的任一反相器包括第一反相电路；第一反相电路包括第三晶体管和第四晶体管；第三晶体管的第一极与第三电压端耦合；第四晶体管的第一极与第四电压端耦合；第三晶体管的栅极与第四晶体管的栅极耦合后共同作为第一反相电路的受控端；第三晶体管的第二极与第四晶体管的第二极耦合后共同作为第一反相电路的输出端。

在本公开的上述实施例中，通过第三晶体管和第四晶体管构成一个第一反相电路。其中，第三晶体管和第四晶体管中的一个晶体管为P型金属-氧化物-半导体(P-Metal-Oxide-Semiconductor，简称为PMOS)，另一个晶体管为N型金属-氧化物-半导体(N-Metal-Oxide-Semiconductor，简称为NMOS)。两个晶体管的栅极共同作为第一反相电路的受控端，且两个晶体管的第二极共同作为第一反相电路的输出端，以第三晶体管为PMOS晶体管，第四晶体管为NMOS管为例，第三晶体管的第一极用于输入第一电压信号(例如为高电平)。第四晶体管(NMOS晶体管)的第一极用于输入第二电压信号(例如为低电平)。这样，当一个反相器的受控端输入低电平时，第三晶体管导通，第四晶体管关断，该反相器的输出端通过第三晶体管的第二极输出第一电压信号到下一级的反相器，从而实现了输入信号到输出信号的反相。同理，下一级的反相器的受控端输入第一电压信号后，栅极输入高电平的情况下，下一级的反相器中第三晶体管关断，而第四晶体管导通，则下一级的反相器通过第四晶体管的第二极输出第二电压信号，以实现输入第一电压信号到输出第二电压信号的反相。

在一些实施例中，任一反相器还包括第二反相电路；第二反相电路包括第五晶体管和第六晶体管；第五晶体管的第一极与第三电压端耦合；第六晶体管的第一极与第四电压端耦合；第五晶体管的栅极与第六晶体管的栅极耦合后共同作为第二反相电路的受控端；第五晶体管的第二极与第六晶体管的第二极耦合后共同作为第二反相电路的输出端；第二反相电路的输出端与对应的反相器中的第一反相电路的受控端耦合；第二反相电路的受控端与对应的反相器中的第一反相电路的输出端耦合。

在本公开的上述实施例中，通过设置第二反相电路，可以使得第一反相电路的输出更稳定，从而可以使得驱动器的输出也更加稳定。

在一些实施例中，存储器包括行地址译码电路；行地址译码电路与驱动器的选通端耦合；行地址译码电路，用于向驱动器的选通端输出地址选择信号；地址选择信号用于控制驱动器停止向中继器输出第一控制信号。

在本公开的上述实施例中，驱动器可以设置多个，分别耦合不同行地址的字线。通过行地址译码电路输出地址选择信号，以地址选择信号来控制相应的驱动器停止向中继器输出第一控制信号。这样，当某一中继器停止输出第一控制信号后，与该中继器耦合的放电电路也无法对所耦合的字线进行放电。

在一些实施例中，驱动器还包括地址选择开关管；地址选择开关管的栅极通过驱动器的选通端与行地址译码电路耦合；地址选择开关管的第一极耦合至多个反相器中的任一反相器；地址选择信号用于控制地址选择开关管导通或关闭。

在本公开的上述实施例中，需要多个级联的反相器共同作用，才能生成第一控制信号，当其中任一反相器不能在对应的控制逻辑下工作时，都无法生成第一控制信号。基于此，可以将地址选择开关管耦合在多个反相器中的任一反相器上，然后由行地址译码电路输出地址选择信号到地址选择开关管，通过地址选择信号来控制对应的地址选择开关管是否导通。

在一些实施方式中，对于级联的多个反相器，最后一级的反相器的晶体管尺寸大于前级的反相器。

在本公开的上述实施例中，驱动器中最后一级的反相器需要用于对中继器进行控制，因此可以适应性将反相器中的晶体管的尺寸设置的大一些，以提高第一控制信号的驱动能力。

在一些实施例中，放电电路包括第七晶体管；第七晶体管的第一极与字线耦合；第七晶体管的第二极为放电电压端；放电电压端用于连接放电电压；第七晶体管的栅极用于输入第二控制信号。

在本公开的上述实施例中，第七晶体管的作用是作为一个开关管，当该开关管导通时，字线与放电电压端导通，通过放电电压端的放电电压拉低对应的字线的电压。当选用不同类型的晶体管作为第七晶体管，对应的，第二控制信号用于导通该第七晶体管的电平也不同。进一步的，根据实际用于导通该第七晶体管的第二控制信号的不同电平，可适应在驱动器方面设置相应电平的驱动控制信号和第一控制信号等。

在一些实施例中，充电电路的输出端与字线耦合；充电电路用于输入充电控制信号；充电控制信号用于控制充电电路向字线输出充电电压。

在本公开的上述实施例中，还可以通过充电控制信号来控制充电电路对字线进行充电。

在一些实施例中，充电电路包括第八晶体管和第九晶体管。第八晶体管的第一极用于输入第一电压信号；第九晶体管的第一极用于输入第二电压信号；第八晶体管的栅极与第九晶体管的栅极耦合后共同作为充电电路的受控端；第八晶体管的第二极与第九晶体管的第二极耦合后共同作为充电电路的输出端，充电电路的输出端与对应的字线耦合。第一电压信号的电压值大于第二电压信号的电压值。

在本公开的上述实施例中，通过导通的第八晶体管向对应的字线输出具有一定正电压值的第一电压信号，即可拉高该字线的电压，以完成对字线的充电。

在一些实施例中，存储单元可以为包括场效应管和电容的存储单元、包括半浮栅晶体管的存储单元或者包括浮栅晶体管的存储单元等。

在一些实施例中，外围电路还包括列地址译码电路和多个读出放大器(senseamplifier，简称为SA)，列地址译码电路和每个读出放大器的输入端都与对应的位线耦合。

在本公开的上述实施例中，列地址译码电路用于选择对应的位线，以对耦合于所选的位线上且还耦合于所选字线上的全部或部分存储单元进行编程操作。读出放大器用于比较耦合位线上与所选字线相对应的存储单元输出的电压值，并输出用于指示比较结果的读出信号。

第二方面，提供一种驱动方法，用于存储器；该存储器包括驱动器、中继器、放电电路和存储阵列；存储阵列包括多个存储阵列块；放电电路与存储阵列块中的字线耦合；该方法包括：控制驱动器向中继器输出第一控制信号；根据第一控制信号控制中继器向放电电路输出第二控制信号。

在一些实施例中，中继器包括第一晶体管；根据第一控制信号控制中继器向放电电路输出第二控制信号，包括：根据第一控制信号控制第一晶体管的第一极与第二极导通后，将第一晶体管的第一极输入的第二控制信号自第一晶体管的第二极输出至放电电路。

在一些实施例中，中继器还包括中继器选择晶体管；该方法还包括：根据中继器选择信号控制中继器选择晶体管的第一极和第二极导通后，将中继器选择晶体管的第一极输入的第二控制信号自中继器选择晶体管的第二极输出至第一晶体管的第一极。

在一些实施例中，控制驱动器向中继器输出第一控制信号，包括：根据驱动控制信号控制驱动器向中继器输出第一控制信号。

在一些实施例中，该方法还包括：根据字线的字线地址，控制驱动器停止向中继器输出第一控制信号。

在一些实施例中，放电电路包括第七晶体管；第七晶体管的第一极与字线耦合；该方法还包括：根据第二控制信号控制第七晶体管的第一极与第二极导通后，将字线的电压通过导通的第七晶体管的第一极与第二极进行放电。

在一些实施例中，存储器还包括充电电路；该方法还包括：根据充电控制信号控制充电电路向字线输出充电电压。

第三方面，提供一种存储系统，包括：如上的存储器，以及控制器，该控制器耦合至存储器，以控制存储器存储数据。

在一些实施例中，存储器包括外围电路和存储阵列。该存储阵列为二维阵列。该存储阵列和外围电路在同一晶圆上加工而成。

在一些实施例中，存储器包括外围电路和存储阵列。该存储阵列为三维存储阵列。该存储阵列在第一晶圆上加工而成；该外围电路在第二晶圆上加工而成。

第四方面，提供一种电子设备，该电子设备包括如上的存储系统和处理器。

可以理解地，本公开的上述实施例提供的驱动方法、存储系统及电子设备，其所能达到的有益效果可参考上文中存储器的有益效果，此处不再赘述。

附图说明

为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。

图1为根据一些实施例的一种存储器的模块示意图；

图2为根据一些实施例的一种存储阵列的模块示意图；

图3为根据一些实施例的一种存储阵列的二维示意图；

图4为根据一些实施例的一种存储阵列的三维示意图；

图5为根据一些实施例的一种外围电路与存储阵列块的模块示意图；

图6为根据一些实施例的又一种外围电路与存储阵列块的模块示意图；

图7为根据一些实施例的又一种外围电路与存储阵列块的模块示意图；

图8为根据一些实施例的又一种外围电路与存储阵列块的模块示意图；

图9为根据一些实施例的一种外围电路的模块示意图；

图10为根据一些实施例的又一种外围电路的模块示意图；

图11为根据一些实施例的又一种外围电路的模块示意图；

图12为根据一些实施例的又一种外围电路的模块示意图；

图13为根据一些实施例的又一种外围电路的模块示意图；

图14为根据一些实施例的又一种外围电路的模块示意图；

图15为根据一些实施例的又一种外围电路的模块示意图；

图16为根据一些实施例的又一种外围电路的模块示意图；

图17为根据一些实施例的一种外围电路的芯片布局示意图；

图18为根据一些实施例的一种驱动方法的流程示意图；

图19为根据一些实施例的一种第七晶体管的热载流子注入效应持续时间示意图；

图20为根据一些实施例的又一种第七晶体管的热载流子注入效应持续时间示意图；

图21为根据一些实施例的一种存储系统的模块示意图；

图22为根据一些实施例的又一种存储系统的模块示意图；

图23为根据一些实施例的一种电子设备的模块示意图。

具体实施方式

下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。

在本公开的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。

除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。

以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在描述一些实施例时，可能使用了“耦合”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦合”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦合”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。

“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。

“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。

本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。

另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。

本公开的实施例提供了一种存储器，如图1所示，该存储器1包括存储阵列2和外围电路3。存储阵列2与外围电路3耦合。该存储阵列2用于存储数据。该外围电路3用于读取该存储阵列2中存储的数据、向存储阵列2中写入数据、或者刷新存储阵列2中存储的数据等。

示例性地，如图2所示，存储阵列2包括多个存储阵列块(block)21。每个存储阵列块21中都包括多条字线211、多条位线212和多个存储单元(cell)213。其中，每个存储单元213分别耦合一条字线(wordline，简称为WL)211以及一条位线(bitline，简称为BL)212。

可选地，一个存储阵列块21可以包括832条字线211，当然也可以包括其他数量的字线211。

在一些可能的实施方式中，如图3所示，存储阵列2为二维存储阵列。

示例性地，当存储阵列2为二维存储阵列时，每个存储阵列2对应耦合一个外围电路3。此时该存储器1可基于一个晶圆(wafer)进行加工，通过刻蚀、切片等加工操作而成。可选地。一个存储器1中包括有至少一个存储阵列2和至少一个外围电路3。

在一些可能的实施方式中，如图4所示，存储阵列2可以为三维存储阵列。

示例性地，当存储阵列2为三维存储阵列时，此时存储器1可基于第一晶圆和第二晶圆进行加工，通过刻蚀、切片等加工操作，从第一晶圆上加工生成存储阵列2，从第二晶圆上加工生成外围电路3。其中，存储阵列2和外围电路3之间键合(bonding)连接(键合连接又可称为电连接，或者绑定连接)。

在本公开的下文实施例中，都以存储阵列2中的字线211按照行进行分布，位线212按照列进行分布进行说明。但在实际应用中，字线211也可按照列进行分布，位线212按照行进行分布。

在一些可能的实施方式中，如图5所示，外围电路3包括行地址译码电路31、多个放电电路32、多个充电电路33以及驱动器34。行地址译码电路31分别与充电电路33的受控端EN4和驱动器34的受控端EN1耦合，驱动器34的输出端OUT1与放电电路32的受控端EN3耦合；放电电路32的放电端DIS3和充电电路33的输出端OUT4分别与存储阵列块21中的字线211耦合。

示例性地，在对该字线211上的存储单元213进行编程前，行地址译码电路31控制充电电路33通过输出端OUT4对字线211进行预充电。在预充电结束后，对该字线211上需要编程的存储单元213进行编程操作。在对该字线211上的存储单元213编程结束后，行地址译码电路31向驱动器34的受控端EN1输出驱动控制信号，控制驱动器34通过输出端OUT1向放电电路32的受控端EN3输出第一控制信号，通过第一控制信号来驱动放电电路32通过放电端DIS3对该字线211进行放电。

在本公开的实施例中，因存储阵列块21中包括多条字线211，且每条字线211都需要对应设置一个放电电路32，则需要驱动器34通过第一控制信号同时对多个放电电路32进行驱动，这对驱动器34输出的第一控制信号的驱动能力有着较高的要求。其中，驱动能力是指带负载能力的大小，影响因素是后级器件的负载大小，表现形式主要有电压要求的大小、或者电流要求的大小等。以电压要求为例，若后级器件正常工作所需电压为3V，则本级器件的驱动能力是指：本级器件输出的电压满足在搭接上后级器件后，在后级器件的负载影响下，电压仍保持稳定或者电压不会因后级器件的负载而降低到3V以下。以电流要求为例，若后级器件正常工作所需电流为3A，则本级器件的驱动能力：是指本级器件输出的电流满足在搭接上后级器件后，在后级器件的负载影响下，电流仍保持稳定或者电流不会因后级器件的负载而降低到3A以下。当第一控制信号的驱动能力越小时，则需要更长的时间，才能将电压提升到放电电路32正常工作所需的程度(即需要更长的驱动响应时间)。而在存储器1实际的芯片设计布局中，存储阵列2中的字线211和存储单元213等往往紧密布局，而且外围电路3按照存储阵列2进行设计布局。在实际的芯片设计布局下，驱动器34的输出端OUT1与放电电路32的受控端EN3之间通过布局金属线(routing metal line)实现耦合，而该布局金属线并非如电路原理图中那样采用为直线的布局金属线直接实现驱动器34和放电电路32的耦合，而是根据驱动器34和放电电路32在芯片上的紧密布局设置环绕复杂的布局金属线。通常，驱动器34与放电电路32存在一定距离，两者之间的布局金属线也较长。在这种情况下，因放电电路32的数量较多，这对驱动器34输出至放电电路32的第一控制信号具有一定的驱动能力要求。而第一控制信号在经过一定长度的布局金属线的传输到达放电电路32的过程中，因布局金属线具有一定负载，会对第一控制信号造成一定的损耗，且这种损耗会随着布局金属线的长度的增加而增加，因此使得第一控制信号到达放电电路32后仍需要一定时间才能达到可以驱动放电电路32快速工作的程度，因而在通过驱动器34输出第一控制信号来驱动放电电路32，直至放电电路32对字线放电完成的过程中，需要较长的放电时间。

为了减少放电电路32的放电时间，本公开的实施例还提供了一种外围电路3，如图6所示，外围电路3包括行地址译码电路31、放电电路32、充电电路33、驱动器34和中继器35。行地址译码电路31分别与充电电路33的受控端EN4和驱动器34的受控端EN1耦合，驱动器34的输出端OUT1与中继器35的受控端EN2耦合，中继器35的输出端OUT2与放电电路32的受控端EN3耦合；放电电路32的放电端DIS3和充电电路33的输出端OUT4分别与存储阵列块21中的字线211耦合。

示例性地，在对该字线211上的存储单元213进行编程前，行地址译码电路31控制充电电路33对字线211进行预充电。在预充电结束后，对该字线211上所需要编程的存储单元213进行编程操作。在对该字线211上的存储单元213编程结束后，行地址译码电路31向驱动器34输出驱动控制信号，控制驱动器34向中继器35输出第一控制信号，中继器35根据接收到的第一控制信号，向放电电路32的受控端EN3输出第二控制信号，通过第二控制信号来驱动放电电路32对预充电后的该字线211进行放电。

在本公开的实施例中，驱动器34不再直接对放电电路32进行直接驱动，第一控制信号用于触发中继器35，然后由触发的中继器35再对放电电路32进行驱动。在这种实施方式下，对驱动器34的驱动能力的要求降低。同时，驱动器34输出第一控制信号到中继器35后，第一控制信号经过了一定长度的布局金属线到达中继器35，此时由第一控制信号控制中继器35输出的第二控制信号只需要经过剩下一段距离的布局金属线即可到达放电电路32并对放电电路32进行驱动。在这个过程中，实际用于对放电电路32进行驱动的第二控制信号需要经过传输的布局金属线的长度减少，提高了放电电路32受驱动正常进行放电工作的速度。除此以外，在图5所示的结构中，根据驱动器34和放电电路32较大的距离设计第一控制信号所经过的布局金属线，驱动器34与放电电路32之间的布局金属线需要考虑的因素较多，线路布局也更加复杂。图6所示的结构下，由于增加了中继器35，因此在实际的芯片走线布局设计中，可以根据驱动器34和中继器35的位置设计第一控制信号所经过的布局金属线，以及根据中继器35和放电电路32的位置设计第二控制信号所经过的布局金属线，布局金属线的设计更加简便。其中，在驱动器34与中继器35之间具有一定距离的情况下，中继器35与放电电路32之间的距离相对于驱动器34与放电电路32之间的距离也有所缩短。因中继器35与放电电路32之间的距离更短，则在设计布局金属线时需要考虑的布局因素也更少，这样第二控制信号所经过的布局金属线可设计得短一些，进而再一步地提高了放电电路32的放电速度。

在一些可能的实施方式中，一个存储阵列2中可包括多个存储体(bank)，每个存储体(bank)中可包括多个存储阵列块(block)21，驱动器34的数量可根据存储体(bank)的数量对应设置，如为存储体(bank)数量的一倍或两倍等。中继器35的数量可根据一个存储阵列块21的数量对应设置，如为存储阵列块21数量的一倍或两倍等。放电电路32的数量和充电电路33的数量可与存储阵列2中的字线211的数量对应，例如，每条字线211对应耦合一个放电电路32和一个充电电路33。

示例性地，如图7所示，对于存储阵列2中的一个存储阵列块21，在外围电路3中，可对应设置一个行地址译码电路31、两个驱动器34、两个中继器35，以及与字线211数量对应的放电电路32和充电电路33。每个存储阵列块21对应两个中继器35，两个中继器35可分为奇数行地址的中继器35和偶数行地址的中继器35。其中，奇数行地址的中继器35的输出端OUT2与奇数行地址的放电电路32的受控端EN3耦合，该奇数行地址的放电电路32是指：与该存储阵列块21中奇数行地址的字线211耦合的多个放电电路32。偶数行地址的中继器35的输出端OUT2与偶数行地址的放电电路32的受控端EN3耦合，该偶数行地址的放电电路32是指：与该存储阵列块21中偶数行地址的字线211耦合的多个放电电路32。图中，WL_xx是指字线211的行地址，其中WL为字线的简称，xx用于说明对应字线211的行地址。例如，WL_00代表行地址为00的偶数行地址的字线211，WL_01代表行地址为01的奇数行地址的字线211等。

在本公开的实施例中，因字线211根据行地址进行划分，则奇数行地址的字线211和偶数行地址的字线211在实际的布局中，为间隔设置的字线211。通过为间隔的字线211设置不同的驱动器34，两者独立驱动，可降低间隔的字线211之间的电压干扰，且也更方便于编程控制。

示例性地，上述按照奇数行地址和偶数行地址对存储阵列2中的字线211进行划分，并对应设置不同的驱动器34等的方式仅为一种实施方式举例。在实际的应用中，也可以对存储阵列2中的字线211按照地址区域等进行划分，然后以不同的驱动器34对应不同地址区域的字线211。

在一些可能的实施方式中，如图8所示，驱动器34包括受控端EN1、级联的多个反相器(inverter)INV。驱动器34通过受控端EN1与行地址译码电路31耦合，以输入驱动控制信号。级联的多个反相器INV中第一级的反相器INV-1的受控端与驱动器34的受控端EN1耦合；级联的多个反相器INV中最后一级的反相器INV-N的输出端与中继器35的受控端EN2耦合，其中附图标记INV-N末尾的N代表级联的反相器INV的数量。

可选地，多个反相器INV的数量可以为2个、3个、4个、或者5个等。例如，在图9中，驱动器34中示出了4个反相器INV-1至INV-4，反相器INV-1的受控端与驱动器34的受控端EN1耦合，用于通过驱动器34的受控端EN1输入驱动控制信号；反相器INV-1的输出端与反相器INV-2的受控端耦合；反相器INV-2的输出端与反相器INV-3的受控端耦合；反相器INV-3的输出端与反相器INV-4的受控端耦合；反相器INV-4的输出端与驱动器34的输出端OUT1耦合，并通过驱动器34的输出端OUT1耦合至中继器35。

在本公开的实施例中，通过多个反相器INV对输入的驱动控制信号进行多次反相处理，得到第一控制信号并输出至对应的中继器35。在这个过程中，多个反相器INV的具体数量可以根据实际应用中驱动控制信号和第一控制信号的电平适应性调整。例如，当输入的驱动控制信号为低电平，而需要输出的第一控制信号也为低电平；或者，输入的驱动控制信号为高电平，而需要输出的第一控制信号也为高电平；这两种情况下，驱动控制信号和第一控制信号的电平相同，则可以设置偶数个反相器INV。反之，当输入的驱动控制信号为低电平，而需要输出的第一控制信号为高电平；或者，输入的驱动控制信号为高电平，而需要输出的第一控制信号为低电平；这两种情况下，驱动控制信号和第一控制信号的电平相反，则可以设置奇数个反相器INV。在实际的应用中，奇数个反相器INV对应着输入和输出的信号为相反的电平逻辑，偶数个反相器INV对应着输入和输出的信号为相同的电平逻辑。因此，在理论上，奇数个反相器INV，不论反相器INV的数量为多少个，其逻辑控制的作用是相同的。同理，偶数个反相器INV，不论反相器INV的数量为多少个，其逻辑控制的作用也是相同的。但在实际的应用中，若仅仅采用一个反相器INV，存在输入的驱动控制信号和输出的第一控制信号之间翻转过快的问题，从而导致输出信号不稳定。因此，虽然奇数个反相器INV在控制逻辑上所起的作用是一样的，但设置多个反相器INV，可以增加一定的时延，通过时延对输出进行实时纠正，避免了单个反相器INV进行输出的情况下，输出反复反转时，反转速度过快，输出没有稳态的问题。而偶数个级联的反相器INV在输出的信号逻辑上与没有设置反相器INV是等同的；但偶数个反相器INV可以构成振荡器，使得输出的电压信号达到稳态，避免电压竞争。一般在应用中，可以适应选择设置2个、3个、4个或5个反相器INV等，若反相器INV的数量过多，也会造成功耗浪费、成本增加、或者延时增加等问题。

在一些可能的实施方式中，如图9所示，驱动器34还包括第三电压端V3、第四电压端V4；第三电压端V3用于输入第一电压信号；第四电压端V4用于输入第二电压信号；多个反相器INV中的任一反相器包括第一反相电路3411；第一反相电路3411包括第三晶体管M3和第四晶体管M4；第三晶体管M3的第一极与第三电压端V3耦合，以输入第一电压信号；第四晶体管M4的第一极与第四电压端V4耦合，以输入第二电压信号；第三晶体管M3的栅极与第四晶体管M4的栅极耦合后共同作为第一反相电路3411的受控端；第三晶体管M3的第二极与第四晶体管M4的第二极耦合后共同作为第一反相电路3411的输出端。

示例性地，如图9所示，通过第三晶体管M3和第四晶体管M4可以构成一个第一反相电路3411。其中，第三晶体管M3和第四晶体管M4中的一个晶体管为P型金属-氧化物-半导体(P-Metal-Oxide-Semiconductor，简称为PMOS)，另一个晶体管为N型金属-氧化物-半导体(N-Metal-Oxide-Semiconductor，简称为NMOS)。两个晶体管的栅极共同作为第一反相电路3411的受控端，且两个晶体管的第二极共同作为第一反相电路3411的输出端。以第三晶体管M3为PMOS晶体管，第四晶体管M4为NMOS晶体管为例，第三电压端V3用于在第三晶体管M3的第一极输入第一电压信号(例如为高电平)。第四电压端V4用于在第四晶体管(NMOS晶体管)34112的第一极输入第二电压信号(例如为低电平)。则当一个反相器INV的受控端输入低电平时，第三晶体管M3(PMOS晶体管)导通，第四晶体管M4关断，该反相器INV的输出端通过第三晶体管M3的第二极输出第一电压信号到下一级的反相器INV，从而实现了输入信号到输出信号的电平反相。同理，下一级的反相器INV的受控端输入为高电平的第一电压信号后，栅极受高电平的情况下，下一级的反相器INV中第三晶体管M3关断，而第四晶体管M4导通，则下一级的反相器INV通过第四晶体管M4的第二极输出第二电压信号，以实现输入第一电压信号到输出第二电压信号的电平反相。

示例性地，如图9所示，以驱动器34包括四个级联的反相器INV为例，则输入驱动器34的驱动控制信号和驱动器34输出的第一控制信号的电平相同。以驱动控制信号和第一控制信号都为低电平为例，则对于第一级的反相器INV，其作用为通过驱动控制信号(例如为低电平)控制第三晶体管M3(例如为PMOS晶体管)输出第一电压信号(例如为高电平)。

在一些可能的实施方式中，如图9所示，多个反相器INV中的任一反相器包括第二反相电路3412；第二反相电路3412包括第五晶体管M5和第六晶体管M6；第五晶体管M5的第一极与第三电压端V3耦合，以输入第一电压信号；第六晶体管M6的第一极与第四电压端V4耦合，以输入第二电压信号；第五晶体管M5的栅极与第六晶体管M6的栅极耦合后共同作为第二反相电路3412的受控端；第五晶体管M5的第二极与第六晶体管M6的第二极耦合后共同作为第二反相电路3412的输出端；第二反相电路3412的输出端与对应的反相器INV中的第一反相电路3411的受控端耦合；第二反相电路3412的受控端与对应的反相器INV中的第一反相电路3411的输出端耦合。

示例性地，第一反相电路3411和第二反相电路3412都包括一个NMOS晶体管和一个PMOS晶体管，但第二反相电路3412的输出端耦合至第一反相电路3411的受控端，且第二反相电路3412的受控端耦合至第一反相电路3411的输出端，通过这种耦合方式，第一反相电路3411和第二反相电路3412构成交叉耦合反相器结构，在这个结构中，通过第二反相电路3412来使得第一反相电路3411的输出更稳定。

示例性地，第二反相电路3412作为反相器的驱动能力要低于第一反相电路3411。

示例性地，以驱动器34包括三个级联的反相器INV为例，可将第一级的反相器INV-1和第三级的反相器INV-3设置为包括第一反相电路3411的结构，将第二级的反相器INV-2设置为包括第一反相电路3411和第二反相电路3412的结构。当驱动器34包括四个级联的反相器INV时，可将第二级的反相器INV-2或者第三级的反相器INV-3设置为包括第一反相电路3411和第二反相电路3412的结构。

在本公开的实施例中，通过设置第二反相电路3412，可以使得驱动器34的工作更稳定。理论上，驱动器34中的任一反相器INV都可设置为包括第二反相电路3412。但过多的第二反相电路3412会增加驱动器34的处理延时，故一般在级联的中级的反相器INV中设置第二反相电路3412即可。

在一些可能的实施方式中，如图10所示，设置了第二反相电路3412的反相器INV还可以包括驱动导通晶体管3413。第二反相电路3412通过驱动导通晶体管3413与驱动器34的第四电压端V4耦合。驱动导通晶体管3413用于受控于驱动控制信号以控制第二反相电路3412是否输入第二电压信号。

示例性地，如图10所示，以驱动导通晶体管3413为NMOS晶体管且耦合在第二级的反相器INV-2的第二反相电路3412为例，若中继器35输出第二控制信号(例如为高电平)时控制放电电路32放电，中继器35输出第三控制信号(例如为低电平)时控制放电电路32不放电。则，当输入的驱动控制信号为高电平时，第一级的反相器INV-1输出第二电压信号至第二级的反相器INV-2。且第二级的反相器INV-2的第一反相电路3411输出第一电压信号至第三级的反相器INV-3，以及输出第一电压信号至第二级的反相器INV-2的第二反相电路3412的受控端。第二反相电路3412中的第六晶体管M6为NMOS晶体管，受第一电压信号而导通。此时，驱动导通晶体管3413，受控于驱动控制信号导通，则第二反相电路3412中的第六晶体管M6导通的情况下可正常输入第二电压信号，以实现使得第二级的反相器INV-2工作更稳定。

在本公开的实施例中，根据不同应用场景下，输入的驱动控制信号的电平和输出的第一控制信号的电平的不同需求，可以对应将驱动导通晶体管3413设置为PMOS晶体管或者NMOS晶体管，同时也可以将驱动导通晶体管3413耦合在第二反相电路3412的第五晶体管M5或者第六晶体管M6上。

在一些可能的实施方式中，如图10所示，当驱动器34设置多个时，每个驱动器34中还包括地址选择开关管342。地址选择开关管342与行地址译码电路31耦合，用于输入地址选择信号。其中，地址选择开关管342可以耦合在该多个反相器INV的任一反相器上。地址选择开关管342用于根据地址选择信号控制该多个反相器INV停止输出第一控制信号。

示例性地，如图10所示，地址选择开关管342可以为NMOS晶体管。行地址译码电路31的输出端分别与一个存储阵列块21中的所有驱动器34的地址选择开关管342的栅极耦合。当地址选择开关管342的栅极输入地址选择信号(例如为高电平)时，该地址选择开关管342导通，以使得驱动器34输出第一控制信号或者停止输出第一控制信号。

示例性地，以在驱动器34中设置四级级联的反相器INV为例，地址选择开关管342可耦合在第一级的反相器INV-1的第四晶体管M4(例如为NMOS晶体管)的第一极，通过地址选择开关管342是否导通来控制第四晶体管M4的第一极是否输入第二电压信号(例如为低电平)，即可控制驱动器34是否输出为高电平的信号。同理，对于第二级的反相器INV，其受控端输入第一级的反相器INV-1提供的第二电压信号，并通过第二级的反相器INV-2的第三晶体管M3(例如为PMOS晶体管)的第二极输出第一电压信号(例如为高电平)。因此，也可将地址选择开关管342耦合在第二级的反相器INV-2的第三晶体管M3的第一极，以控制第二级的反相器INV-2停止输出第一电压信号。同理，关于第三级的反相器INV-3和第四级的反相器INV-4可参考前述关于第一级的反相器IVN-1和第二级的反相器INV-2的描述。在四个级联的反相器INV中。关于驱动器34中设置奇数个反相器INV还是偶数个反相器INV，可以根据驱动控制信号和第一控制信号的电平相同、驱动控制信号和第一控制信号的电平相反的情况等进行适应性地调整设置。具体调整原理可参考上述原理分析，故不再赘述。

在本公开的实施例中，多个级联的反相器INV需要共同作用，方能生成第一控制信号，当其中任一反相器不能在对应的控制逻辑下工作时，都无法生成第一控制信号。可以将地址选择开关管342耦合在多个反相器INV中的任一反相器上，然后由行地址译码电路31输出地址选择信号到地址选择开关管342来控制该地址选择开关管342是否导通。根据地址选择开关管342设置的位置不同、以及反相器INV的数量不同，可以实现控制对应的驱动器34停止输出第一控制信号，或者，实现控制对应的驱动器34能够输出第一控制信号等功能。根据实际的应用场景需求，地址选择开关管342的耦合位置可进行适应性调整。

在一些可能的实施方式中，第二控制信号和第一控制信号的电平相同。

在本公开的实施例中，中继器35的作用是根据第一控制信号重新生成第二控制信号，但第一控制信号的电平与第二控制信号的电平并未发生改变。

在一些可能的实施方式中，第二控制信号和第一控制信号的电平相反。

在一些可能的实施方式中，如图10所示，驱动器34还包括条件选择开关管343。条件选择开关管343耦合至多个反相器INV中的任一反相器上。条件选择开关管343受控于条件选择信号以控制驱动器34是否输出第一控制信号。

在本公开的实施例中，在实际的应用中，可能会因为应用场景，而需要在满足一定条件的情况下，才可以允许驱动器34来输出第一控制信号，而在未满足这些条件之前，则需要控制驱动器34不输出第一控制信号。此时，就可以设置条件选择开关管343来根据条件选择信号控制驱动器34是否输出第一控制信号。

示例性地，关于条件选择开关管343的原理说明可以参考前述的地址选择开关管342的说明。根据前述说明可知，地址选择开关管342设置的位置不同，可以实现：当需要放电的字线211属于某一地址时，通过地址选择信号控制对应的地址选择开关管342导通，以控制驱动器34可以输出第一控制信号。或者，当某一地址的字线211不需要进行放电，通过地址选择信号控制对应的地址选择开关管342导通，以控制驱动器34不输出第一控制信号等等。而条件选择开关管343的条件选择信号则可以是基于行地址信息以外的因素所对应的控制信号。在实际的结构中，条件选择开关管343的耦合位置选取可以参考上述地址选择开关管342的技术描述。当条件选择开关管343与地址选择开关管342耦合在同一个反相器INV上时，两者可以串联，也可以耦合在不同的晶体管上实现以不同的条件进行控制。

示例性地，对于级联的多个反相器INV，最后一级的反相器INV-N的晶体管尺寸大于前级的反相器INV。

在本公开的实施例中，根据上述关于级联的多个反相器INV的原理分析可知，前级的反相器INV仅仅起到了驱动后级输出相反电平的信号的作用，而最后一级的反相器INV-N，则需要输出第一控制信号来实现对中继器35的驱动。更大的晶体管尺寸，可以使得第一控制信号有更大的驱动能力。

在一些可能的实施方式中，如图11所示，中继器35包括第一晶体管M1和第一电压端V1；第一晶体管M1的栅极与中继器35的受控端EN2耦合；第一晶体管M1的第一极与第一电压端V1耦合；第一电压端V1用于输入第二控制信号。

示例性地，以第一晶体管M1为PMOS晶体管为例，驱动器34向中继器35的受控端EN2输出第一控制信号(例如为低电平)，第一控制信号使得第一晶体管M1(PMOS晶体管)导通。第一晶体管M1的第一极耦合至第一电压端V1，以输入第二控制信号，导通后的第一晶体管M1将第一极输入的第二控制信号通过第二晶体管M2的第二极输出至中继器35的输出端OUT2，并从中继器35的输出端OUT2输出至放电电路32的受控端EN3，以控制放电电路32通过放电端DIS3对字线211进行放电。

示例性地，以第一晶体管M1为NMOS晶体管为例，驱动器34向中继器35的受控端EN2输出第一控制信号(例如为高电平)，第一控制信号使得第一晶体管M1导通。第一晶体管M1的第一极耦合至第一电压端V1，以输入第二控制信号，导通后的第一晶体管M1将第一极输入的第二控制信号通过第二晶体管M2的第二极输出至中继器35的输出端OUT2，并从中继器35的输出端OUT2输出至放电电路32的受控端EN3，以控制放电电路32通过放电端DIS3对字线211进行放电。

在一些可能的实施方式中，如图12所示，中继器35还包括第二晶体管M2和第二电压端V2；第二晶体管M2的栅极与中继器35的受控端EN2耦合；第二晶体管M2的第一极与第二电压端V2耦合；第二电压端V2用于输入第三控制信号；第二晶体管M2的第二极与中继器35的输出端OUT2耦合。

示例性地，当第一晶体管M1为PMOS晶体管时，第二晶体管M2可以为NMOS晶体管；当第一晶体管M1为NMOS晶体管时，第二晶体管M2可以为PMOS晶体管。

在本公开的实施例中，第一控制信号用于导通第二晶体管M2，导通后的第二晶体管M2用于向中继器35的输出端OUT2输出第三控制信号，中继器35的输出端OUT2将第三控制信号输出至放电电路32的受控端EN3，放电电路32受第三控制信号的控制，不对字线211进行放电。而将第一晶体管M1和第二晶体管M2设置为不同类型的晶体管，可以保证第一控制信号不会同时导通第一晶体管M1和第二晶体管M2。

在一些可能的实施方式中，如图12所示，中继器35还包括中继器选择晶体管M10；中继器选择晶体管M10的第一极与第一电压端V1耦合，以输入第一电压信号；中继器选择晶体管M10的第二极与第一晶体管M1的第一极耦合；中继器选择晶体管M10的栅极用于输入中继器选择信号；中继器选择信号用于控制中继器选择晶体管M10是否导通；第一晶体管M1的第一极用于通过导通的中继器选择晶体管M10与第一电压端V1耦合，以输入第二电压信号。

在本公开的实施例中，该中继器选择晶体管M10的作用是通过中继器选择信号导通中继器选择晶体管M10使得对应的中继器35内的所有第一晶体管M1进行工作以输出第二控制信号至放电电路32；或者，通过中继器选择信号关断中继器选择晶体管M10使得对应的中继器35内的所有第一晶体管M1不向放电电路32输出第二控制信号。因中继器35与相应的存储阵列块21对应，故可以通过控制该中继器35实现对存储阵列块21的选择。

示例性地，如图13所示，将一个存储阵列块21中的字线211，划分为奇数行地址的字线211和偶数行地址的字线211，并对于一个存储阵列块21，对应设置一个中继器35。一个中继器35中包括奇数行地址的第一晶体管M1_1和奇数行地址的第二晶体管M2_1，以及偶数行地址的第一晶体管M1_0和偶数行地址的第二晶体管M2_0。其中，奇数行地址的第一晶体管M1_1和奇数行地址的第二晶体管M2_1用于耦合该存储阵列块21中的奇数行地址的字线211。偶数行地址的第一晶体管M1_0和偶数行地址的第二晶体管M2_0用于耦合该存储阵列块21中的偶数行地址的字线211。

示例性地，如图13所示，中继器35中设置一个中继器选择晶体管M10。此时，通过中继器选择晶体管M10可以同时控制对应一个存储阵列块21的一个中继器35中的奇数行地址的第一晶体管M1_1和偶数行地址的第一晶体管M1_0是否工作。而在中继器选择晶体管M10导通的情况下，中继器35能否输出第二控制信号，还要取决于驱动器34是否向对应的中继器35输出第一控制信号。而驱动器34是否输出第一控制信号是由行地址译码电路31输出的地址选择信息所独立控制的。故对于一个存储阵列块21，奇数行地址的第一晶体管M1_1和偶数行地址的第一晶体管M1_0可以共用一个中继器选择晶体管M10进行控制。在这种实施场景下，可以在不影响外围电路工作效率的情况下，减少功耗开销、成本开销和芯片面积开销。

在本公开的实施例中，中继器选择晶体管M10的作用本质上是通过导通和关断实现对放电电路32所对应的字线211的选取。

示例性地，在外围电路3和存储阵列2在同一个晶圆上加工时，外围电路3和存储阵列2采用同一工艺加工，而存储阵列2中的存储单元213对工艺制程有所要求，当工艺制程过小，将会导致存储单元213中的电荷容易流失，故存储阵列2和外围电路3同时加工，受限于工艺制程，存储器1的芯片面积较大。且在芯片上，存储阵列2中的存储单元213和外围电路3中的电子器件交叉相邻加工，这也会导致存储单元213在存储阵列2中不够紧密，进一步导致芯片面积更大。而当存储阵列2为三维存储阵列时。外围电路3和存储阵列2可以分别进行加工。此时存储阵列2中的存储单元213可以制造得更紧密，实现以更小的面积制造更多的存储单元213，从而提高存储性能。同时，外围电路3可以采用更小的工艺制程进行加工，外围电路3的结构可以更加紧密的同时，更小的工艺制程也可以使得外围电路3所占的芯片面积大大降低。

在一些可能的实施方式中，如图14所示，充电电路33包括第八晶体管M8和第九晶体管M9。第八晶体管M8的第一极用于输入第一电压信号；第九晶体管M9的第一极用于输入第二电压信号；第八晶体管M8的栅极与第九晶体管M9的栅极耦合后共同作为充电电路33的受控端EN4；第八晶体管M8的第二极与第九晶体管M9的第二极耦合后共同作为充电电路33的输出端OUT4，充电电路33的输出端OUT4与对应的字线211耦合。第一电压信号的电压值大于第二电压信号的电压值。

示例性地，以第八晶体管M8为PMOS晶体管，第九晶体管M9为NMOS晶体管，第一电压信号为高电平，第二电压信号为低电平为例。行地址译码电路31向充电电路33的受控端EN4输入充电控制信号(低电平)，然后通过充电控制信号(低电平)控制第八晶体管M8的第二极向对应的字线211输出第一电压信号(高电平)，将该第一电压信号作为充电电压，以对该字线211进行充电。行地址译码电路31向充电电路33的受控端EN4输入充电控制信号(高电平)，然后通过充电控制信号(高电平)控制第九晶体管M9的第二极向对应的字线211输出第二电压信号(低电平)，以不对该字线211进行充电。

在本公开的实施例中，通过导通的第八晶体管M8向对应的字线211输出一定正电压值的第一电压信号，即可拉高该字线211的电压，以完成对字线211的充电。

在一些可能的实施方式中，如图14所示，一个放电电路32包括第七晶体管M7；第七晶体管M7的第一极作为放电端DIS3，放电端DIS3与字线211耦合；第七晶体管M7的第二极为放电电压端；放电电压端用于接放电电压(该放电电压可为接地电压或者为负电压)；第七晶体管M7的栅极用于输入第二控制信号。第二控制信号用于控制第七晶体管M7是否导通，以控制字线211、放电端DIS3以及放电电压端之间是否导通。当第七晶体管M7导通，字线211的电压降低，以实现对字线211的放电。

示例性地，以第七晶体管M7为NMOS晶体管为例，则当第二控制信号为高电平时，控制第七晶体管M7导通，从而使得对应的字线211与为低电压的放电电压端导通，以拉低对应的字线211的电压。

示例性地，当第七晶体管M7为PMOS晶体管时，则当第二控制信号为低电平时，控制第七晶体管M7导通，从而使得对应的字线211与为低电压的放电电压端导通，以拉低对应的字线211的电压。

在本公开的实施例中，第七晶体管M7的作用是作为一个开关管，当该开关管导通时，使得对应的字线211与放电电压端导通，从而通过放电电压端所接的放电电压拉低对应的字线211的电压。当选用不同类型的晶体管作为第七晶体管M7，对应的，第二控制信号用于导通该第七晶体管M7的电平也不同，则也可适应在驱动器34方面设置相应电平的驱动控制信号、第一控制信号等。

示例性地，当采用第七晶体管M7作为放电电路32时，MOS晶体管存在热载流子效应。热载流子效应主要是指：在高栅压和高漏压的作用下，MOS晶体管中的载流子在从MOS晶体管源极向漏极运动时不断加速并且积累能量，最终就使得普通载流子变成热载流子。热载流子指的是能量积累后的载流子，这些热载流子在运动的过程中发生碰撞电离，把能量传递给点阵。当一些载流子的动能积累到足够大的时候它们就可以克服硅-二氧化硅(Si-SiO₂)界面垒势，并进入到MOS晶体管的栅介质里。在载流子不断翻越硅-二氧化硅界面垒势注入到栅介质的过程中，一些热载流子将在硅-二氧化硅界面处产生具有损伤作用的界面态，另外一些热载流子则进入到栅氧化层并形成氧化层陷阱电荷。在半导体内部会通过碰撞电离产生电子和空穴，由于漏电压为高电压，电子带负电，这种高电场的作用会驱使产生的一部分电子不断流向MOS晶体管的漏极，并成为源漏电流的一部分。除此以外，还有另一部分电子则主要会造成栅氧介质的损伤，并且在纵向高强度栅压的作用下通过隧穿克服重重困难最终到达栅极形成栅电流。另外，碰撞电离得到的空穴带正电，在正向栅压的驱动下会向衬底移动，形成衬底电流。在实际的应用中，可通过将衬底电流作为检测热载流子注入风险的重要参数。

在实际的应用中，常常使用NMOS晶体管作为第七晶体管M7。而对于NMOS晶体管，与界面态相关的衬底电流即可大致反映出该晶体管的热载流子效应。在NMOS晶体管中，NMOS晶体管的漏极电流的衰退程度正比于衬底电流。且以往的研究认为，在栅极电压约等于漏极电压的一半时，热载流子注入效应达到最大条件。但现如今，随着晶体管的尺寸越来也小，而输入的电压没有变化，越来越多的研究认为在更小尺寸的晶体管下，栅极电压等于漏极电压时，热载流子注入效应达到最大条件。热载流子注入效应是一个长时间累积的过程，随着热载流子注入效应产生的时间累计达到一定的时间，将导致MOS晶体管的损伤达到一定程度，从而造成MOS晶体管失效。

以第七晶体管M7为NMOS晶体管为例：如图14所示，具体地，第七晶体管M7的第一极为漏极，第七晶体管M7的第二极为源极。在第七晶体管M7因栅极受高电平而导通时，通过在源极连接放电电压，此时，第七晶体管M7的漏极因耦合字线211，字线211的电压大于第七晶体管M7的源极的放电电压，则字线211上的电流作为漏极电流输入第七晶体管M7的漏极，并经过第七晶体管M7的源极输出，从而达到对字线211放电的目的。而在放电的过程中，字线211上的电荷逐渐减少，而第七晶体管M7的衬底电流在逐渐增加，在这个阶段，会存在热载流子注入效应。与MOS晶体管衬底相关的电流驱动着载流子纵向漂移，并且在表面势垒区高场作用下吸收足够高的能量以使得动能达到一定程度后可以翻越垒势，进而造成损伤并使器件性能退化。则第七晶体管M7也会更快达到热载流子注入效应累计持续的最大时间，从而使得第七晶体管M7性能退化到无法正常工作的程度，即代表着该第七晶体管M7报废。故通过第七晶体管M7放电的放电时间越长，则热载流子注入效应的持续时间也会越长，第七晶体管M7的使用寿命也越低。

经过测试，当采用驱动器34生成第一控制信号输出至放电电路32的第七晶体管M7，并由第一控制信号控制第七晶体管M7导通时，单次放电时长为8.11ns。而当采用驱动器34生成第一控制信号输出至中继器35，并由中继器35生成第二控制信号以控制第七晶体管M7导通时，单次放电时长为7.03ns。可以看出，在使用中继器35后，单次放电速度快了1.08ns(速度提升约13.3％)。如图19所示，该图所展示的为：当采用驱动器34生成第一控制信号输出至放电电路32的第七晶体管M7，并由第一控制信号控制第七晶体管M7导通时，第七晶体管M7的栅极电压和漏极电压的变化时序图。图中，曲线一为漏极电压的变化曲线，曲线二为栅极电压的变化曲线。可以看出，通过第一控制信号控制第七晶体管M7导通时，单次放电的过程中，热载流子注入效应的持续时间为2.24ns。而如图20所示，该图所展示的为：当采用驱动器34生成第一控制信号输出至中继器35，并由中继器35生成第二控制信号以控制第七晶体管M7导通时，第七晶体管M7的栅极电压和漏极电压的变化时序图。图中，曲线一为漏极电压的变化曲线，曲线二为栅极电压的变化曲线。可以看出，通过增加中继器35，由中继器35根据第一控制信号生成驱动能力更大的第二控制信号来减少了放电持续时间，进而使得单次放电的过程中，热载流子注入效应的持续时间为856pn。相比之下，通过设置中继器35，在单次放电的过程中，热载流子注入效应持续时间降低了1.384ns(约降低了61.8％)，这大大延长了第七晶体管M7的使用寿命，进而增加了该存储器1的使用寿命。

在一些可能的实施方式中，存储单元213可以为包括场效应管和电容的存储单元、为包括半浮栅晶体管的存储单元或者为包括浮栅晶体管的存储单元等。

示例性地，以存储器1为动态随机存取存储器(dynamic RAM，简称为DRAM)为例。此时，如图15所示，一个存储单元213包括存储晶体管M11和存储电容C1。其中，存储晶体管M11的栅极耦合在对应的字线211上，并通过该对应的字线211耦合至对应的放电电路32的放电端DIS3和对应的充电电路33的输出端OUT4。存储晶体管M11的源极与存储电容C1耦合。存储晶体管M11的漏极与对应列的位线212耦合。

在一些可能的实施方式中，如图16所示，外围电路3还包括列地址译码电路36和多个读出放大器(sense amplifier，简称为SA)37，列地址译码电路36和每个读出放大器37的输入端都与对应的位线212耦合。

在本公开的实施例中，列地址译码电路36用于选择对应的位线212，以对耦合于所选的位线212上且还耦合于所选字线211上的全部或部分存储单元213进行编程操作。读出放大器37通过比较耦合位线212上与所选字线211相对应的存储单元213输出的电压值，根据电压值与比较值之间的大小来判断该存储单元213所存储的数据为数据0或数据1。

在一些可能的实施方式中，根据实际的产品需求，可以在存储器1的半导体芯片制造中对外围电路3在芯片上的布局进行适应性调整和设计。

示例性地，外围电路3上的部分器件的面积位置分布可如图17所示。需要说明的是，图17所示仅为一种具体的实施布局。根据芯片布局的实际需求可进行适应性调整。外围电路3的各器件通过连接区域38与存储阵列2中的字线211和位线212耦合。

上述包括如图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16所示结构的存储器，可用于执行如图18所示包括如下步骤S110-步骤S130的驱动方法：

步骤S110、充电电路33对字线211进行预充电。

在一些可能的实施方式中，如图6、图7、图8、图13、图14、图15、图16所示，行地址译码电路31接收字线地址信息；该字线地址信息用于指示需要对某行地址所对应的字线211进行编程操作。进一步的，行地址译码电路31根据字线地址信息对相应的充电电路33输出充电控制信号，接收到该充电控制信号的充电电路33向对应的字线211输出充电电压，以实现对字线211的预充电。

示例性地，如图14所示，充电电路33包括第八晶体管M8和第九晶体管M9。基于如图14所示的充电电路33对字线211进行预充电的工作原理和技术效果，可参考上述存储器1的实施例中的相关描述，在此不再赘述。

示例性地，存储阵列块21中的每一条字线211对应着一个行地址，存储阵列块21中的每一条位线对应着一个列地址，通过行地址和列地址的组合，即可得到对应每一个存储单元213的存储地址。在实际的应用中，通过对行地址的选择，即可确定对应的字线211。然后再通过对列地址的选择，然后在对应的位线212上施加相应的电压，即可对所选的存储单元213进行读操作、写操作或者刷新操作。读操作、写操作或者刷新操作可统称为编程操作。在每次的编程操作中，都选择了一条或多条字线211，但不是所选的字线211上的所有的存储单元213都需要进行编程操作。为了避免编程过程中，在对某一条字线211上的所选存储单元213进行编程操作时，施加的编程电压对字线211上未选的存储单元213造成编程干扰，在当前的编程周期开始前(即前一个编程周期结束前)，对下一编程周期所选的字线211进行预充电，并对当前编程周期所选的字线211进行放电。当当前编程周期所选的字线211放电完毕，且下一编程周期所选的字线211预充电完毕后，即可开启下一编程周期，对下一编程周期所选的字线211上所选存储单元213进行编程操作。故可知，若对当前编程周期内的字线211放电时间过长，则会增加一个编程周期的周期时长，从而降低编程效率。

在本公开的实施例中，通过导通的第八晶体管M8向对应的字线211输出第一电压信号(例如为高电平)，即可拉高该字线211的电压，以完成对字线211的充电。

步骤S120、对预充电的字线211上的存储单元213进行编程操作。

在一些可能的实施方式中，如图16所示，外围电路3还包括列地址译码电路36和多个读出放大器(sense amplifier，简称为SA)37。

示例性地，以存储器1为动态随机存取存储器(dynamic RAM，简称为DRAM)为例。此时，存储器1中一个存储单元213的结构可以如图15所示。该存储单元213的工作原理为：通过存储电容C1中存储的电荷量来代表数据0或者数据1。对该存储单元213进行读操作的原理为：导通存储晶体管M11，通过对应的位线212检测该存储电容C1中的电荷量所对应的电压值，当该电压值大于一定值时，代表存储的是数据1，反之，则代表存储的是数据0。对该存储单元213进行写操作的原理为，导通存储晶体管M11，然后对存储电容C1中输入电荷以完成写入数据1操作；或者，导通存储晶体管M11，然后释放存储电容C1中的电荷以完成写入数据0操作。而刷新操作则是先对存储单元213中存储的数据进行读操作，然后再重新进行一次写操作，避免存储时间过长导致存储电容C1中存储的电荷流失对读操作等造成影响。根据上述说明，可知，在读操作、写操作和刷新操作中，都需要将对应的存储晶体管M11导通。具体的导通方式则是调整对应字线211的电压值以控制该字线211上的存储晶体管M11是否导通。

在本公开的实施例中，列地址译码电路36用于选择对应的位线212，以对耦合于所选的位线212上且还耦合于所选字线211上的全部或部分存储单元213进行编程操作。读出放大器37通过比较耦合位线212上与所选字线相对应的存储单元213输出的电压值，根据电压值与比较值之间的大小来判断该存储单元213所存储的数据为数据0或数据1。

示例性地，根据实际的编程操作不同，在编程操作阶段，也可对位线212进行对应的预充电等处理。

步骤S130、放电电路32对字线211进行放电。

在一些可能的实施方式中，行地址译码电路31接收字线地址信息，根据字线地址信息所指示的行地址，控制对应的放电电路32对编程操作后的字线211进行放电操作。

在一些可能的实施方式中，行地址译码电路31可以控制放电电路32对所有未进行编程操作的字线211和未进行预充电操作的字线211进行放电。

在一些可能的实施方式中，行地址译码电路31也可以在编程操作结束后，控制编程操作的字线211所对应的放电电路32对该字线211进行放电。

在一些可能的实施方式中，如图8、图9和图10所示，行地址译码电路31通过向驱动器34输出驱动控制信号来控制驱动器34输出第一控制信号至中继器35，由中继器35向放电电路32输出第二控制信号，以控制放电电路32对所对应的字线211进行放电。

在本公开的实施例中，关于行地址译码电路31通过驱动控制信号实现控制放电电路32对所对应的字线211进行放电的技术效果和工作原理，可参考上述存储器1的实施例的相关说明，在此不再赘述。

在一些可能的实施方式中，如图11、图12和图13所示，中继器35包括第一晶体管M1和第一电压端V1；第一晶体管M1的栅极与中继器35的受控端EN2耦合，以输入第一控制信号；第一晶体管M1的第一极与第一电压端V1耦合；第一电压端V1用于输入第二控制信号；第一晶体管M1的第二极与放电电路32的受控端EN3耦合。中继器35受输入的第一控制信号控制，向放电电路32的受控端EN3输出第二控制信号。

示例性地，如图12所述，中继器35还包括中继器选择晶体管M10，中继器选择晶体管M10的第一极用于输入第二控制信号。第一晶体管M1的第一极与中继器选择晶体管M10的第二极耦合。通过中继器选择信号控制中继器选择晶体管M10的第一极和第二极导通后，将中继器选择晶体管M10的第一极输入的第二控制信号自中继器选择晶体管M10的第二极输出至第一晶体管M1的第一极。关于中继器选择晶体管M10的技术效果可参考上述存储器1中的相关描述，在此不再赘述。

在本公开的实施例中，通过第一控制信号可以实现对第一晶体管M1的控制，进而实现是否输出第二控制信号来控制放电电路32通过放电端DIS3对字线211进行放电。关于中继器35根据第一控制信号生成第二控制信号的技术效果和工作原理，可参考上述存储器1的实施例的相关说明，在此不再赘述。

示例性地，如图14、图15、图16所示，放电电路32包括第七晶体管M7。第七晶体管M7的第一极与字线211耦合。根据第二控制信号控制第七晶体管M7的第一极与第二极导通后，将字线211的电压通过导通的第七晶体管M7的第一极与第二极进行放电。关于第七晶体管M7的技术效果可参考上述存储器1中的相关描述，在此不再赘述。

本公开的实施例提供了一种存储器、驱动方法。该存储器可以包括上述如图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17所示的结构。通过在该存储器的外围电路中设置中继器以减少了对放电电路进行驱动的第二控制信号在传输的过程中所需经过的布局金属线的长度，进而减少了对放电电路进行驱动的驱动响应时间以及放电时长。同时，当放电电路为采用第七晶体管的结构时，放电时间越长，则第七晶体管处于热载流子注入效应状态的时间也越长，这将导致放电电路的使用寿命降低，进而导致存储器的使用寿命大大降低。通过减少放电电路的放电时长，可相对延长存储器的使用寿命。

本公开的实施例还提供了一种存储系统，如图21、图22所示，其中，图21为根据一些实施例的存储系统的框图。图22为根据另一些实施例的存储系统的框图。

请参见图21和图22，本公开的一些实施例还提供了一种存储系统10。该存储系统10包括控制器4，和如上的一些实施例的存储器1，控制器4耦合至存储器1，以控制存储器1存储数据。

其中，存储系统10可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(Universal Flash Storage，简称UFS)封装或嵌入式多媒体卡(EmbeddedMulti Media Card，简称eMMC)封装)中。也就是说，存储系统10可以应用于并且封装到不同类型的电子产品中，例如，移动电话(例如手机)、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、游戏控制台、打印机、定位设备、可穿戴设备、智能传感器、移动电源、虚拟现实(Virtual Reality，简称VR)设备、增强现实(Augmented Reality，简称AR)设备或者其中具有储存器的任何其他合适的电子设备。

在一些实施例中，参见图21，存储系统10包括控制器4和一个存储器1，存储系统10可以被集成到存储器卡中。

其中，存储器卡包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、紧凑型闪存(Compact Flash，简称CF)卡、智能媒体(Smart Media，简称SM)卡、存储器棒、多媒体卡(Multimedia Card，简称MMC)、安全数码(Secure Digital Memory Card，简称SD)卡、UFS中的任一种。

在另一些实施例中，参见图22，存储系统10包括控制器4和多个存储器1，存储系统10集成到固态硬盘(Solid State Drives，简称SSD)中。

在存储系统10中，在一些实施例中，控制器4被配置为用于在低占空比环境中操作，例如，SD卡、CF卡、通用串行总线(Universal Serial Bus，简称USB)闪存驱动器或用于个人计算器、数字相机、移动电话等电子设备中使用的其他介质。

在另一些实施例中，控制器4被配置为用于在高占空比环境SSD或eMMC中操作，SSD或eMMC用于智能电话、平板电脑、笔记本电脑等移动设备的数据储存器以及企业存储阵列。

在一些实施例中，控制器4可以被配置为管理存储在存储器1中的数据，并且与外部设备(例如主机)通信。在一些实施例中，控制器4还可以被配置为控制存储器1的操作，例如读取、擦除等编程操作。在一些实施例中，控制器4还可以被配置为管理关于存储在或要存储在存储器1中的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡中的至少一种。在一些实施例中，控制器4还被配置为处理关于从存储器1读取的或者被写入到存储器1的数据的纠错码。

当然，控制器4还可以执行任何其他合适的功能，例如格式化存储器1；例如控制器4可以通过各种接口协议中的至少一种与外部设备(例如，主机)通信。

需要说明的是，接口协议包括USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议中的至少一种。

本公开的一些实施例还提供了一种电子设备。电子设备可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备(例如智能手表、智能手环、智能眼镜等)、移动电源、游戏机、数字多媒体播放器等中的任一种。

如图23所示，电子设备100可以包括上文所述的存储系统10，还可以包括处理器20和缓存器(cache)等中的至少一种。

示例性地，处理器20可以为一个芯片，具体可以是现场可编程门阵列(FieldProgrammable Gate Array，简称为FPGA)，可以是专用集成芯片(Application SpecificIntegrated Circuit，简称为ASIC)，还可以是系统芯片(System on Chip，简称为SoC)，还可以是中央处理器(Central Processor Unit，简称为CPU)，还可以是网络处理器(NetworkProcessor，简称为NP)，还可以是数字信号处理电路(Digital Signal Processor，简称为DSP)，还可以是微控制器(Micro Controller Unit，简称为MCU)，还可以是可编程控制器(Programmable Logic Device，简称为PLD)或其他集成芯片。

以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (20)

1.一种存储器，其特征在于，包括：驱动器、中继器、放电电路和存储阵列；所述驱动器的输出端与所述中继器的受控端耦合；所述中继器的输出端与所述放电电路的受控端耦合；所述放电电路与所述存储阵列中的字线耦合；

所述驱动器，用于向所述中继器输出第一控制信号；

所述中继器，用于根据所述第一控制信号向所述放电电路输出第二控制信号。

2.根据权利要求1所述的存储器，其特征在于，所述中继器包括第一晶体管和第一电压端；所述第一晶体管的栅极与所述中继器的受控端耦合；所述第一晶体管的第一极与所述第一电压端耦合；所述第一电压端用于输入所述第二控制信号；所述第一晶体管的第二极与所述中继器的输出端耦合。

3.根据权利要求2所述的存储器，其特征在于，所述中继器还包括中继器选择晶体管；所述中继器选择晶体管的第一极与所述第一电压端耦合；所述中继器选择晶体管的第二极与所述第一晶体管的第一极耦合；所述第一晶体管的第一极用于通过所述中继器选择晶体管与所述第一电压端耦合。

4.根据权利要求2所述的存储器，其特征在于，所述中继器还包括第二晶体管和第二电压端；所述第二晶体管的栅极与所述中继器的受控端耦合；所述第二晶体管的第一极与所述第二电压端耦合；所述第二电压端用于输入所述第三控制信号；所述第二晶体管的第二极与所述中继器的输出端耦合。

5.根据权利要求1所述的存储器，其特征在于，所述驱动器包括受控端、级联的多个反相器；所述驱动器的受控端用于输入驱动控制信号；级联的所述多个反相器中的第一级反相器的受控端与所述驱动器的受控端耦合；级联的所述多个反相器中最后一级反相器的输出端与所述驱动器的输出端耦合。

6.根据权利要求5所述的存储器，其特征在于，所述驱动器还包括第三电压端和第四电压端；所述第三电压端用于输入第一电压信号；所述第四电压端用于输入第二电压信号；所述多个反相器中的任一反相器包括第一反相电路；所述第一反相电路包括第三晶体管和第四晶体管；

所述第三晶体管的第一极与所述第三电压端耦合；所述第四晶体管的第一极与所述第四电压端耦合；所述第三晶体管的栅极与所述第四晶体管的栅极耦合后共同作为所述第一反相电路的受控端；所述第三晶体管的第二极与所述第四晶体管的第二极耦合后共同作为所述第一反相电路的输出端。

7.根据权利要求6所述的存储器，其特征在于，所述任一反相器还包括第二反相电路；所述第二反相电路包括第五晶体管和第六晶体管；

所述第五晶体管的第一极与所述第三电压端耦合；所述第六晶体管的第一极与所述第四电压端耦合；所述第五晶体管的栅极与所述第六晶体管的栅极耦合后共同作为所述第二反相电路的受控端；所述第五晶体管的第二极与所述第六晶体管的第二极耦合后共同作为所述第二反相电路的输出端；

所述第二反相电路的输出端与对应的所述反相器中的所述第一反相电路的受控端耦合；所述第二反相电路的受控端与对应的所述反相器中的所述第一反相电路的输出端耦合。

8.根据权利要求5-7任一项所述的存储器，其特征在于，所述存储器包括行地址译码电路；所述行地址译码电路与所述驱动器的选通端耦合；

所述行地址译码电路，用于向所述驱动器的选通端输出地址选择信号；所述地址选择信号用于控制所述驱动器停止向所述中继器输出所述第一控制信号。

9.根据权利要求8所述的存储器，其特征在于，所述驱动器还包括地址选择开关管；所述地址选择开关管的栅极通过所述驱动器的选通端与所述行地址译码电路耦合；所述地址选择开关管的第一极耦合至所述多个反相器中的任一反相器；所述地址选择信号用于控制所述地址选择开关管导通或关闭。

10.根据权利要求1所述的存储器，其特征在于，所述放电电路包括第七晶体管；所述第七晶体管的第一极与所述字线耦合；所述第七晶体管的第二极为放电电压端；所述放电电压端用于连接放电电压；所述第七晶体管的栅极用于输入所述第二控制信号。

11.根据权利要求10所述的存储器，其特征在于，所述驱动电路还包括充电电路；所述充电电路的输出端与所述字线耦合；所述充电电路用于输入充电控制信号；所述充电控制信号用于控制所述充电电路向所述字线输出充电电压。

12.一种驱动方法，其特征在于，用于存储器；所述存储器包括驱动器、中继器、放电电路和存储阵列；所述存储阵列包括多个存储阵列块；所述放电电路与所述存储阵列块中的字线耦合；所述方法包括：

控制所述驱动器向所述中继器输出第一控制信号；

根据所述第一控制信号控制所述中继器向所述放电电路输出第二控制信号。

13.根据权利要求12所述的方法，其特征在于，所述中继器包括第一晶体管；所述根据所述第一控制信号控制所述中继器向所述放电电路输出第二控制信号，包括：

根据所述第一控制信号控制所述第一晶体管的第一极与第二极导通后，将所述第一晶体管的第一极输入的所述第二控制信号自所述第一晶体管的第二极输出至所述放电电路。

14.根据权利要求13所述的方法，其特征在于，所述中继器还包括中继器选择晶体管；所述方法还包括：

根据中继器选择信号控制所述中继器选择晶体管的第一极和第二极导通后，将所述中继器选择晶体管的第一极输入的所述第二控制信号自所述中继器选择晶体管的第二极输出至所述第一晶体管的第一极。

15.根据权利要求12所述的方法，其特征在于，所述控制所述驱动器向所述中继器输出第一控制信号，包括：

根据驱动控制信号控制所述驱动器向所述中继器输出所述第一控制信号。

16.根据权利要求15所述的方法，其特征在于，所述方法还包括：

根据所述字线的字线地址，控制所述驱动器停止向所述中继器输出所述第一控制信号。

17.根据权利要求12所述的方法，其特征在于，所述放电电路包括第七晶体管；所述第七晶体管的第一极与所述字线耦合；所述方法还包括：

根据所述第二控制信号控制所述第七晶体管的第一极与第二极导通后，将所述字线的电压通过导通的所述第七晶体管的第一极与第二极进行放电。

18.根据权利要求17所述的方法，其特征在于，所述存储器还包括充电电路；所述方法还包括：

根据充电控制信号控制所述充电电路向所述字线输出充电电压。

19.一种存储系统，其特征在于，包括：

存储器，所述存储器为如权利要求1-11所述的存储器；

控制器，耦合至所述存储器，以控制所述存储器存储数据。

20.一种电子设备，其特征在于，包括如权利要求19所述的存储系统和处理器。