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CN118136518B - 功率模块的制备方法 - Google Patents

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CN118136518B CN202410563845.5A CN202410563845A CN118136518B CN 118136518 B CN118136518 B CN 118136518B CN 202410563845 A CN202410563845 A CN 202410563845A CN 118136518 B CN118136518 B CN 118136518B
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Abstract

本申请提供一种功率模块的制备方法。该方法包括：提供基板，在基板上设有第一、第二、第三导电区和多个信号连接区域，第一导电区包括正极连接区域，第二导电区包括交流连接区域，第三导电区包括负极连接区域；将多个上桥和下桥芯片分别连接至第一和第二导电区；将各上桥芯片的正面和各下桥芯片的正面分别通过独立金属片连接至第二和第三导电区；将各上桥芯片的栅极和各下桥芯片的栅极分别通过导电线对应连接至信号连接区域；以及对基板进行塑封，并裸露出基板上的正极连接区域、负极连接区域、交流连接区域及信号连接区域中每个连接区域的至少一部分，以得到塑封后的半桥结构。本申请能够减小制备出来的功率模块的寄生电感和体积。

Description

功率模块的制备方法
技术领域
本申请实施例涉及电力电子技术领域，尤其涉及一种功率模块的制备方法。
背景技术
随着电力电子技术的发展，功率模块已经吸引了越来越多的关注。功率模块是将多个半导体芯片按照一定功能、模式组合再灌封成一体的器件，其主要应用于电力电子系统功率回路，是实现电能转换的核心硬件。
目前，碳化硅（SiC）功率模块在新能源汽车领域的运用越来越广泛。SiC MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效应晶体管）与IGBT（Insulate Gate Bipolar Transistor，绝缘栅双极晶体管）相比，由于其具有更快的开关速度，实现更低的开关损耗，因此，该高速开关过程对寄生参数变得敏感，更容易引发高频振荡和电压过冲现象。但是，目前制备出来的功率模块仍然存在功率回路寄生电感较大的问题，而且，体积也较大。
发明内容
本申请实施例的目的在于提供一种功率模块的制备方法，能够减小制备出来的功率模块的寄生电感和体积。
本申请实施例的一个方面提供一种功率模块的制备方法。所述制备方法包括：
提供基板，在所述基板上设有第一导电区、第二导电区、第三导电区和多个信号连接区域，所述第一导电区包括正极连接区域，所述第二导电区包括交流连接区域，所述第三导电区包括负极连接区域；
将多个上桥芯片和多个下桥芯片分别连接至所述第一导电区和所述第二导电区；
将各上桥芯片的正面和各下桥芯片的正面分别通过独立金属片连接至所述第二导电区和所述第三导电区；
将各上桥芯片的栅极和各下桥芯片的栅极分别通过导电线对应连接至所述信号连接区域；以及
对所述基板进行塑封，并裸露出所述基板上的所述正极连接区域、所述负极连接区域、所述交流连接区域及所述信号连接区域中每个连接区域的至少一部分，以得到塑封后的半桥结构。
进一步地，所述提供基板包括：
提供第一基板和第二基板，其中，在所述第一基板上设有所述第一导电区、所述第二导电区及所述信号连接区域，在所述第二基板上设有所述第三导电区，
所述制备方法还包括：
将所述第二基板电连接于所述第一基板。
进一步地，所述第一基板包括第一上导电层、第一下导电层以及位于所述第一上导电层和所述第一下导电层之间的第一中间绝缘层，所述第二基板包括第二上导电层、第二下导电层以及位于所述第二上导电层和所述第二下导电层之间的第二中间绝缘层，其中，所述第一基板的所述第一上导电层包括所述第一导电区、所述第二导电区及所述信号连接区域，所述第二基板的所述第二上导电层包括所述第三导电区，
所述将所述第二基板电连接于所述第一基板包括：
将所述第二基板的所述第二下导电层电连接于所述第一基板的所述第二导电区。
进一步地，所述将多个上桥芯片和多个下桥芯片分别连接至所述第一导电区和所述第二导电区包括：
将多个所述上桥芯片分别对称连接在所述正极连接区域相对两侧的所述第一导电区；及
将多个所述下桥芯片分别对称连接在所述负极连接区域相对两侧的所述第二导电区，其中，对称设置的两个区域内的芯片数量相同。
进一步地，所述信号连接区域包括位于所述基板相对的第一侧边和第二侧边的信号连接区域，所述将各上桥芯片的栅极和各下桥芯片的栅极分别通过导电线对应连接至所述信号连接区域包括：
将各上桥芯片的栅极通过第一上导电线对应连接至位于所述基板的第一侧边的所述信号连接区域；及
将各下桥芯片的栅极通过第一下导电线对应连接至位于所述基板的第二侧边的所述信号连接区域。
进一步地，所述信号连接区域包括栅极信号连接区域，其中，
所述将各上桥芯片的栅极通过第一上导电线对应连接至所述基板的第一侧边的所述信号连接区域包括：将位于所述正极连接区域各侧的多个上桥芯片作为一个独立控制的上桥芯片分组并将其各上桥芯片的栅极通过第一上导电线连接至所述第一侧边的一个栅极信号连接区域；
所述将各下桥芯片的栅极通过第一下导电线对应连接至所述基板的第二侧边的所述信号连接区域包括：将位于所述负极连接区域各侧的多个下桥芯片作为一个独立控制的下桥芯片分组并将其各下桥芯片的栅极通过第一下导电线连接至所述第二侧边的一个栅极信号连接区域。
进一步地，所述制备方法还包括：
预先通过仿真确定第一上导电线和第一下导电线在所述栅极信号连接区域上的多个连接落点的位置并通过激光在落点位置的外围作出相应的标记，
其中，将各上桥芯片分组中的各上桥芯片的栅极通过第一上导电线对应连接至所述第一侧边的所述栅极信号连接区域上的各连接落点；
将各下桥芯片分组中的各下桥芯片的栅极通过第一下导电线对应连接至所述第二侧边的所述栅极信号连接区域下的各连接落点。
进一步地，所述制备方法还包括：
将温敏电阻设置在处于所述正极连接区域和所述负极连接区域的中心连线的信号连接区域。
进一步地，所述制备方法还包括：
将三个塑封后的半桥结构连接至散热基板，以形成全桥模块。
进一步地，所述制备方法还包括：
将信号端子连接在塑封后裸露在所述半桥结构的塑封外壳外的所述信号连接区域上。
进一步地，所述制备方法还包括：
提供正直流母排和负直流母排，所述正直流母排具有第一连接部和第一平面主体部，所述负直流母排具有第二连接部和第二平面主体部；
将所述正直流母排的所述第一连接部和所述负直流母排的所述第二连接部分别连接在塑封后裸露在所述半桥结构的塑封外壳外的所述正极连接区域和所述负极连接区域，并且，所述正直流母排的所述第一平面主体部和所述负直流母排的所述第二平面主体部相互重叠且间隔地从所述塑封外壳的一端延伸出；及
将交流母排连接在所述塑封外壳外的所述交流连接区域，并且，所述交流母排从所述塑封外壳相对的另一端延伸出。
通过本申请一个或多个实施例的功率模块的制备方法制备出来的功率模块可以具有较低的功率回路寄生电感；另外，在制备过程中，通过将功率连接区域及信号连接区域裸露在塑封外壳之外，从而可以大为减小整个模块的体积，并且，可以非常方便地从塑封外壳的外部安装信号端子及功率母排；此外，可以根据实际应用需求来选择信号端子及功率母排的安装时机，并且，可以在模块塑封之后方便地根据应用端的需求来变换合适类型的信号端子。
附图说明
图1为本申请一个实施例的半桥结构的立体示意图。
图2为图1所示的半桥结构的侧视图。
图3为图1所示的半桥结构的俯视图。
图4为图1所示的半桥结构的部分分解示意图。
图5为本申请一个实施例的第一基板的俯视图。
图6为本申请一个实施例的上桥芯片和下桥芯片安装于第一基板的俯视示意图。
图7为本申请形成的半桥换流路径的一个示例的示意图。
图8为本申请另一个实施例的半桥结构的立体示意图。
图9为本申请又一个实施例的半桥结构的立体示意图。
图10为本申请再一个实施例的半桥结构的立体示意图。
图11为本申请一个实施例的正直流母排和负直流母排的立体示意图。
图12为本申请一个实施例的功率模块的整体结构示意图。
图13为本申请一个实施例的功率模块的全桥电路拓扑图。
图14为本申请一个实施例的功率模块的制备方法的流程图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施例并不代表与本申请相一致的所有实施例。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置的例子。
在本申请实施例使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。除非另作定义，本申请实施例使用的技术术语或者科学术语应当为本申请所属领域内具有一般技能的人士所理解的通常意义。本申请说明书以及权利要求书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“多个”或者“若干”表示两个及两个以上。除非另行指出，“前”、“后”、“下”和/或“上”等类似词语只是为了便于说明，而并非限于一个位置或者一种空间定向。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。在本申请说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
本申请提供了一种功率模块的半桥结构。下面结合附图，对本申请各个实施例的半桥结构进行详细说明。在不冲突的情况下，下述的实施例及实施方式中的特征可以相互组合。
图1至图4揭示了本申请一个实施例的功率模块的半桥结构100的图示，其中，图1为半桥结构100的立体图；图2为图1所示的半桥结构100的侧视图；图3为图1所示的半桥结构100的俯视图；图4为图1所示的半桥结构100的部分分解示意图。如图1至图4所示，本申请一个实施例的半桥结构100包括基板及设置于基板上的芯片组。基板例如可以包括但不限于陶瓷基板。
基板上设有用于连接功率母排的功率连接区域及用于连接多个信号端子的多个信号连接区域。功率连接区域包括用于连接正直流母排81的正极连接区域DC+、用于连接负直流母排82的负极连接区域DC-及用于连接交流母排83的交流连接区域AC。
芯片组包括上桥芯片组31和下桥芯片组32。上桥芯片组31可以包括多个并联连接的上桥芯片310，下桥芯片组32可以包括多个并联连接的下桥芯片320。例如，在本请图示的实施例中，上桥芯片组31包括八个并联连接的上桥芯片310，下桥芯片组32包括八个并联连接的下桥芯片320。当然，本申请的上桥芯片310和下桥芯片320所包含的芯片数量并不局限于图示所示的八个，可以根据实际应用需要包括任意数量的多个芯片。在一个实施例中，上桥芯片组31中的上桥芯片310和下桥芯片组32中的下桥芯片320例如可以包括但不限于碳化硅（SiC）芯片。
其中，上桥芯片组31中的多个上桥芯片310分别对称设置在正极连接区域DC+的相对两侧，下桥芯片组32中的多个下桥芯片320分别对称设置在负极连接区域DC-的相对两侧，并且，对称设置的两个区域内的芯片数量相同。例如，在图3中，上桥芯片组31中的八个上桥芯片310分别对称设置在正极连接区域DC+的相对两侧，并且，正极连接区域DC+相对两侧的上桥芯片310的数量相同，即在正极连接区域DC+的上侧和下侧各对称布置四个上桥芯片310；下桥芯片组32中的八个下桥芯片320分别对称设置在负极连接区域DC-的相对两侧，并且，负极连接区域DC-相对两侧的下桥芯片320的数量相同，即在负极连接区域DC-的上侧和下侧各对称布置四个下桥芯片320。
本申请的半桥结构100通过将上桥芯片组31/下桥芯片组32对称布置于正极连接区域DC+/负极连接区域DC-的相对两侧，正极连接区域DC+与负极连接区域DC-位于芯片中间的这种布局方式，在实现并联分流的同时，可以大幅缩短换流路径，降低换流回路杂感。
结合参照图2和图4所示，在一些实施例中，本申请的基板可以包括第一基板1及设置于第一基板1的第二基板2。第一基板1包括第一上导电层11、第一下导电层12以及位于第一上导电层11和第一下导电层12之间的第一中间绝缘层13；第二基板2包括第二上导电层21、第二下导电层22以及位于第二上导电层21和第二下导电层22之间的第二中间绝缘层23。第一基板1和第二基板2例如可以包括但不限于陶瓷基板。第一基板1的第一上导电层11和第一下导电层12、及第二基板2的第二上导电层21和第二下导电层22例如可以为铜层，第一基板1的第一中间绝缘层13和第二基板2的第二中间绝缘层23例如可以为陶瓷层。
图5揭示了本申请一个实施例的第一基板1的俯视图。如图5并结合参照图4所示，上桥芯片组31、下桥芯片组32、正极连接区域DC+、交流连接区域AC及多个信号连接区域设置于第一基板1。第一基板1的第一上导电层11包括相互间隔的第一导电区111和第二导电区112。其中，正极连接区域DC+位于第一基板1的第一导电区111。
如图4所示，负极连接区域DC-设置于第二基板2。图6揭示了本申请一个实施例的上桥芯片310和下桥芯片320安装于第一基板1的俯视示意图。结合参照图6所示，多个上桥芯片310的背面作为漏极d连接于第一导电区111，多个下桥芯片320的背面作为漏极d连接于第二导电区112。可选地，多个上桥芯片310和多个下桥芯片320的背面可以分别通过烧结层烧结至第一基板1的第一导电区111和第二导电区112。负极连接区域DC-位于第二基板2的第二上导电层21，第二基板2的第二下导电层22连接于第一基板1的第二导电区112。可选地，第二基板2的第二下导电层22可以通过焊接/烧结工艺焊接至第一基板1的第二导电区112。
如图1、图3和图4所示，多个上桥芯片310的正面作为源极s分别通过多个独立上金属片41电连接至第二导电区112，多个下桥芯片320的正面作为源极s分别通过多个独立下金属片42电连接至第二基板2的第二上导电层21。独立上金属片41和独立下金属片42例如可以包括但不限于铜箔片等。独立上金属片41和独立下金属片42的数量分别与上桥芯片310和下桥芯片320的数量相等。在本申请图示的实施例中，多个独立上金属片41为八个相同的上铜箔片，多个独立下金属片42为八个相同的下铜箔片。在一个实施例中，上铜箔片的两端可以通过焊接或烧结工艺分别电连接至上桥芯片310的正面和下桥芯片320所在的铜层（即第二导电区112），下铜箔片的两端可以通过焊接或烧结工艺分别电连接至下桥芯片320的正面和负极连接区域DC-所在的铜层（即第二上导电层21）。
图7揭示了本申请形成的半桥换流路径的一个示例的示意图。如图7所示，来自正极连接区域DC+的电流依次经过正极连接区域DC+所在的第一基板1的第一导电区111进入到多个并联连接的上桥芯片310，经过上桥芯片310作为漏极d的背面和上桥芯片310作为源极s的正面，然后，借助独立上金属片41流经到第一基板1的第二导电区112，进入到多个并联连接的下桥芯片320，经过下桥芯片320作为漏极d的背面和下桥芯片320作为源极s的正面，接着，借助独立下金属片42流经到第二基板2的第二上导电层21，并最终通过负极连接区域DC-所在的第二上导电层21输出至负极连接区域DC-，完成换流。本申请可以大幅缩短换流路径，降低换流回路杂感。
本申请的半桥结构100通过将负极连接区域DC-单独设置于第二基板2上，使得下桥芯片组32的电流可以借助独立下金属片42流入到第二基板2的第二上导电层21，可以使得第一基板1的第二导电区112的区域更加完整，第二导电区112可以具有如图5所示的更大一片的面积区域，从而可以进一步降低路径杂感；另外，通过采用这种3D结构，可以使得整个半桥结构100的结构更加精简、紧凑。
当然，可以理解的是，本申请的半桥结构100并不局限于将正极连接区域DC+和负极连接区域DC-分别设置于两块基板（即第一基板1和第二基板2）上。在其他实施例中，本申请的半桥结构100也可以将正极连接区域DC+和负极连接区域DC-分别设置于同一块基板上，其同样可以具有图5所示的缩短换流路径，降低换流回路杂感的有益技术效果。
继续参照图3所示，多个信号连接区域可以包括上桥芯片组的多个信号连接区域113、下桥芯片组32的多个信号连接区域114，多个信号连接区域113、114分别包括多个栅极信号连接区域1131、1141。
分布在正极连接区域DC+各侧的多个并联连接的上桥芯片310构成上桥芯片分组，分布在正极连接区域DC+相对两侧的上桥芯片分组分别独立控制。相应地，分布在负极连接区域DC-各侧的多个并联连接的下桥芯片320构成下桥芯片分组，分布在负极连接区域DC-相对两侧的上桥芯片分组分别独立控制。
其中，每组上桥芯片分组对应一个栅极信号连接区域1131，每组上桥芯片分组中的各上桥芯片310的栅极g通过第一上导电线51连接至栅极信号连接区域1131。相应地，每组下桥芯片分组对应一个栅极信号连接区域1141，每组下桥芯片分组中的各下桥芯片320的栅极g通过第一下导电线52对应连接至栅极信号连接区域1141。
在一些实施例中，栅极信号连接区域1131具有多个连接落点1136，每个连接落点1136通过第一上导电线51对应连接一个上桥芯片310的栅极g，每组上桥芯片分组中的各上桥芯片310之间可以通过调整第一上导电线51的长度和连接落点1136的位置调整各上桥芯片310的栅极驱动杂感。相应地，栅极信号连接区域1141具有多个连接落点1146，每个连接落点1146通过第一下导电线52对应连接一个下桥芯片320的栅极g，每组下桥芯片分组中的各下桥芯片320之间可以通过调整第一下导电线52的长度和连接落点1146的位置调整各下桥芯片320的栅极驱动杂感。
为了区分连接各上桥芯片310的第一上导电线51在栅极信号连接区域1131上的连接落点1136的位置、以及连接各下桥芯片320的第一下导电线52在栅极信号连接区域1141上的连接落点1146的位置，可以预先通过仿真来确定多个连接落点1136在栅极信号连接区域1131的位置和多个连接落点1146在栅极信号连接区域1141的位置，并且，例如通过激光在落点位置的外围作出相应的标记。从而，在制备过程中，可以方便地利用第一上导电线51将各上桥芯片310正确地连接至对应的连接落点1136、及利用第一下导电线52将各下桥芯片320正确地连接至对应的连接落点1146。
本申请的半桥结构100通过对各上桥芯片分组和各下桥芯片分组实行独立控制，能够缩短各芯片分组中的各栅极连接线的路径，从而能够减小栅极驱动回路杂散电感，通过调整第一导电线（具体地，包括第一上导电线51和第一下导电线52）长度与连接落点，从而能降低栅极驱动回路杂感差异性。
继续参照图3，多个信号连接区域113还包括多个源极信号连接区域1132，每组上桥芯片分组对应一个源极信号连接区域1132。相应地，多个信号连接区域114还包括多个源极信号连接区域1142，每组下桥芯片分组对应一个源极信号连接区域1142。
在一些实施例中，各上桥芯片分组中的其中一个上桥芯片310的源极s通过第二上导电线53对应连接至源极信号连接区域1132，且每相邻两个上桥芯片310的源极s之间通过第三上导电线55连接，从而将各上桥芯片分组中的上桥芯片310的源极s连接至同一个源极信号连接区域1132。相应地，各下桥芯片分组中的其中一个下桥芯片320的源极s通过第二下导电线54对应连接至源极信号连接区域1142，且每相邻两个下桥芯片320的源极s之间通过第三下导电线56连接，从而将各下桥芯片分组中的下桥芯片320的源极s连接至同一个源极信号连接区域1142。
上述各导电线例如可以包括但不限于铝线等。上述各导电线可以通过键合工艺与相应的结构进行电连接。
在一些实施例中，本申请的半桥结构100还可以包括温敏电阻R，温敏电阻R设置于基板上，可以用于检测半桥结构100中的芯片总体温度。温敏电阻R例如可以包括NTC（Negative Temperature Coefficient，负温度系数）温敏电阻。多个信号连接区域113还包括温敏电阻4的信号连接区域1133、1134，温敏电阻R连接于信号连接区域1133，并且，温敏电阻R还通过第四导电线57连接于信号连接区域1134。
如图3所示，在一些实施例中，温敏电阻R处于正极连接区域DC+和负极连接区域DC-的中心连线设置。
本申请的半桥结构100通过将温敏电阻R设置于正极连接区域DC+和负极连接区域DC-的中心连线，可以使得温敏电阻R处于更加靠近上桥芯片组31与下桥芯片组32分布的中心轴线的位置，温敏电阻R的这种靠近芯片分布的对称中心线的设置方式，可以有利于提升结温监测准确性。
在一些实施例中，多个信号连接区域还包括用于连接监测信号端子的监测信号连接区域1135、1145，监测信号连接区域1135可以位于第一导电区111，监测信号连接区域1145可以位于第二导电区112。
如图3、图4和图5所示，正极连接区域DC+和负极连接区域DC-基本位于基板的中部区域，交流连接区域AC靠近基板的第一端部设置。
在基板包括第一基板1和第二基板2的实施例中，正极连接区域DC+和负极连接区域DC-基本位于第一基板1的中部区域，交流连接区域AC靠近第一基板1的第一端部设置，并且，交流连接区域AC位于第一基板1的第二导电区112。
在一些实施例中，多个上桥芯片组31的信号连接区域113与温敏电阻R的信号连接区域1133、1134分布在第一基板1的第一侧边，下桥芯片组32的信号连接区域114分布在第一基板1的第二侧边，第一侧边与第二侧边相对，并与第一端部相邻。
图8揭示了本申请另一个实施例的半桥结构100的立体图。如图8所示，在一些实施例中，本申请的半桥结构100还包括塑封外壳6。塑封外壳6可以用来将基板和芯片组包覆在内。其中，在半桥结构100塑封后，正极连接区域DC+、负极连接区域DC-、交流连接区域AC、信号连接区域113、114中每个连接区域的至少一部分裸露在塑封外壳6外，从而可以方便地从外部来安装功率母排和/或信号端子。
另外，本申请的信号连接区域裸露在塑封外壳6之外，从而提供了信号端子选择的便利性，可以根据实际应用需要来选用不同信号端子的形状，提供多种连接方式。
图9揭示了本申请又一个实施例的半桥结构100的立体示意图。如图9所示，在一些实施例中，本申请的半桥结构100还可以包括多个信号端子71、72。多个信号端子71、72分别对应连接于裸露在塑封外壳6之外的多个信号连接区域113、114。
图10揭示了本申请再一个实施例的半桥结构100的立体示意图。如图10所示，在一些实施例中，本申请的半桥结构100还可以包括正直流母排81、负直流母排82和交流母排83。正直流母排81和负直流母排82可以从外部连接至裸露在塑封外壳6外的正极连接区域DC+和负极连接区域DC-，交流母排83可以从外部连接至裸露在塑封外壳6外的交流连接区域AC。
图11揭示了本申请一个实施例的正直流母排81和负直流母排82的立体示意图。如图11所示，在一些实施例中，正直流母排81具有第一连接部811和第一平面主体部812，负直流母排82具有第二连接部821和第二平面主体部822。第一连接部811用于连接至正极连接区域DC+，第二连接部821用于连接至负极连接区域DC-，第一平面主体部812和第二平面主体部822相互重叠且间隔设置，间隔区域可以使用绝缘材料。
本申请的半桥结构100通过将上桥芯片组31中的多个上桥芯片310分别对称设置在正极连接区域DC+的相对两侧，下桥芯片组32中的多个下桥芯片320分别对称设置在负极连接区域DC-的相对两侧，这种正极连接区域DC+和负极连接区域DC-的中间布局方式，使得正直流母排81和负直流母排82能够更好的实现叠层，从而使正直流母排81和负直流母排82实现互感，降低系统级杂散电感。
在一些实施例中，第一平面主体部812和第二平面主体部822具有位于同一端的相对的第一侧和第二侧。正直流母排81还具有第一过渡部813，第一过渡部813连接第一连接部811和第一平面主体部812的第一侧；负直流母排82还具有第二过渡部823，第二过渡部823连接第二连接部821和第二平面主体部822的第二侧。正直流母排81的第一过渡部813和负直流母排82的第二过渡部823具有不同的高度，从而可以使得正直流母排81的第一平面主体部812和负直流母排82的第二平面主体部822之间相互间隔开，在隔开区域可以使用绝缘材料。
在一些实施例中，交流母排83从基板的第一端部延伸出，正直流母排81的第一平面主体部812和负直流母排82的第二平面主体部822从基板的第二端部延伸出，第二端部与第一端部相对。即，如图10所示，交流母排83从塑封外壳6的一端延伸出，而正直流母排81的第一平面主体部812和负直流母排82的第二平面主体部822则从塑封外壳6的相对的另一端延伸出。
需要说明的是，本申请在半桥结构100的产品制造端可以仅提供塑封后的尚未安装信号端子和功率母排的模块结构，例如图8所示的模块结构，其中，信号端子和功率母排可以在应用端再进行安装。当然，本申请也可以根据应用端客户的需求提供图9或图10所示的模块结构，本申请在此并不做限制。
本申请还提供了一种功率模块200。图12揭示了本申请一个实施例的功率模块200的整体结构示意图。如图12所示，本申请的功率模块200包括三个如上各个实施例所述的半桥结构100及散热基板9，三个半桥结构100均连接至散热基板9。
图13揭示了本申请一个实施例的功率模块200的全桥电路拓扑图。如图13所示，三个半桥结构100中的三个芯片组L1、L2、L3构成一个全桥电路。在每一个芯片组中，正极连接区域DC+与上桥芯片310的漏极d电连接，上桥芯片310的源极s与下桥芯片320的漏极d电连接，负极连接区域DC-与下桥芯片320的源极s电连接，交流连接区域AC分别与上桥芯片310的源极s及下桥芯片320的漏极d电连接。
本申请的功率模块200通过采用如上各个实施例所述的半桥结构100及具有该功率模块200的车辆可以具有与上面所述的半桥结构100大体相类似的有益技术效果，故，在此不再赘述。
本申请还提供了一种功率模块的制备方法。图14揭示了本申请一个实施例的功率模块的制备方法的流程图。如图14所示，本申请一个实施例的功率模块的制备方法可以包括步骤S1至步骤S5。
在步骤S1中，提供基板，在基板上设有第一导电区111、第二导电区112、第三导电区和多个信号连接区域，第一导电区111包括正极连接区域DC+，第二导电区112包括交流连接区域AC，第三导电区包括负极连接区域DC-。
在步骤S2中，将多个上桥芯片310和多个下桥芯片320分别连接至第一导电区111和第二导电区112。
在步骤S3中，将各上桥芯片310的正面和各下桥芯片320的正面分别通过独立金属片（具体地，独立上金属片41和独立下金属片42）对应连接至第二导电区112和第三导电区。
在步骤S4中，将各上桥芯片310的栅极g和各下桥芯片320的栅极g分别通过导电线对应连接至信号连接区域。
在步骤S5中，对基板进行塑封，并裸露出基板上的正极连接区域DC+、负极连接区域DC-、交流连接区域AC及信号连接区域中每个连接区域的至少一部分，以得到塑封后的半桥结构100。
通过本申请的功率模块的制备方法制备出来的功率模块可以具有较低的功率回路寄生电感；另外，在制备过程中，通过将功率连接区域及信号连接区域裸露在塑封外壳6之外，从而可以大为减小整个模块的体积，并且，可以非常方便地从塑封外壳6的外部安装信号端子及功率母排；此外，可以根据实际应用需求来选择信号端子及功率母排的安装时机，并且，可以在模块塑封之后方便地根据应用端的需求来变换合适类型的信号端子。
在一些实施例中，步骤S1的提供基板包括：提供第一基板1和第二基板2，其中，在第一基板1上设有第一导电区111、第二导电区112及信号连接区域，在第二基板2上设有第三导电区。在这种情况下，步骤S6还可以包括：将第二基板2电连接于第一基板1。从而，可以精简第一基板1的图案化金属结构。
在一些实施例中，第一基板1包括第一上导电层11、第一下导电层12以及位于第一上导电层11和第一下导电层12之间的第一中间绝缘层13，第二基板2包括第二上导电层21、第二下导电层22以及位于第二上导电层21和第二下导电层22之间的第二中间绝缘层23，其中，第一基板1的第一上导电层11包括第一导电区111、第二导电区112及信号连接区域，第二基板2的第二上导电层21包括第三导电区。在步骤S3中，可以将第二基板2的第二下导电层22电连接于第一基板1的第二导电区112。从而，可以使得第一基板1上的第二导电区112更加完整，使得第二导电区112可以具有一大片面积区域，从而可以进一步降低路径杂感。
在一些实施例中，步骤S2的将多个上桥芯片310和多个下桥芯片320分别连接至第一导电区111和第二导电区112可以包括步骤S21和步骤S22。在步骤S21中，将多个上桥芯片310分别对称连接在正极连接区域DC+相对两侧的第一导电区111。在步骤S22中，将多个下桥芯片320分别对称连接在负极连接区域DC-相对两侧的第二导电区112，其中，对称设置的两个区域内的芯片数量相同。从而，可以大幅缩短换流路径，降低换流回路杂感。而且，还可以降低不同并联回路之间的差异性。
在一些实施例中，信号连接区域包括位于基板相对的第一侧边和第二侧边的信号连接区域113、114。步骤S4的将各上桥芯片310的栅极g和各下桥芯片320的栅极g分别通过导电线对应连接至信号连接区域可以包括步骤S41和步骤S42。在步骤S41中，可以将各上桥芯片310的栅极g通过第一上导电线51对应连接至位于基板的第一侧边的信号连接区域113。在步骤S42中，可以将各下桥芯片320的栅极g通过第一下导电线52对应连接至位于基板的第二侧边的信号连接区域114。
其中，信号连接区域113包括栅极信号连接区域1131，信号连接区域114包括栅极信号连接区域1141。在一些实施例中，将各上桥芯片310的栅极g通过第一上导电线51对应连接至基板的第一侧边的信号连接区域113包括：将位于正极连接区域DC+各侧的多个上桥芯片310作为一个独立控制的上桥芯片310分组并将其各上桥芯片310的栅极g通过第一上导电线51连接至第一侧边的一个栅极信号连接区域1131；相应地，将各下桥芯片320的栅极g通过第一下导电线52对应连接至基板的第二侧边的信号连接区域114包括：将位于负极连接区域DC-各侧的多个下桥芯片320作为一个独立控制的下桥芯片320分组并将其各下桥芯片320的栅极g通过第一下导电线52连接至第二侧边的一个栅极信号连接区域1141。从而，可以实现各上桥芯片310分组和各下桥芯片320分组的独立控制。
在一些实施例中，本申请的功率模块的制备方法还包括：预先通过仿真确定第一上导电线51在栅极信号连接区域1131上的多个连接落点1136的位置及第一下导电线52在栅极信号连接区域1141上的多个连接落点1146的位置并通过激光在落点位置的外围作出相应的标记，从而可以准确地将各上桥芯片310分组中的各上桥芯片310的栅极g通过第一上导电线51对应连接至栅极信号连接区域1131上的各连接落点1136；及将各下桥芯片320分组中的各下桥芯片320的栅极g通过第一下导电线52对应连接至栅极信号连接区域1141下的各连接落点1146。
在一些实施例中，本申请的功率模块的制备方法还可以包括：将温敏电阻R设置在处于正极连接区域DC+和负极连接区域DC-的中心连线的信号连接区域。从而，可以提高模块内部芯片温度的监测精度。
在一些实施例中，本申请的功率模块的制备方法还可以包括步骤S6。在步骤S9中，将三个塑封后的半桥结构100连接至散热基板9，以形成全桥模块。
在一些实施例中，本申请的功率模块的制备方法还可以包括步骤S7。在步骤S7中，将信号端子连接在塑封后裸露在半桥结构100的塑封外壳6外的信号连接区域上。
在一些实施例中，本申请的功率模块的制备方法还可以包括步骤S81至步骤S83。
在步骤S81中，提供正直流母排81和负直流母排82，其中，正直流母排81具有第一连接部811和第一平面主体部812，负直流母排82具有第二连接部821和第二平面主体部822。
在步骤S82中，将正直流母排81的第一连接部811和负直流母排82的第二连接部821分别连接在塑封后裸露在半桥结构100的塑封外壳6外的正极连接区域DC+和负极连接区域DC-，并且，正直流母排81的第一平面主体部812和负直流母排82的第二平面主体部822相互重叠且间隔地从塑封外壳6的一端延伸出。
在步骤S83中，将交流母排83连接在塑封外壳6外的交流连接区域AC，并且，交流母排83从塑封外壳6相对的另一端延伸出。
其中，步骤S7及步骤S81至步骤S83可以根据实际应用需要在步骤S6之前或之后进行。
以下结合图示来详细说明本申请的功率模块的制备方法的一个具体实例的步骤。
首先提供如图5中所示的第一基板1和如图4中所示的第二基板2。
烧结步骤：如图6所示，将所有上桥芯片310和所有下桥芯片320通过烧结工艺分别烧结至第一基板1的第一导电区111和第二导电区112。
焊接步骤：如图7所示，将第二基板2的第二下导电层22焊接在第一基板1的第二导电区112，各独立上金属片41分别焊接在各上桥芯片310的表面及第一基板1的第二导电区112，各独立下金属片42分别焊接在各下桥芯片320的表面及第二基板2的第二上导电层21，温敏电阻R的一端焊接在第一基板1的信号连接区域。其中，在该焊接步骤中，可以将各待焊接元件和焊料放置在对应的焊接位置，并通过夹具加以固定之后，可以一同放入焊接炉内一次性完成焊接。
打线步骤：如图3所示，将各上桥芯片310和各下桥芯片320的栅极g分别通过键合工艺键合连接至对应的信号连接区域、以及将温敏电阻R的另一端通过键合工艺键合连接到另一信号连接区域。
塑封步骤：如图8所示，对完成上述步骤后的基板进行塑封。
端子焊接步骤：如图9所示，将各信号端子分别焊接至塑封后裸露在塑封外壳6外的信号连接区域。
母排焊接步骤：如图10所示，将功率母排分别焊接至塑封后裸露在塑封外壳6外的对应功率焊盘。
系统焊接步骤：如图12所示，将三个半桥结构100分别焊接至散热基板9，一次性完成焊接。
当然，上述端子焊接步骤和母排焊接步骤也可以在系统焊接步骤完成之后进行，也可以在应用端由客户自行完成。
可以理解的是，以上功率模块的制备方法的具体步骤仅作为本申请的一个具体示例，然而，本申请的功率模块的制备方法并不局限于上述具体步骤，在其他实施例中，可以对上述步骤进行适当拆分、合并或者省略等，另外，上述步骤的顺序及其采取的具体工艺也可以根据实际情况进行适当调整。
以上对本申请实施例所提供的功率模块的制备方法进行了详细的介绍。本文中应用了具体个例对本申请实施例的功率模块的制备方法进行了阐述，以上实施例的说明只是用于帮助理解本申请的核心思想，并不用以限制本申请。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请的精神和原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也均应落入本申请所附权利要求书的保护范围内。

Claims (9)

1.一种功率模块的制备方法，其特征在于：包括：
提供基板，在所述基板上设有第一导电区、第二导电区、第三导电区和多个信号连接区域，所述第一导电区包括正极连接区域，所述第二导电区包括交流连接区域，所述第三导电区包括负极连接区域；
将多个上桥芯片和多个下桥芯片分别连接至所述第一导电区和所述第二导电区；
将各上桥芯片的正面和各下桥芯片的正面分别通过独立金属片连接至所述第二导电区和所述第三导电区；
将各上桥芯片的栅极和各下桥芯片的栅极分别通过导电线对应连接至所述信号连接区域；以及
对所述基板进行塑封，并裸露出所述基板上的所述正极连接区域、所述负极连接区域、所述交流连接区域及所述信号连接区域中每个连接区域的至少一部分，以得到塑封后的半桥结构，
所述提供基板包括：
提供第一基板和第二基板，其中，在所述第一基板上设有所述第一导电区、所述第二导电区及所述信号连接区域，在所述第二基板上设有所述第三导电区，
所述制备方法还包括：
将所述第二基板电连接于所述第一基板，
所述第一基板包括第一上导电层、第一下导电层以及位于所述第一上导电层和所述第一下导电层之间的第一中间绝缘层，所述第二基板包括第二上导电层、第二下导电层以及位于所述第二上导电层和所述第二下导电层之间的第二中间绝缘层，其中，所述第一基板的所述第一上导电层包括所述第一导电区、所述第二导电区及所述信号连接区域，所述第二基板的所述第二上导电层包括所述第三导电区，
所述将所述第二基板电连接于所述第一基板包括：
将所述第二基板的所述第二下导电层电连接于所述第一基板的所述第二导电区。
2.如权利要求1所述的制备方法，其特征在于：所述将多个上桥芯片和多个下桥芯片分别连接至所述第一导电区和所述第二导电区包括：
将多个所述上桥芯片分别对称连接在所述正极连接区域相对两侧的所述第一导电区；及
将多个所述下桥芯片分别对称连接在所述负极连接区域相对两侧的所述第二导电区，其中，对称设置的两个区域内的芯片数量相同。
3.如权利要求2所述的制备方法，其特征在于：所述信号连接区域包括位于所述基板相对的第一侧边和第二侧边的信号连接区域，所述将各上桥芯片的栅极和各下桥芯片的栅极分别通过导电线对应连接至所述信号连接区域包括：
将各上桥芯片的栅极通过第一上导电线对应连接至位于所述基板的第一侧边的所述信号连接区域；及
将各下桥芯片的栅极通过第一下导电线对应连接至位于所述基板的第二侧边的所述信号连接区域。
4.如权利要求3所述的制备方法，其特征在于：所述信号连接区域包括栅极信号连接区域，其中，
所述将各上桥芯片的栅极通过第一上导电线对应连接至所述基板的第一侧边的所述信号连接区域包括：将位于所述正极连接区域各侧的多个上桥芯片作为一个独立控制的上桥芯片分组并将其各上桥芯片的栅极通过第一上导电线连接至所述第一侧边的一个栅极信号连接区域；
所述将各下桥芯片的栅极通过第一下导电线对应连接至所述基板的第二侧边的所述信号连接区域包括：将位于所述负极连接区域各侧的多个下桥芯片作为一个独立控制的下桥芯片分组并将其各下桥芯片的栅极通过第一下导电线连接至所述第二侧边的一个栅极信号连接区域。
5.如权利要求4所述的制备方法，其特征在于：还包括：
预先通过仿真确定第一上导电线和第一下导电线在所述栅极信号连接区域上的多个连接落点的位置并通过激光在落点位置的外围作出相应的标记，
其中，将各上桥芯片分组中的各上桥芯片的栅极通过第一上导电线对应连接至所述第一侧边的所述栅极信号连接区域上的各连接落点；
将各下桥芯片分组中的各下桥芯片的栅极通过第一下导电线对应连接至所述第二侧边的所述栅极信号连接区域下的各连接落点。
6.如权利要求2所述的制备方法，其特征在于：还包括：
将温敏电阻设置在处于所述正极连接区域和所述负极连接区域的中心连线的信号连接区域。
7.如权利要求1所述的制备方法，其特征在于：还包括：
将三个塑封后的半桥结构连接至散热基板，以形成全桥模块。
8.如权利要求1至7中任一项所述的制备方法，其特征在于：还包括：
将信号端子连接在塑封后裸露在所述半桥结构的塑封外壳外的所述信号连接区域上。
9.如权利要求1至7中任一项所述的制备方法，其特征在于：还包括：
提供正直流母排和负直流母排，所述正直流母排具有第一连接部和第一平面主体部，所述负直流母排具有第二连接部和第二平面主体部；
将所述正直流母排的所述第一连接部和所述负直流母排的所述第二连接部分别连接在塑封后裸露在所述半桥结构的塑封外壳外的所述正极连接区域和所述负极连接区域，并且，所述正直流母排的所述第一平面主体部和所述负直流母排的所述第二平面主体部相互重叠且间隔地从所述塑封外壳的一端延伸出；及
将交流母排连接在所述塑封外壳外的所述交流连接区域，并且，所述交流母排从所述塑封外壳相对的另一端延伸出。
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