CN118102863A - 半导体多层电容器、制造方法以及电子设备 - Google Patents

Abstract

本发明公开了一种半导体多层电容器、电子设备以及制造方法，涉及半导体集成制造领域。半导体多层电容器的制造方法包括在电容单元结构中形成贯穿至缓冲层的初始沟槽、第一初始通孔和第二初始通孔；经蚀刻后分别形成若干沟槽、第一通孔和第二通孔；再在三者中分别填充绝缘材料形成绝缘条和绝缘环；其中电容单元结构包括第一导电层、第二导电层和绝缘层，最后沉积导电材料，在第一通孔中形成与第一导电层电连接的第一导电柱，在第二通孔中形成与第二导电层电连接的第二导电柱。由于第一导电层和第二导电层的材料不同，对初始沟槽、第一初始通孔和第二初始通进行蚀刻时，可选择性缩进两个导电层中的一者为绝缘条和绝缘环提供容纳空间。

Description

半导体多层电容器、制造方法以及电子设备

技术领域

本发明涉及半导体集成制造领域，尤其涉及一种堆叠而成的半导体多层电容器及其制造方法，以及包含半导体多层电容器的电子设备。

背景技术

在半导体领域中，多层电容器是指若干电容单元结构堆叠而形成的电容器。其中，电容单元结构是指按导电层、绝缘层、导电层、绝缘层堆叠形成的结构。

按各电容单元结构的导电层面积是否相同，可将现有的多层堆叠结构的电容器分为两类。第一类为各电容单元结构的导电层面积不同，各电容单元结构按导电层的面积减少进行堆叠，使得不同的电容单元结构的外周形成阶梯状，该阶梯状有利于实现同类导电层之间的电连接。但是，同类导电层常设置非对准的导电柱并通过引线进行连接，不利于导电距离的缩短，将产生较大的连接损失。另外。该类多层电容器由于结构本身呈阶梯状，电容器的单位面积利用率不高；并且电容单元结构堆叠的数量有限，大容量的该类多层电容器无法实现小型化。

第二类为各电容单元结构的导电层面积相同，在相同数量的电容单元结构情况下，相较于前者该类多层电容器的单位面积利用率显著提升。加工第二类多层电容器时，常按电容单元结构进行加工，沉积完成一个电容单元结构后需要对其进行刻蚀开孔并填充材料，加工工艺复杂且效率低。另外，第二类多层电容器的电容单元结构的堆叠数量受限于工艺技术及堆叠薄膜层的应力。

发明内容

为了解决上述问题，本发明提供一种半导体多层电容器，其单位面积的电容容值大且加工工艺简单。本发明还提供一种半导体多层电容器的制造方法，可简化工艺流程、提高加工效率，且加工形成的多层电容器，单位面积的电容容值大。

本公开的第一方面提供一种半导体多层电容器的制造防范，包括以下步骤：在衬底上形成绝缘缓冲层；在绝缘缓冲层上顺次形成多组电容单元结构，每组电容单元结构包括第一导电层、第二导电层和两个绝缘层，其中，两个绝缘层分别设置于第二导电层的两侧，第一导电层和第二导电层的材料不同；在多组电容单元结构中形成贯穿至绝缘缓冲层的若干初始沟槽，使若干初始沟槽将多组电容单元结构分隔成若干子电容；在每个子电容中形成贯穿至绝缘缓冲层的第一初始通孔和第二初始通孔；对所形成的若干初始沟槽进行蚀刻，使第一导电层和第二导电层横向缩进形成具有沟槽横向尺寸扩大部的若干沟槽；对所形成的第一初始通孔和第二初始通孔分别进行蚀刻，形成通孔尺寸在第二导电层处横向尺寸增大的第一通孔和在第一导电层处横向尺寸增大的第二通孔；在若干沟槽、第一通孔和第二通孔中填充绝缘材料后刻蚀该绝缘材料，分别在沟槽横向尺寸扩大部形成绝缘条，在第一通孔和第二通孔中横向尺寸增大处形成第一绝缘环和第二绝缘环；在若干沟槽、第一通孔和第二通孔中沉积导电材料，在沟槽中形成隔离体，在第一通孔中形成与第一导电层电连接的第一导电柱，在第二通孔中形成与第二导电层电连接的第二导电柱，其中，隔离体通过绝缘条与第一导电层、第二导电层绝缘，第一导电柱通过第一绝缘环与第二导电层绝缘，第二导电柱通过第二绝缘环与第一导电层绝缘。

优选地，第一导电柱与多组电容单元结构的第一导电层均电连接，第二导电柱与多组电容单元结构的第二导电层均电连接。

优选地，在蚀刻步骤中，采用第一刻蚀液蚀刻第一初始通孔和初始沟槽分别得到第一通孔和第一中间沟槽，采用第二刻蚀液蚀刻第二初始通孔和第一中间沟槽分别得到第二通孔和沟槽。其中，在第一刻蚀液中，第二导电层和第一导电层、绝缘层的蚀刻速率比均为2：1以上；在第二刻蚀液中，第一导电层和第二导电层、绝缘层的蚀刻速率比均为2：1以上。更优选地，在第一刻蚀液中，第一导电层的刻蚀速率大于绝缘层的刻蚀速率；在第二刻蚀液中，第二导电层的刻蚀速率大于绝缘层的刻蚀速率。

在一些实施例中，第一初始通孔具有第一横向初始尺寸，第二初始通孔具有第二横向初始尺寸，初始沟槽具有第三横向初始尺寸。第三横向初始尺寸大于第一横向初始尺寸，且大于第二横向初始尺寸。采用原子气相沉积的方式在若干沟槽、第一通孔和第二通孔中沉积导电材料形成隔离体、第一导电柱和第二导电柱。

优选地，在刻蚀第一初始通孔和第二初始通孔中的一者时，先使用保护材料填充其中的另一者。

优选地，形成第一绝缘环、第二绝缘环和绝缘条的方法为：在第一通孔和第二通孔中分别填充绝缘材料直至使第一通孔和第二通孔中横向尺寸增大处填充满绝缘材料且保留贯穿通道，在沟槽中填充绝缘材料直至使沟槽横向尺寸扩大部填充满绝缘材料且保留贯穿通道；刻蚀去除第一通孔、第二通孔和沟槽中的部分绝缘材料，使第一导电层的限定第一通孔的内侧壁暴露，使第二导电层的限定第二通孔的内侧壁暴露，使绝缘层的限定沟槽的内侧壁暴露。

可选地，在第一通孔、第二通孔中沉积导电材料形成第一导电柱和第二导电柱时，在最上层的绝缘层上形成导电膜；去除部分导电膜使连接至第一导电柱的导电膜与连接至第二导电柱的导电膜形成明显的物理分隔；将若干子电容的第一导电柱均电连接，将若干子电容的第二导电柱均电连接。

可选地，第一导电层、第二导电层、第一导电柱、第二导电柱和隔离体的材料选自掺杂多晶硅、掺杂非晶硅、掺杂多晶硅锗、掺杂非晶硅锗、铝、钨、铜、镍、钛、钴、钼、硫化钼、硫化钨、氮化钛合金、氮化钛硅中的一种或多种。可选地，绝缘层、第一绝缘环、第二绝缘环及绝缘条的材料选自二氧化硅、氮化硅、氧化铪、氧化铝、氧化锆、氧化钛或氧化钌中的一种或几种。

可选地，在多组电容单元结构上进一步堆叠多个多组电容单元结构后，重复前述制造方法，使得各个多组电容单元结构的第一导电柱均电连接，各个多组电容单元结构的第二导电柱均电连接。

本公开的第二方面提供一种半导体多层电容器，包括衬底、多组电容单元结构、第一导电柱、第二导电柱和隔离体。顺次堆叠的多组电容单元结构设置于衬底上表面，每组电容单元结构包括第一导电层、第二导电层和两个绝缘层，其中，两个绝缘层分别设置于第二导电层的两侧，且第一导电层和第二导电层的材料不同。贯穿多组电容单元结构的若干沟槽，若干沟槽将多组电容单元结构分隔成若干子电容，若干沟槽具有位于第一导电层和第二导电层的沟槽横向尺寸扩大部每个子电容中具有贯穿多组电容单元结构的第一通孔和第二通孔，其中，第一通孔和第二通孔中分别具有横向尺寸扩大部分。第一通孔容纳第一导电柱，第一导电柱与第一导电层电连接，第一导电柱与第二导电层间设有环绕第一导电柱的第一绝缘环，其中，第一绝缘环设置于第一通孔中横向尺寸扩大部分中。第二导电柱，第二通孔容纳第二导电柱，第二导电柱与第二导电层电连接，第二导电柱与第一导电层间设有环绕第二导电柱的第二绝缘环，其中，第二绝缘环设置于第二通孔中横向尺寸扩大部分中。隔离体设置于若干沟槽内，绝缘条设置于沟槽横向尺寸扩大部，隔离体通过绝缘条与第一导电层、第二导电层绝缘。优选地，第一导电柱与多组电容单元结构的第一导电层均电连接，第二导电柱与多组电容单元结构的第二导电层均电连接。

在一些实施例中，若干沟槽被构造成十字型、长条型或是网格型的图案。

在一些实施例中，第一通孔具有分别由第二导电层内侧壁、第一导电层内侧壁及绝缘层内侧壁限定的第一横向尺寸、第二横向尺寸、第三横向尺寸。第二通孔具有分别由第一导电层内侧壁、第二导电层内侧壁及绝缘层内侧壁限定的第四横向尺寸、第五横向尺寸、第六横向尺寸。优选地，第一横向尺寸和第三横向尺寸的差值与第二横向尺寸和第三横向尺寸的差值的比值大于等于10:1，第四横向尺寸和第六横向尺寸的差值与第五横向尺寸与第六横向尺寸的差值的比值大于等于10:1。

优选地，隔离体的内部中空。特别地，隔离体的厚度分别大于等于第一导电柱、第二导电柱位于绝缘层的部分的横向宽度的一半。可选地，隔离体的中空横向尺寸大于等于第一导电柱、第二导电柱位于绝缘层的部分的横向宽度的一半。

优选地，第一横向尺寸和第三横向尺寸的差值的一半大于等于10nm，第四横向尺寸和第六横向尺寸的差值的一半大于等于10nm。

可选地，第一导电层、第二导电层、隔离体、第一导电柱和第二导电柱的材料选自掺杂多晶硅、掺杂非晶硅、掺杂多晶硅锗、掺杂非晶硅锗、铝、钨、铜、镍、钛、钴、钼、硫化钼、硫化钨、氮化钛合金、氮化钛硅中的一种或多种。可选地，绝缘层、第一绝缘环、第二绝缘环及绝缘条的材料选自二氧化硅、氮化硅、氧化铪、氧化铝、氧化锆、氧化钛或氧化钌中的一种或几种。

可选地，半导体多层电容器还包括第一电极端子、第二电极端子，每个第一导电柱的顶部设有相对应的第一电极端子，每个第二导电柱的顶部设有相对应的第二电极端子。第一连接部和第二连接部，每个第一导电柱通过相对应的第一电极端子电连接至第一连接部，每个第二导电柱通过相对应的第二电极端子电连接至第二连接部。

可选地，半导体多层电容器还包括在多组电容单元结构上进一步重复堆叠的多个多组电容单元结构，其中各个多组电容单元结构的第一导电柱均电连接，各个多组电容单元结构的第二导电柱均电连接。

本公开的第三方面还提供一种电子设备，该电子设备包括本公开的第二方面提供的一个或多个半导体多层电容器。

本公开的特点及优点包括：

本公开提供的半导体多层电容器的制造方法可先堆叠多组电容单元结构，再采用干法刻蚀工艺对所有的电容单元结构开设通孔，也即实现多层结构的开孔和自对准，然后采用湿法刻蚀工艺对两种材料导电层的通孔进行侧向(横向)刻蚀。由于电容器中的两种导电层材料不同，两种导电层在同种刻蚀液中具有不同的蚀刻速率，使得两种导电层的横向刻蚀宽度(横向缩进)区别明显，然后，在缩进多的导电层填充绝缘材料(介电质)形成绝缘环。另外，各电容单元结构的导电柱无需独立形成，可在一个工序中完成，实现自对准接触。综上，本公开的制造方法，可简化多层电容器的制造流程，并提高加工效率。

另外，通过该方法制造具有沟槽的半导体多层电容器，可同时刻蚀第一初始通孔、第二初始通孔及初始沟槽，并同时填充绝缘材料后同时刻蚀形成第一绝缘环、第二绝缘环和绝缘条，还可同时沉积导电材料形成第一导电柱、第二导电柱和隔离体，可简化制造流程并缩短制造时间。

本公开提供的半导体多层电容器的各电容结构单元的导电层面积相同，即在俯视透视时，各电容结构单元的第一导电层、第二导电层均重合。该多层电容器不仅提高了两种导电层材料的利用率，也提高了电容的单位面积利用率，从而提高电容容量。另外，由于第二导电层与第一导电柱之间设有第一绝缘环，该结构使得第二导电层与第一导电柱之间电隔离效果良好。同时，由于第一导电层与第二导电柱之间设有第二绝缘环，该结构使得第一导电层与第二导电柱之间电隔离效果良好。

另外，本公开提供的半导体多层电容器设有若干沟槽，可有效避免纵向堆叠的薄膜层(多组电容单元结构)因应力而断裂。在沟槽中设置隔离体有利于增加半导体多层电容器整体结构的强度，进一步避免各子电容因应力而断裂。

附图说明

为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了本公开的一种半导体多层电容器的剖视示意图；

图2示出了图1中A处的放大示意图，其中去除了图1中的第一导电柱及第一绝缘环；

图3示出了图1中B处的放大示意图，其中去除了图1中的第二导电柱及第二绝缘环；

图4示出了图1中A处的放大示意图；

图5示出了图1中B处的放大示意图；

图6示出了本公开的另一种半导体多层电容器的剖视示意图；

图7示出了图6中C处的放大示意图，其中去除了图6中的隔离体及绝缘条；

图8示出了图6中的半导体多层电容器的一种实施方式；

图9示出了图8所示的各子电容的第一导电柱、第二导电柱分别电连接的示意图；

图10至图18示出了本公开的半导体多层电容器的制造流程示意图。

附图标记说明：

100-半导体多层电容器，101a-第一连接部，101b-第二连接部，102-绝缘材料，102a-第一绝缘环，102b-第二绝缘环，103a-横向尺寸扩大部分，103b-横向尺寸扩大部分，104a-第一通孔，104b-第二通孔，105-保护材料，107-导电材料，107a-第一电极端子，107b-第二电极端子，108-沟槽，109-绝缘条，111-沟槽横向尺寸扩大部，112a-第一初始通孔，112b-第二初始通孔，114-初始沟槽；

110-子电容，120-子电容，130-子电容，140-子电容；

a1-第一横向尺寸，a2-第二横向尺寸，a3-第三横向尺寸，b1-第四横向尺寸，b2-第五横向尺寸，b3-第六横向尺寸，c1-第七横向尺寸，c2-第八横向尺寸，c3-第九横向尺寸；

10-衬底，20-绝缘缓冲层；

30-第一导电层，32-内侧壁，34-内侧壁，33-纵向虚拟柱体，36-内侧壁；

40-第二导电层，42-内侧壁，44-内侧壁，43-纵向虚拟柱体，46-内侧壁；

50-绝缘层，52-内侧壁，54-内侧壁，56-内侧壁；

60a-第一导电柱，61a-主体，62a-凸部，60b-第二导电柱，61b-主体，62b-凸部；

70-隔离体，72-凹槽。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开的一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。

本发明公开了一种平面堆栈型(即纵向堆叠型)的半导体多层电容器100。该半导体多层电容器100包括衬底10，若干第一导电层30、若干第二导电层40及若干绝缘层50，该些第一导电层30和该些第二导电40隔着绝缘层50沿纵向交替布置。其中，第一导电层30与第二导电层40选自不同的导电材料，若干第一导电层30之间电连接，若干第二导电层40之间电连接，绝缘层50设置于两种导电层之间。其中，相邻的第一导电层30与第二导电层40分别构成一个电容单元，相邻的电容单元具有共用的导电层，若第一导电层30和第二导电层40分别为m层，则多层电容器100具有2m-1个电容单元。电连接的若干第一导电层30相当于半导体多层电容器100的一个极板，电连接的若干第二导电层40相当于半导体多层电容器100的另一个极板，半导体多层电容器100通过纵向堆叠第一导电层和第二导电层扩大电容极板的表面积，提高单位面积的电容值，从而提高电容容量。

具体地，参见图1至图5，半导体多层电容器100包括衬底10，在衬底10的上表面设置绝缘缓冲层20(种子层)，若干第一导电层30、绝缘层50、第二导电层40顺次生长于缓冲层20之上。衬底10作为电容载体，示例性的可以为半导体衬底、绝缘衬底或导电衬底等与半导体工艺兼容的衬底材料即可，例如单晶/多晶硅衬底(Si)、绝缘体上硅衬底(SOI)、III-V族元素的化合物衬底、玻璃、二氧化硅、碳陶瓷片等。下面以硅衬底为例进行说明，第一导电层30与衬底10两者热膨胀系数相差较大，在两者之间设置绝缘缓冲层20可缓冲两者因直接接触而产生的应力作用，从而提高第一导电层30的附着力，并实现后续工艺器件与硅衬底的隔离。绝缘缓冲层20的材料可以是半导体领域常用的缓冲绝缘材料，具体可以是氧化硅、氮化硅、氧化铪、氧化铝、氧化锆、氧化钛或氧化钌等具有高介电常数的材料，绝缘缓冲层20的厚度示例性的可以为10nm-500nm之间。

继续参见图1，第一导电层30和第二导电层40沿纵向交替布置，且第一导电层30和第二导电层40两两之间设置绝缘层50。在一些实施例中，绝缘层50还设置于最上层的第二导电层40上。此时，可以把由下到上纵向布置的第一导电层30、绝缘层50、第二导电层40可构成一组电容单元结构，半导体多层电容器100包括沿纵向堆叠的多组电容单元结构。第一导电层30、第二导电层40的材料可以选自掺杂多晶硅、掺杂非晶硅、掺杂多晶硅锗、掺杂非晶硅锗、铝、钨、铜、镍、钛、钴、钼、硫化钼、硫化钨、氮化钛合金、氮化钛硅中的一种，或前述金属的多种合金，但第一导电层30和第二导电层40的材料不同，两种材料分别在湿法蚀刻或者干法蚀刻时，蚀刻速率不同，优选蚀刻速率比应大于等于2:1。例如，在第一刻蚀液中，第一导电层30的蚀刻速率慢，第二导电层40的蚀刻速率快，优选第二导电层40与第一导电层30的蚀刻速率比大于等于2:1，更优选地大于等于10:1；在第二刻蚀液中，第一导电层30的蚀刻速率快，第二导电层40的蚀刻速率慢，优选第一导电层30与第二导电层40的蚀刻速率比大于等于2:1，更优选地大于等于10:1。导电层30、40的厚度介于1nm和90000nm之间，具体的厚度可根据电容器产品的实际需要选取，用以调整电阻，阻抗，容抗，感抗，频率等特征参数。绝缘层50的材料选自二氧化硅、氮化硅、氧化铪、氧化铝、氧化锆、氧化钛或氧化钌等具有高介电常数的材料。绝缘层50的厚度介于1nm和90000nm之间，具体的厚度可根据电容器产品的实际需要选取，用以调整耐压参数，漏电参数，电容值，频率参数。其中绝缘层50和导电层30、40的厚度可相同或不同。

参见图2至图5，半导体多层电容器100还包括第一通孔104a、第二通孔104b、第一导电柱60a和第二导电柱60b。第一通孔104a和第二通孔104b贯穿纵向堆叠的若干第一导电层30、第二导电层40及绝缘层50(即贯穿多组电容单元结构)。第一通孔104a中具有横向尺寸扩大部分103a，第二通孔104b中具有横向尺寸扩大部分103b。第一通孔104a用于容纳第一导电柱60a，若干第一导电层30相互之间通过第一导电柱60a电连接，第一导电柱60a与第二导电层40之间设有环绕第一导电柱60a的第一绝缘环102a，第一绝缘环102a设置于第一通孔104a中横向尺寸扩大部分103a。第二通孔104b用于容纳第二导电柱60b，若干第二导电层40相互之间通过第二导电柱60b电连接，第二导电柱60b与第一导电层30间设有环绕第二导电柱60b的第二绝缘环102b，第二绝缘环102b设置于第二通孔104b中横向尺寸扩大部分103b。其中，横向尺寸扩大部分103a是指第一通孔104a中位于第一导电层的内侧壁32所形成的纵向虚拟柱体33以外的部分，横向尺寸扩大部分103b是指第二通孔104b中位于第二导电层的内侧壁44所形成的纵向虚拟柱体43以外的部分，后面将详细介绍。

在此不对绝缘环102a、102b的横向厚度做具体限定，只要满足绝缘要求即可，即满足第二导电层40与第一导电柱60a之间电隔离(绝缘)，第一导电层30与第二导电柱60b之间电隔离(绝缘)。例如，绝缘环102a、102b的横向厚度可以是5nm、10nm、20nm、30nm等。其中，绝缘环102a、102b的横向厚度是指垂直于纵向堆叠方向的厚度，即绝缘环的内侧壁与外侧壁之间的横向距离，绝缘环的外侧壁的横向尺寸大于内侧壁的横向尺寸。优选地，为了确保较好的绝缘效果，绝缘环102a、102b的横向厚度大于10nm。优选地，在一些实施例中，绝缘环102a、102b的横向厚度大于等于绝缘层50的纵向厚度。绝缘环102a、102b的材料选自二氧化硅、氮化硅、氧化铪、氧化铝、氧化锆、氧化钛或氧化钌等具有高介电常数的材料。

更具体地，参见图1至图5，第一通孔104a、第二通孔104b的横截面形状可以是方形、椭圆形、圆形等，此处不做具体限定。优选地，第一通孔104a、第二通孔104b的横截面形状为圆形。第一通孔104a分别由第一导电层的内侧壁32、绝缘层的内侧壁52以及第二导电层的内侧壁42限定。第二通孔104b分别由第一导电层的内侧壁34、绝缘层的内侧壁54以及第二导电层的内侧壁44限定。第一绝缘环102a的外侧壁与第二导电层的内侧壁42接触，第一导电柱60a的形状由第一导电层的内侧壁32、绝缘层的内侧壁52及第一绝缘环102a的内侧壁所限定。第二绝缘环102b的外侧壁与第一导电层的内侧壁34接触，第二导电柱60b的形状由第二绝缘环102b的内侧壁、绝缘层的内侧壁54及第二导电层的内侧壁44所限定。

在第一导电层30，第一通孔104a的横向尺寸小于第二通孔104b的横向尺寸；在第二导电层40，第一通孔104a的横向尺寸大于第二通孔104b的横向尺寸。忽略工艺误差，在一些实施例中，在第一通孔104a中，纵向堆叠的不同材料层具有多种横向尺寸，相同材料层具有相同的横向尺寸；在第二通孔104b中，纵向堆叠的不同材料层具有多种横向尺寸，相同材料层具有相同的横向尺寸。

半导体多层电容器100的第一通孔104a是由具有第一横向初始尺寸的第一初始通孔经第一刻蚀液刻蚀而成，由于纵向堆叠的不同材料层具有不同的蚀刻速率，从而形成横向尺寸扩大部分103a。同理，第二通孔104b是由具有第二横向初始尺寸的第二初始通孔经第二刻蚀液刻蚀而成，从而形成横向尺寸扩大部分103b。

对于绝缘层50的刻蚀速率可不做具体地限定。优选地，在一些实施例中，绝缘层50和导电层30、40的材料相比具有低的蚀刻选择比，具体范围为0～0.5。也就是说，在第一刻蚀液和第二刻蚀液中，绝缘层50的蚀刻速率小于导电层30、40的蚀刻速率。此时，第一刻蚀液和第二刻蚀液对绝缘层50的蚀刻作用可忽略不计。在该些实施例中，获得参见图2、图3所示的横向尺寸扩大部分103a、103b，其中，第一通孔104a中的横向尺寸扩大部分103a位于第二导电层40，第二通孔104b中的横向尺寸扩大部分103b位于第一导电层30。

下面详细对半导体多层电容器100进行介绍。

具体地，参见图2和图4，第一通孔104a具有纵向分布的第一横向尺寸a1、第二横向尺寸a2和第三横向尺寸a3。其中，第一横向尺寸a1为第二导电层的内侧壁42的横向尺寸，第二横向尺寸a2为第一导电层的内侧壁32的横向尺寸，第三横向尺寸a3为绝缘层的内侧壁52的横向尺寸。第一绝缘环102a的外侧壁紧贴第二导电层的内侧壁42，第一绝缘环102a的外侧壁的横向宽度等于第一横向尺寸a1。某些实施例中，绝缘环102a内侧壁的横向宽度大于或等于第二横向尺寸a2。在一些实施例中，第一导电层的内侧壁32的横向尺寸与绝缘层的内侧壁52的横向尺寸相等(即第二横向尺寸a2等于第三横向尺寸a3)，绝缘环102a内侧壁的横向宽度等于第二横向尺寸a2。此时，在第一刻蚀液中，第一导电层30和绝缘层50基本不被蚀刻。在另一些实施例中，第一导电层30的内侧壁32的横向尺寸大于绝缘层50的内侧壁52的横向尺寸，绝缘层的内侧壁52的横向尺寸等于第二横向尺寸a2。此时，在第一刻蚀液中，第二导电层40、第一导电层30和绝缘层50的刻蚀速度依次减慢。第一导电柱60a的侧壁分别与第一导电的内侧壁32、绝缘层的内侧壁52、第一绝缘环102a的内侧壁接触。

优选地，在第一刻蚀液中，当第二导电层40与第一导电层30的蚀刻速率比为10:1以上时，限定第一通孔104a的内侧壁42横向缩进距离与内侧壁32横向缩进距离的比值为10:1以上。其中，内侧壁42横向缩进距离为内侧壁42与位于第二导电层40的初始通孔内侧壁之间的横向距离，内侧壁32横向缩进距离为内侧壁32与位于第一导电层30的初始通孔内侧壁之间的横向距离。

具体地，绝缘层50和导电层30、40的材料相比具较低的蚀刻选择比，具体范围为0～0.1，第一刻蚀液和第二刻蚀液对绝缘层50的蚀刻作用可忽略不计，此时可把第一通孔104a的初始通孔的横向尺寸看做绝缘层的内侧壁52的横向尺寸，即第一横向初始尺寸为第三横向尺寸a3。在优选的实施例中，继续参见图4，绝缘层的内侧壁52与第二导电层的内侧壁42之间的距离(即内侧壁42横向缩进距离)至少为绝缘层的内侧壁52与第一导电层的内侧壁32之间的距离(即内侧壁32横向缩进距离)的10倍。也就是说，第一横向尺寸a1和第三横向尺寸a3的差值与第二横向尺寸a2和第三横向尺寸a3的差值的比值大于或等于10:1。例如，第一横向尺寸a1与第三横向尺寸a3的差值为60nm，第二横向尺寸a2和第三横向尺寸a3的差值小于等于6nm，则前述两差值的比值大于等于10:1。优选地，第一绝缘环102a的横向厚度大于等于27nm。

同样，继续参见图3和图5，第二通孔104b具有纵向分布的第四横向尺寸b1、第五横向尺寸b2和第六横向尺寸b3。其中，第四横向尺寸b1为第一导电层的内侧壁34的横向尺寸，第五横向尺寸b2为第二导电层的内侧壁44的横向尺寸，第六横向尺寸为绝缘层的内侧壁54的横向尺寸。第二绝缘环102b的外侧壁紧贴第一导电层的内侧壁34，第二绝缘环102b的外侧壁的横向宽度等于第四横向尺寸。第二绝缘环102b内侧壁的横向宽度大于或等于第二导电层的内侧壁44的横向尺寸。在一些实施例中，第二导电层的内侧壁44的横向尺寸与绝缘层50的内侧壁54的横向尺寸相等(即第五横向尺寸b2等于第六横向尺寸b3)，绝缘环102b内侧壁的横向宽度等于第五横向尺寸b2。此时，在第二刻蚀液中，第二导电层40和绝缘层50基本不被蚀刻。在另一些实施例中，第二导电层40的内侧壁44的横向尺寸大于绝缘层50的内侧壁54的横向尺寸，绝缘环102b内侧壁的横向宽度等于第五横向尺寸b2。此时，在第二刻蚀液中，第一导电层30、第二导电层40和绝缘层50的刻蚀速度依次减慢。第二导电柱60b的侧壁分别与第二导电层的内侧壁44、绝缘层的内侧壁54、第二绝缘环102b的内侧壁接触。

优选地，在第二刻蚀液中，当第一导电层30与第二导电层40的蚀刻速率比为10:1以上时，限定第二通孔104b的内侧壁34横向缩进距离与内侧壁44横向缩进距离的比值为10:1以上。其中，内侧壁34横向缩进距离为内侧壁34与位于第一导电层30的初始通孔内侧壁之间的横向距离，内侧壁44横向缩进距离为内侧壁44与位于第二导电层40的初始通孔内侧壁之间的横向距离。

具体地，绝缘层50和导电层30、40的材料相比具有较低的蚀刻选择比，此时可把第二通孔104b的初始通孔的横向尺寸看做绝缘层的内侧壁54的横向尺寸，即第二横向初始尺寸为第六横向尺寸b3。在优选的实施例中，继续参见图5，绝缘层的内侧壁54与第一导电层的内侧壁34之间的距离(即内侧壁34横向缩进距离)至少为绝缘层的内侧壁54与第二导电层的内侧壁44之间的距离(即内侧壁44横向缩进距离)的10倍。也就是说，第四横向尺寸b1和第六横向尺寸b3的差值与第五横向尺寸b2和第六横向尺寸b3的差值的比值大于或等于10:1。例如，第四横向尺寸b1与第六横向尺寸b3的差值为60nm，第五横向尺寸b23和第六横向尺寸b3的差值小于等于6，则前述两差值的比值大于等于10:1。优选地，第二绝缘环102b的横向厚度大于等于27nm。

更优选地，第一通孔104a、第二通孔104b的横截面形状均被构造圆形。横向尺寸a1、a2、a3分别为第二导电层的内侧壁42、第一导电层的内侧壁32及绝缘层的内侧壁52的直径；横向尺寸b1、b2、b3分别为第一导电层的内侧壁34、第二导电层的内侧壁44及绝缘层的内侧壁54的直径。此时，绝缘环102a、102b被构造成圆环状，绝缘环102a的外侧壁的直径为第一横向尺寸a1，绝缘环102a的内侧壁的直径为第三横向尺寸a3。

相应地，参见图4，第一导电柱60a被构造成柱体，该柱体包括主体61a和沿主体61a纵向布置的凸部62a。其中，凸部62a位于第一导电层30和第二导电层40。具体地，第一导电柱60a的主体61a被构造成具有直径为第三横向尺寸a3的圆柱体，凸部62a被构造成具有外径为第二横向尺寸a2的圆环。

相应地，参见图5，第二导电柱60b也被构造柱体，该主体包括主体61b和沿主体61b纵向布置的凸部62b。其中，凸部62b位于第一导电层30和第二导电层40。具体地，第二导电柱60b的主体61b被构造成具有直径为第六横向尺寸b3的圆柱体，凸部62b被构造成具有外径为第五横向尺寸b2的圆环。

需要补充的是，凸部62a、62b不是必需的，当第一导电层的内侧壁32、绝缘环102a内侧壁、绝缘层的内侧壁52的直径相等时，第一导电柱60a可被构造成具有前述直径的圆柱体。当第二导电层的内侧壁44、绝缘环102b内侧壁、绝缘层的内侧壁54的直径相等时，第二导电柱60b可被构造成具有前述直径的圆柱体。

继续参见图1，在一些实施例中，半导体多层电容器100还包括设置于最上层绝缘层50上的第一电极端子107a和第二电极端子107b，其中，第一电极端子107a与第一导电柱60a电连接，第二电极端子107b与第二导电柱60b电连接。设置第一电极端子107a和第二电极端子107b方便半导体多层电容器100与其他电子元件电连接。优选地，第一导电柱60a在衬底10上的投影位于第一电极端子107a在衬底10上的投影内，第二导电柱60b在衬底10上的投影位于第二电极端子107b与在衬底10上的投影内。

参见图6至图9，本发明还公开了一种半导体多层电容器100’。与半导体多层电容器100相比，半导体多层电容器100’还设有贯穿多组电容单元结构的若干沟槽108，若干沟槽108具有位于第一导电层30、第二导电层40的沟槽横向尺寸扩大部111，沟槽横向尺寸扩大部111内设有绝缘条109，若干沟槽108内设有应力缓冲层70。参见图6及图8，若干沟槽108将多组电容单元结构分隔成若干子电容。具体地，若干沟槽108可以被构造成十字型、长条型、网格型的图案。例如，参见图8，若干沟槽108被构造成十字型，半导体多层电容器100’被分隔为4个子电容，具体为子电容110、120、130、140。设置若干沟槽108，可有效避免纵向堆叠的薄膜层(多组电容单元结构)因应力而断裂。在沟槽108中设置应力缓冲层70有利于增加半导体多层电容器100’整体结构的强度，进一步避免各子电容因应力而断裂，提高了电容器件以及电路系统的可靠性。，

下面参见图7，具体介绍沟槽108的结构。沟槽108由绝缘层50的内侧壁56、第一导电层的内侧壁36及第二导电层的内侧壁46限定，且内侧壁36、内侧壁46分别限定的横向尺寸均大于内侧壁56所限定的横向尺寸。沟槽横向尺寸扩大部111是指沟槽108中位于绝缘层50的内侧壁56所形成的平面外侧的部分，沟槽横向尺寸扩大部111位于沟槽108的两侧。沟槽108是由具有第三横向初始尺寸的初始沟槽经刻蚀而成，配合纵向堆叠的薄膜层在第一刻蚀液和第二刻蚀液中具有不同的蚀刻速率，从而形成沟槽横向尺寸扩大部111。

优选地，在一些实施例中，内侧壁36和内侧壁46齐平，沟槽108具有纵向交替布置的第七横向尺寸c1和第八横向尺寸c2，其中第七横向尺寸c1为绝缘层50的内侧壁56所述限定的横向尺寸，第八横向尺寸c2为第一导电层30的内侧壁36(或第二导电层40的内侧壁46)所述限定的横向尺寸。

继续参见图6，绝缘条109设置于沟槽横向尺寸扩大部111，绝缘条109被构造成长条状。应力缓冲层70设置于沟槽108内，应力缓冲层70通过绝缘条109进一步与第一导电层30、第二导电层40绝缘。应力缓冲层70的外侧紧贴绝缘条109的侧壁及绝缘层50的内侧壁56，应力缓冲层70有利于使各子电容的纵向堆叠的薄膜层形成一个整体，使电容所有应力释放在延展性能较好的应力缓冲层70，增强了电容整体的结构延展性，有效避免纵向叠层断裂。另外，当若干沟槽108连通时，应力缓冲层70被构成一个整体，可进一步增强半导体多层电容器100’整体结构的强度。例如，若干沟槽108被构造成十字型，应力缓冲层70被构造成十字型，应力缓冲层70为一个整体。

优选地，应力缓冲层70的内部中空，具有位于中部的凹槽72。设置凹槽72，有利于各子电容内部的应力释放。应力缓冲层70包括两个侧壁和一个底壁，应力缓冲层70两侧壁外侧的横向尺寸为第七横向尺寸，两侧壁内侧(即凹槽72)的横向尺寸为第九横向尺寸。优选地，应力缓冲层70的侧壁的厚度分别大于等于第一导电柱、第二导电柱位于绝缘层的部分的横向宽度的一半，即第七横向尺寸c1与第九横向尺寸c3差值的一半大于等于第三横向尺寸a3的一半，以及第七横向尺寸c1与第九横向尺寸c3差值的一半大于等于第六横向尺寸b3的一半。更优选地，应力缓冲层70的第九横向尺寸(即中空横向尺寸)大于等于第一导电柱、第二导电柱位于绝缘层的部分的横向宽度的一半，即第九横向尺寸c3的一半大于等于第三横向尺寸a3的一半，以及第六横向尺寸b3的一半。在一些实施例中，应力缓冲层70的两侧壁的厚度与底壁的厚度相等。

绝缘条109的材料选自二氧化硅、氮化硅、氧化铪、氧化铝、氧化锆、氧化钛或氧化钌等具有高介电常数的材料。优选地，绝缘条109的材料与绝缘环102a、102b的材料相同。应力缓冲层70的材料选自任意适合半导体工艺的材料，且有利于增强半导体多层电容器100’结构强度的材料。优选地，应力缓冲层70的材料与第一导电柱、第二导电柱的材料相同。

参见图8，为了方便各子电容的第一导电柱、第二导电柱的电连接，可将第一导电柱、第二导电柱并排设置，从而使第一电极端子107a和第二电极端子107b并排设置。参见图9，半导体多层电容器100’还包括第一连接部101a和第二连接部101b，各子电容的第一导电柱均通过其对应的第一电极端子107a电连接至第一连接部101a，各子电容的第二导电柱均通过对应的第二电极端子107a电连接至第二连接部101b。具体地，第一连接部101a具有横向延伸部和设置于横向延伸部一侧的两个纵向延伸部。其中，第一连接部101a的横向延伸部分别与子电容110的第一电极端子107a、子电容120的第一电极端子电连接；一个纵向延伸部与子电容130的第一电极端子107a电连接，并与子电容130的第二电极端子107b之间设置绝缘材料；另一个纵向延伸部与子电容140的第一电极端子107a，并与子电容140的第二电极端子107b之间设置绝缘材料。第二连接部101b与第一连接部101a的结构相似，只是第二连接部101b电连接至第二电极端子107b并与第一电极端子107a之间电隔离，此处不再赘述。

在一些实施例中，半导体多层电容器100、100’的衬底10中还设置有分别连接至导电柱60a、60b的引线，通过该引线可与其他电子元件电连接。

本公开还提供一种半导体多层电容器100、100’，在前述的多组电容单元结构上进一步重复堆叠一个或多个多组电容单元结构。其中，各个多组电容单元结构的第一导电柱均电连接，各个多组电容单元结构的第二导电柱均电连接。特别地，纵向堆叠的多个多组电容单元结构中，每组电容单元结构里相同的材料层具有相同的尺寸。

可以理解的是，所述各导电层的材料、各介电层的材料和绝缘材料的选择、厚度的设置是根据电容器具体的参数要求来进行具体选择的，本公开虽然对其材料和厚度进行了示意性说明，但并不意味着对其进行具体的限定。本领域技术人员应当理解的是，电容器单元结构的数量可以根据实际需要灵活设置，在本公开中不对其进行具体限制。本公开主要在于通过电容器结构的设置以实现耐压调整容易，产品均一性容易控制，生产成本低、封装的便捷性好。本公开的电容器结构可广泛应用于多片封装、通讯基站、电动汽车、高端医疗、光通讯、航空航天等有高可靠需求微型电路中，应用市场非常广阔。

本公开还提供一种电子设备，该电子设备包括上述实施方案中的任一种或几种半导体多层电容器100、100’。该电子设备示例性的为跨阻放大器(TIA)、光收发组件(ROSA/TOSA)、同步光纤网络(SONET)、宽带测试装置等。

另外，需要说明的是，在电子设备中，可设置一个或多个半导体多层电容器100、100’，并根据需要，将多个半导体多层电容器100、100’通过并联或串联的方式连接。当多个半导体多层电容器100、100’并联连接时，可以增加电容总容量。特别地，根据实际需要，可将多个多层电容器100、100’纵向叠加设置(并联连接)，将每个第一导电柱60a电连接，每个第二导电柱60b电连接，有利于增加单位电容值。

本发明还公开一种半导体多层电容器100’的制造方法。该方法采用湿法刻蚀工艺对两种不同材料的导电层进行侧向刻蚀，由于两种导电层的横向刻蚀宽度(横向缩进)存在区别，可简化半导体多层电容器100’的制造流程，提高加工效率，并实现自对准接触。另外，在加工过程中，可自对准形成绝缘条、绝缘环，有利于进一步简化半导体多层电容器100’的制造流程，并提高加工效率。下面结合图10至图18，详细介绍半导体多层电容器100’的制造流程。

参见图10，先在衬底10上形成绝缘缓冲层20，再在绝缘缓冲层20上顺次形成若干组电容单元结构。其中，该电容单元结构为顺次沉积的第一导电层30、绝缘层50、第二导电层40和绝缘层50。具体地，在衬底10的上表面沉积缓冲层20，例如，通过热氧化或化学气相沉积(CVD)制作绝缘缓冲层20。然后，进行交替叠层的工序，具体而言，在绝缘缓冲层20上顺次沉积多组第一导电层30、绝缘层50、第二导电层40和绝缘层50的交替叠层。此处的沉积方式可为适宜的半导体加工工艺中的成膜工艺，在此不作限制，任何物理或化学的成膜工艺，都是合适的，通过沉积形成薄膜。

各层的材料如前所述，此处不再赘述。特别地，采用本制造方法的第一导电层30和第二导电层40的材料不同，且两种材料分别在第一刻蚀液和第二刻蚀液中进行刻蚀时，蚀刻速率不同，优选地，其蚀刻比应大于2：1。在第一刻蚀液中，第一导电层30的蚀刻速率慢，第二导电层40的蚀刻速率快，优选地，第二导电层40与第一导电层30的蚀刻速率比应大于2：1；在第二刻蚀液中，第一导电层30的蚀刻速率快，第二导电层40的蚀刻速率慢，优选地，第一导电层与第二导电层的蚀刻速率比应大于2：1。另外，绝缘层50的材料和导电层30、40的材料可具有低的蚀刻选择比，具体范围为0～0.5。优选地，蚀刻选择比为0～0.1，进而在后续湿法刻蚀工艺中，导电层30、40中的任意一者被横向缩进，但对绝缘层50的横向影响甚微。

参见图11，在前述沉积的多组电容单元结构中形成贯穿至绝缘缓冲层20的若干初始沟槽114，以及同时形成贯穿至绝缘缓冲层20的第一初始通孔112a和第二初始通孔112b，若干初始沟槽114将多组电容单元结构分隔成若干子电容。其中，第一初始通孔112a、第二初始通孔112b、初始沟槽114分别具有横向初始尺寸。可选地，初始沟槽114的初始横向尺寸大于初始通孔112a、112b的初始横向尺寸。可忽略刻蚀溶液对绝缘层50的蚀刻作用，三者的横向初始尺寸分别为第三横向尺寸a3、第六横向尺寸b3和第七横向尺寸c1。具体地，可采用干法刻蚀的方式形成第一初始通孔112a、第二初始通孔112b及初始沟槽114，例如，电感耦合等离子体刻蚀(ICP)或深反应离子刻蚀(DRIE)等。更具体地，在最上层的绝缘层50涂覆光刻胶，曝光、显影形成通孔和沟槽光刻图形，在干法腐蚀工艺中利用等离子体对第一导电层30、第二导电层40、绝缘层50进行轰击，第一导电层30、第二导电层40和绝缘层50发生物理或化学反应的方式形成初始通孔112a、112b、初始沟槽114。在加工中需注意控制刻蚀时间，避免第一初始通孔112a、第二初始通孔112b、初始沟槽114贯穿至缓冲层20。

参见图12至图15，采用第一刻蚀液刻蚀第一初始通孔112a和初始沟槽114，分别形成第一通孔104a和第一中间沟槽，采用第二刻蚀液刻蚀第二初始通孔112b和第一中间沟槽，分别形成第二通孔104b和沟槽108。

具体地，参见图12，采用第一刻蚀液刻蚀第一初始通孔112a和初始沟槽，在第一初始通孔112a处形成通孔尺寸在第二导电层处横向尺寸增大的第一通孔。由于第一刻蚀液对第二导电层40的刻蚀速率大于第一导电层30的刻蚀速率，因此，第一刻蚀液对第一初始通孔112a的侧壁进行腐蚀时，第二导电层40被横向缩进明显，但对第一导电层30的横向影响甚微。忽略第一刻蚀液对绝缘层50的蚀刻作用，在一些实施例中，第一初始通孔的侧壁被刻蚀后，第一通孔在绝缘层50的横向尺寸为第三横向尺寸a3，第一通孔在第二导电层40的横向尺寸为第一横向尺寸a1，第一通孔104a在第一导电层30的横向尺寸为第二横向尺寸a2。在另一些实施例中，在第一刻蚀液中，第一导电层30与绝缘层50基本不被刻蚀，限定第一通孔104a的第一导电层30的内侧壁32的横向尺寸与绝缘层50的内侧壁52的横向尺寸相等，即第二横向尺寸a2等于第三横向尺寸a3。初始沟槽处形成第一中间沟槽，第一中间沟槽中第二导电层40被横向缩进明显。

另外，在刻蚀第一初始通孔112a时，为了避免第一刻蚀液腐蚀第二初始通孔112b，需对第二初始通孔112b进行保护。例如，在刻蚀第一初始通孔112a前，先在第二初始通孔112b中填充保护材料105。保护材料105可以是光刻胶等。参见图12，在第二初始通孔112b中通过旋涂的方式填充光刻胶以使得光刻胶填满第二初始通孔112b中溢出，或者在第二初始通孔112b中填充其它易被刻蚀液去除的牺牲材料。

参见图13，形成第一通孔104a后，完全去除第二初始通孔112b中的保护材料105(例如：光刻胶)使第二初始通孔112b的侧壁暴露。在第一通孔104a中填充保护材料105，避免刻蚀第二初始通孔112b时继续刻蚀第一通孔104a。具体地，在一些实施例中，先去除第二初始通孔112b中的保护材料105，再在第一通孔104a中填充保护材料105。

选用第二刻蚀液刻蚀第二初始通孔112b和第一中间沟槽，形成通孔尺寸在第一导电层处横向尺寸增大的第二通孔104b。在第二刻蚀液中，第一导电层材料的刻蚀速率大于第二导电层材料的刻蚀速率，因此，第二刻蚀液对第二初始通孔112b的侧壁进行腐蚀时，第一导电层30被横向缩进明显，但对第二导电层40的横向影响甚微。另外，第二刻蚀液对绝缘层50的横向影响也更小，基本可忽略不计。在某些实施例中，忽略第二刻蚀液对绝缘层50的刻蚀作用，第二初始通孔112b的侧壁被刻蚀后，第二通孔104b在绝缘层50的横向尺寸为第六横向尺寸b3，第二通孔104b在第一导电层30的横向尺寸为第四横向尺寸b1，第二通孔104b在第二导电层40的横向尺寸为第五横向尺寸b2。在另一些实施例中，在第二刻蚀液中，第二导电层40与绝缘层50基本不被刻蚀，限定第二通孔104b的第二导电层40的内侧壁44与绝缘层50的内侧壁54的横向尺寸相等，即第五横向尺寸b2等于第六横向尺寸b3。第一中间沟槽中第一导电层40被横向缩进明显从而形成沟槽108，得到如图14所示的结构。

下面参见图15、图16，形成绝缘环和绝缘条。参见图15，在通孔104a、104b及沟槽108中填充绝缘材料。具体地，在通孔104a、104b中通过沉积的方式填充绝缘材料102，例如化学气相沉积(CVD)、原子气相沉积(ALD)等。优选地，采用ALD方式在通孔104a、104b及沟槽108中同时沉积绝缘材料102。更优选地，在一些实施例中，采用ALD方式使绝缘材料102在通孔104a中沉积形成如图15所示的形状，即在横向尺寸扩大部分103a、103b中填满绝缘材料102并在通孔104a、104b中形成贯穿通道，在沟槽横向尺寸扩大部111中填满绝缘材料102并在沟槽108中形成贯穿通道。形成贯穿通道有利于后续步骤中去除多余的绝缘材料102。可替代地，在一些实施例中，可在通孔104a、104b中填充满绝缘材料102，再通过刻蚀方式(例如，干法刻蚀)在绝缘材料102中形成贯穿至位于最下层的第一导电层的通道。填充的绝缘材料102可以是二氧化硅、氮化硅、氧化铪、氧化铝、氧化锆、氧化钛或氧化钌等具有高介电常数的材料。绝缘材料102与绝缘层50的材料可以相同，也可不同，在此不做具体限定。

去除第一通孔104a、第二通孔104b、沟槽108中的部分绝缘材料，同时形成第一绝缘环、第二绝缘环及绝缘条。具体地，可采用湿法刻蚀或干法刻蚀的方式去除部分绝缘材料102。优选地，采用湿法刻蚀去除部分绝缘材料102。具体地，采用刻蚀液刻蚀位于第一通孔104a中的绝缘材料102，使限定第一通孔104a的第一导电层的内侧壁32暴露，剩余的绝缘材料在第一通孔104a中的横向尺寸扩大部分形成第一绝缘环102a，例如，在第二导电层的内侧壁42和相邻的绝缘层50所限定的空间中形成第一绝缘环102a。采用刻蚀液刻蚀第二通孔104b中的部分绝缘材料，使第二导电层的内侧壁44暴露，剩余的绝缘材料在第二通孔104b中的横向尺寸扩大部分形成第二绝缘环102b，例如，在第一导电层的内侧壁34和相邻的绝缘层50所限定的空间中形成第二绝缘环102b。采用刻蚀液刻蚀沟槽108中的部分绝缘材料，使绝缘层50的限定沟槽的内侧壁暴露，剩余的绝缘材料在沟槽横向尺寸扩大部111内形成绝缘条109。特别地，可同时刻蚀第一通孔104a、第二通孔104b及沟槽108中的绝缘材料102。

更具体地，第一绝缘环102a的内侧壁的横向宽度等于第二横向尺寸a2，第一绝缘环102b的内侧壁的横向宽度等于第五横向尺寸b2，设置于同一导电层的两个绝缘条109相隔的距离等于第一横向尺寸c1。

优选地，第一横向尺寸a1等于第四横向尺寸b1，第二横向尺寸a2等于第五横向尺寸b2，第三横向尺寸a3等于第六横向尺寸b3。在通孔104a、104b中填充绝缘材料102后，刻蚀去除第一通孔104a、第二通孔104b中的部分绝缘材料102以分别形成第一绝缘环102a、第二绝缘环102b的步骤同时进行，缩短制造时间，并简化制造流程。

参见图17，在通孔104a、104b及沟槽108中沉积导电材料107，形成导电柱60a、60b和应力缓冲层70(此处可以命名为：应力缓冲层70)。第一导电柱60a与第一导电层30电连接，与第二导电层40通过第一绝缘环102a电隔离；第二导电柱60b与第二导电层40电连接，与第一导电层30通过第二绝缘环电隔离。应力缓冲层70与绝缘层50、绝缘条109接触，应力缓冲层70通过绝缘条109与导电层30、40电隔离。应力缓冲层70的外侧壁分别与相邻的子电容的绝缘层紧贴，从而使各子电容的纵向堆叠的薄膜层形成一个整体，并且各子电容也通过应力缓冲层70形成一个统一整体。设置沟槽108和应力缓冲层70，既能缓解纵向堆叠的多组电容单元结构的应力，又能增强子电容及电容整体的结构强度。具体地，沉积方式可为化学气相沉积(CVD)、原子气相沉积(ALD)等。优选地，采用ALD方式在通孔104a、104b及沟槽108中同时沉积导电材料107。导电材料107可以是在沉积工艺中使用的任意的导电材料，包括但不限于多晶硅、掺杂非晶硅、掺杂多晶硅锗、掺杂非晶硅锗、铝、钨、铜、镍、钛、钴、钼、硫化钼、硫化钨、氮化钛合金、氮化钛硅中的一种或前述金属的多种合金。导电材料107可以与导电层30、40中的一者材料相同，也可与两者都不同，在此不做限定。

需要特别说明的是，在通孔104a、104b中沉积导电材料107时，导电材料107与第一导电层30的内侧壁32、第二导电层40的内侧壁44接触后将形成低阻值的欧姆接触，即第一导电层30与第一导电柱60a的连接处为低阻值合金，第二导电层40与第二导电柱60b的连接处也为低阻值欧姆接触，可改善电连接，有利于降低电阻值。

优选地，当导电材料107填充满通孔104a、104b时，沟槽108中还具有贯穿通道，即应力缓冲层70的中部具有凹槽72。凹槽72有利于释放电容器所受外部应力，并且凹槽有利于半导体多层电容器散热。

可选地，在通孔104a、104b及沟槽108中沉积导电材料107并在最上层的绝缘层50上形成导电膜，如图17所示。见图18，去除部分导电膜使连接至第一导电柱60a的导电膜与连接至第二导电柱60b的导电膜形成明显的物理分隔，并且连接至第一导电柱60a的导电膜和连接至第二导电柱60b的导电膜均与应力缓冲层70电隔离。与第一导电柱60a电连接的导电膜为第一电极端子107a，与第二导电柱60b电连接的导电膜为第二电极端子107b。具体地，可通过刻蚀的方式去除部分导电膜。

可替代地，在通孔104a、104b中沉积导电材料107，形成导电柱60a、60b后，再在最上层的绝缘层50上沉积形成电极端子107a、107b。

继续沉积导电材料107形成与每个第一电极端子107a电连接的第一连接部101a，形成与每个第二电极端子107b电连接的第二连接部101b。第一连接部101a通过第一电极端子107a与第一导电柱电连接，第二连接部101b通过第二电极端子107b与第二导电柱电连接，从而将所有的子电容并联。未避免第一连接部101a与第二电极端子107b电连接，以及第二连接部101b与第一电极端子107a电连接，可在第一连接部101a与部分第二电极端子107b之间填充绝缘材料，第二连接部101b与部分第一电极端子107a之间填充绝缘材料。

可以理解的是，可参照上述的制造方法制造半导体多层电容器100。

本公开还提供一种半导体多层电容器的制造方法，在多组电容单元结构上进一步堆叠多个多组电容单元结构后，重复前述制造方法，使得各个所述多组电容单元结构的第一导电柱均电连接，各个所述多组电容单元结构的第二导电柱均电连接。具体地，在绝缘缓冲层20上加工完成一个多组电容单元结构后(包括干法刻蚀开孔、湿法刻蚀扩孔、形成绝缘环、绝缘条、导电柱、隔离体)，再往上继续堆叠一个新的多组电容单元结构，继续加工。

与现有的多层电容器制造方法相比，本公开的多层电容器的制造方法可先堆叠完需要的电容单元结构，再对堆叠后的电容单元结构进行刻蚀开孔。并且由于电容器中的两种导电层材料不同，两种导电层在同种刻蚀液中具有不同的蚀刻速率，使得两种导电层的横向缩进区别明显，然后，可直接在缩进多的导电层填充绝缘材料形成绝缘环。另外，各电容单元结构的导电柱无需独立形成，可在一个工序中完成，形成自对准接触。综上，本公开的制造方法简化多层电容器的制造流程，并提高加工效率。

另外，通过该方法制造具有沟槽的半导体多层电容器100’，可同时刻蚀第一初始通孔、第二初始通孔及初始沟槽，并同时填充绝缘材料102后同时刻蚀形成第一绝缘环、第二绝缘环和绝缘条，还可同时沉积导电材料107形成第一导电柱、第二导电柱和隔离体，可简化制造流程并缩短制造时间。

以上所述仅为本公开的几个实施例，本领域的技术人员依据申请文件公开的内容可以对本公开实施例进行各种改动或变型而不脱离本公开的精神和范围。

Claims (10)

1.一种半导体多层电容器的制造方法，其特征在于，包括如下步骤：

在衬底上形成缓冲层；

在缓冲层上顺次形成多组电容单元结构，每组电容单元结构包括第一导电层、第二导电层和一绝缘层，其中第一导电层和第二导电层的材料不同；

在所述多组电容单元结构中形成贯穿至所述缓冲层的若干初始沟槽，所述若干初始沟槽将所述多组电容单元结构分隔成若干子电容；在每个子电容中形成贯穿至所述缓冲层的第一初始通孔和第二初始通孔；

对所形成的若干初始沟槽进行蚀刻，使所述第一导电层和第二导电层横向缩进形成具有沟槽横向尺寸扩大部的若干沟槽；

对第一初始通孔和第二初始通孔分别进行蚀刻，形成在所述第二导电层处通孔横向尺寸增大的第一通孔和在第一导电层处通孔横向尺寸增大的第二通孔；

在所述若干沟槽、所述第一通孔和第二通孔中自适应填充绝缘材料后刻蚀该绝缘材料，分别在所述沟槽横向尺寸扩大部形成绝缘条，在第一通孔中通孔横向尺寸增大处形成第一绝缘环和在第二通孔横向尺寸增大处形成第二绝缘环；

在所述第一通孔和第二通孔中沉积导电材料在所述第一通孔中形成与第一导电层电连接的第一导电柱，在所述第二通孔中形成与第二导电层电连接的第二导电柱，所述第一导电柱通过所述第一绝缘环与所述第二导电层绝缘，所述第二导电柱通过所述第二绝缘环与所述第一导电层绝缘。

2.根据权利要求1所述的制造方法，其特征在于，

所述沟槽中进一步形成有应力缓冲层，所述应力缓冲层包括两个侧壁和一个底壁且具有位于中部的凹槽。

3.根据权利要求2所述的制造方法，其特征在于，在蚀刻步骤中，采用第一刻蚀液蚀刻所述第一初始通孔和所述初始沟槽分别得到所述第一通孔和第一中间沟槽，采用第二刻蚀液蚀刻所述第二初始通孔和所述第一中间沟槽分别得到所述第二通孔和所述沟槽。

4.根据权利要求3所述的制造方法，其特征在于，所述第一初始通孔具有第一横向初始尺寸，所述第二初始通孔具有第二横向初始尺寸，所述初始沟槽具有第三横向初始尺寸；

所述第三横向初始尺寸大于所述第一横向初始尺寸，且大于所述第二横向初始尺寸；

采用原子气相沉积的方式在所述若干沟槽、所述第一通孔和所述第二通孔中沉积导电材料形成所述应力缓冲层、所述第一导电柱和所述第二导电柱。

5.根据权利要求4所述的制造方法，其特征在于，

应力缓冲层的侧壁的厚度分别大于等于第一导电柱、第二导电柱位于绝缘层的部分的横向宽度的一半，应力缓冲层的凹槽的横向尺寸大于等于第一导电柱、第二导电柱位于绝缘层的部分的横向宽度的一半。

6.根据权利要求3所述的制造方法，其特征在于，形成所述第一绝缘环、所述第二绝缘环和所述绝缘条的方法为：

在所述第一通孔和第二通孔中分别填充绝缘材料直至使第一通孔和第二通孔中横向尺寸增大处填充满绝缘材料且保留贯穿通道，在所述沟槽中填充绝缘材料直至使沟槽横向尺寸扩大部填充满绝缘材料且保留贯穿通道；

刻蚀去除所述第一通孔、所述第二通孔和所述沟槽中的部分绝缘材料，使所述第一导电层的限定所述第一通孔的内侧壁暴露，使所述第二导电层的限定所述第二通孔的内侧壁暴露，使所述绝缘层的限定所述沟槽的内侧壁暴露。

7.根据权利要求2～6中任一项所述的制造方法，其特征在于，在所述第一通孔、所述第二通孔中沉积导电材料形成所述第一导电柱和所述第二导电柱时，在最上层的绝缘层上形成导电膜；

去除部分导电膜使连接至所述第一导电柱的导电膜与连接至所述第二导电柱的导电膜形成物理分隔；

将若干子电容的第一导电柱电连接，将若干子电容的第二导电柱电连接。

8.一种半导体多层电容器，其特征在于，包括：

衬底；

所述衬底上表面侧顺次堆叠的多组电容单元结构，每组电容单元结构包括第一导电层、第二导电层和一绝缘层，其中第一导电层和第二导电层的材料不同；

贯穿所述多组电容单元结构的若干沟槽，所述若干沟槽将所述多组电容单元结构分隔成若干子电容，所述若干沟槽具有位于所述第一导电层和第二导电层的沟槽横向尺寸扩大部；

每个子电容中具有贯穿所述多组电容单元结构的第一通孔和第二通孔，其中，所述第一通孔和所述第二通孔中分别具有横向尺寸扩大部分；

第一导电柱，所述第一通孔容纳所述第一导电柱，所述第一导电柱与所述第一导电层电连接，所述第一导电柱与所述第二导电层间设有环绕所述第一导电柱的第一绝缘环，其中，所述第一绝缘环设置于所述第一通孔中横向尺寸扩大部分中；

第二导电柱，所述第二通孔容纳所述第二导电柱，所述第二导电柱与所述第二导电层电连接，所述第二导电柱与所述第一导电层间设有环绕所述第二导电柱的第二绝缘环，其中，所述第二绝缘环设置于所述第二通孔中横向尺寸扩大部分中；以及

绝缘条和应力缓冲层，所述绝缘条设置于所述沟槽横向尺寸扩大部，所述应力缓冲层设置于所述若干沟槽内，所述应力缓冲层通过所述绝缘条与第一导电层、所述第二导电层绝缘。

9.根据权利要求8所述的半导体多层电容器，其特征在于：还包括在所述多组电容单元结构上进一步重复堆叠的多个所述多组电容单元结构，其中所述多组电容单元结构的第一导电柱电连接，所述多组电容单元结构的第二导电柱电连接。

10.一种电子设备，其特征在于：包括权利要求8或权利要求9所述的半导体多层电容器。