CN117970686A - 显示面板和显示装置 - Google Patents

Abstract

本申请提供了一种显示面板和显示装置。本申请实施例通过将每行像素单元中，第一像素单元中的显示开关和第二像素单元中的插黑开关耦接同一第一栅极线，第一像素单元中的插黑开关和第二像素单元中的显示开关耦接同一第二栅极线，使得本申请实施例中的栅极线（即，第一栅极线或第二栅极线）可同时作为显示栅极线和插黑栅极线使用，可减少栅极线的数量，从而可减少驱动该栅极线的驱动单元的数量，进而在实现插黑显示的基础上有利于实现窄边框设计。

Description

显示面板和显示装置

技术领域

本申请涉及显示技术领域，特别是涉及一种显示面板和显示装置。

背景技术

为解决显示面板进行动态画面切换时出现的拖影现象，一般要在一帧画面的显示间隙进行插黑以完成下一帧画面显示前的初始化，降低或消除人眼对上一帧显示画面的视觉残留，以此达到消除拖影、提升动态清晰度、改善动态响应等目的，提升了LCD（LiquidCrystal Display，液晶显示器）的动态显示质量。

在现有显示面板的基础上，为了实现自插黑技术，需要采用双倍Gate（栅极）走线，一半用于显示扫描驱动，新增的一半用于插黑扫描驱动，该方式需要新增一倍的GOA（GateDriven on Array，阵列基板上栅驱动集成）电路，无法应用于窄边框或是高PPI（PixelsPer Inch，像素密度）需求的产品。

发明内容

本申请主要解决的技术问题是提供一种显示面板和显示装置，解决现有技术中，自插黑技术不利于实现窄边框的问题。

为了解决上述技术问题，本申请提供的第一个技术方案为：提供一种显示面板，其中，包括：

阵列排布的多个像素单元，将每行像素单元中的多个像素单元分别定义为第一像素单元和第二像素单元；每个像素单元均包括显示开关和插黑开关；

栅极线组，包括第一栅极线和第二栅极线；每一栅极线组对应一行像素单元设置并电连接；

其中，每行像素单元中，第一像素单元中的显示开关和第二像素单元中的插黑开关耦接同一第一栅极线，第一像素单元中的插黑开关和第二像素单元中的显示开关耦接同一第二栅极线。

其中，每个像素单元中，显示开关和插黑开关沿像素单元的列方向分布，或显示开关和插黑开关沿像素单元的行方向分布；第一像素单元中显示开关和插黑开关的分布方向与第二像素单元中显示开关和插黑开关的分布方向相反。

其中，显示面板还包括至少一个扫描驱动电路，扫描驱动电路用于逐行扫描第一栅极线；和/或，扫描驱动电路用于逐行扫描第二栅极线；扫描驱动电路同时扫描m行第一栅极线；

多行第一栅极线中，第m+i行第一栅极线的工作时序，滞后于第i行第一栅极线的工作时序，且滞后时长为预设时长；

同一栅极线组中，第二栅极线的工作时序，滞后于第一栅极线的工作时序，且滞后时长为n倍的预设时长；

其中，n大于1且为奇数，m大于或等于1，i大于或等于1。

其中，同一栅极线组中，第二栅极线的工作时序滞后于第一栅极线的工作时序，且滞后时长为至少半帧时间。

其中，显示面板还包括数据线，像素单元还包括像素电极、像素电容、存储电容、彩膜基板侧公共电极和阵列基板侧公共电极；显示开关的输入端与数据线电连接，显示开关的输出端与像素电极电连接，显示开关的控制端与对应的栅极线组中的第一栅极线和第二栅极线中的一个电连接；插黑开关的输入端与像素电极电连接，插黑开关的输出端与阵列基板侧公共电极电连接，插黑开关的控制端与对应的栅极线组中的第一栅极线和第二栅极线中的另一个电连接；像素电容的一端与像素电极电连接，像素电容的另一端与彩膜基板侧公共电极电连接；存储电容的一端与像素电极电连接，存储电容的另一端与阵列基板侧公共电极电连接。

其中，显示面板还包括数据线和多个像素组，像素组包括相邻且并排设置的一第一像素单元和一第二像素单元；像素组沿像素单元的行方向重复排列，且沿像素单元的列方向重复排列；位于不同像素组且相邻设置的第一像素单元和第二像素单元共享同一数据线。

其中，显示面板中多个像素单元的像素电极的极性分布形态包括列反转、行反转、单点反转、多点反转与帧反转中的至少一种。

其中，显示面板还包括数据线和多个像素组；像素组沿像素单元的行方向重复排列，且沿像素单元的列方向重复排列；像素组包括依次并排设置的第一像素组和第二像素组，第一像素组包括多个并排设置的第一像素单元，第二像素组包括多个并排设置的第二像素单元，且第一像素组中的第一像素单元与第二像素组中的第二像素单元一一对应设置；像素组中，第一像素组中第一像素单元连接的数据线与第二像素组中对应的第二像素单元连接的数据线之间电连接。

其中，每列像素单元中，像素单元的像素电极的极性相同；每行像素单元中，相邻两个像素单元的像素电极的极性相反；相互电连接的数据线电连接的像素单元对应的像素颜色相同。

为了解决上述技术问题，本申请提供的第二个技术方案为：提供一种显示装置，其中，包括主板和上述的显示面板。

本申请的有益效果：区别于现有技术，本申请提供了一种显示面板和显示装置，显示面板包括阵列排布的多个像素单元和栅极线组。将每行像素单元中的多个像素单元分别定义为第一像素单元和第二像素单元。每个像素单元均包括显示开关和插黑开关。栅极线组包括第一栅极线和第二栅极线。每一栅极线组对应一行像素单元设置并电连接。其中，每行像素单元中，第一像素单元中的显示开关和第二像素单元中的插黑开关耦接同一第一栅极线，第一像素单元中的插黑开关和第二像素单元中的显示开关耦接同一第二栅极线。本申请实施例通过将每行像素单元中，第一像素单元中的显示开关和第二像素单元中的插黑开关耦接同一第一栅极线，第一像素单元中的插黑开关和第二像素单元中的显示开关耦接同一第二栅极线，使得本申请实施例中的栅极线（即，第一栅极线或第二栅极线）可同时作为显示栅极线和插黑栅极线使用，可减少栅极线的数量，从而可减少驱动该栅极线的驱动单元的数量，进而在实现插黑显示的基础上有利于实现窄边框设计。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出任何创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1是本申请提供的显示面板第一实施例的结构示意图；

图2是本申请提供的像素单元一实施例的连接结构示意图；

图3是本申请提供的显示面板第二实施例的结构示意图；

图4是本申请提供的信号线一实施例的时序图；

图5是本申请提供的栅极线一实施例的时序图；

图6是本申请提供的显示面板第三实施例的结构示意图；

图7是本申请提供的显示面板一具体实施例的结构示意图；

图8是本申请提供的显示装置一实施例的结构示意图。

附图标号说明：

100、显示面板；10、像素单元；11、第一像素单元；12、第二像素单元；T1、显示开关；T2、插黑开关；Clc、像素电容；Cst、存储电容；P、像素电极；A-com、阵列基板侧公共电极；CF-com、彩膜基板侧公共电极；13、像素组；131、第一像素组；132、第二像素组；20、栅极线组；Gate1/Gate1-1/Gate1-2/Gate1-3/Gate1-4、第一栅极线；Gate2/Gate2-1/Gate2-2/Gate2-3/Gate2-4、第二栅极线；30、扫描驱动电路；31、第一驱动电路；32、第二驱动电路；Data、数据线；STV、帧起始信号线；STV1、第一帧起始信号线；STV2、第二帧起始信号线；CK、时钟信号线；CK1、第一时钟信号线；CK2、第二时钟信号线；CK3、第三时钟信号线；CK4、第四时钟信号线；t、预设时长；200、主板；300、显示装置；R、红色；G、绿色；B、蓝色。

具体实施方式

下面结合说明书附图，对本申请实施例的方案进行详细说明。

以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、接口、技术之类的具体细节，以便透彻理解本申请。

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本申请实施例中所有方向性指示（诸如上、下、左、右、前、后……）仅用于解释在某一特定姿态（如附图所示）下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

请参阅图1和图2，图1是本申请提供的显示面板第一实施例的结构示意图，图2是本申请提供的像素单元一实施例的连接结构示意图。

本申请提供一种显示面板100。显示面板100包括阵列排布的多个像素单元10和栅极线组20。将每行像素单元10中的多个像素单元10分别定义为第一像素单元11和第二像素单元12。每个像素单元10均包括显示开关T1和插黑开关T2。栅极线组20包括第一栅极线Gate1和第二栅极线Gate2。每一栅极线组20对应一行像素单元10设置并电连接。其中，每行像素单元10中，第一像素单元11中的显示开关T1和第二像素单元12中的插黑开关T2耦接同一第一栅极线Gate1，第一像素单元11中的插黑开关T2和第二像素单元12中的显示开关T1耦接同一第二栅极线Gate2。

本申请实施例通过将每行像素单元10中，第一像素单元11中的显示开关T1和第二像素单元12中的插黑开关T2耦接同一第一栅极线Gate1，第一像素单元11中的插黑开关T2和第二像素单元12中的显示开关T1耦接同一第二栅极线Gate2，使得本申请实施例中的栅极线（即，第一栅极线Gate1或第二栅极线Gate2）可同时作为显示栅极线和插黑栅极线使用，无需因插黑显示新增一倍的栅极线，从而可减少栅极线的数量，从而可减少驱动该栅极线的驱动单元的数量，进而在实现插黑显示的基础上有利于实现窄边框设计。

具体地，现有技术中，采用插黑技术的显示面板100一般包括双倍的栅极线，一半栅极线用于与像素单元10的显示开关T1电连接以控制像素单元10显示正常画面，另一半栅极线用于与像素单元10的插黑开关T2电连接以控制像素单元10显示黑画面，以此实现插黑显示。也就是说，现有技术中进行插黑显示，显示面板100需新增一倍的栅极线，则需新增一倍驱动栅极线的驱动单元的数量，不利于窄边框设计。而本申请实施例中，第一栅极线Gate1和第二栅极线Gate2均既与部分像素单元10的显示开关T1电连接，还与部分像素单元10的插黑开关T2电连接，使得每行像素单元10中，部分像素单元10显示正常画面，另一部分像素单元10显示黑画面，无需因插黑显示新增一倍的栅极线，即可实现插黑显示，有利于窄边框的设计。

需要说明的是，本申请实施例中第一像素单元11的结构和第二像素单元12的结构基本相似，区别在于：第一像素单元11中显示开关T1和插黑开关T2的排布方式与第二像素单元12中显示开关T1和插黑开关T2的排布方式不一样。

每个像素单元10对应一种像素颜色，此处对像素单元10对应的像素颜色不作限制，根据实际需求进行选择。

将每行像素单元10中的多个像素单元10分别定义为第一像素单元11和第二像素单元12，可以理解为，每行像素单元10中均包括第一像素单元11和第二像素单元12。

需要说明的是，本申请实施例中像素单元10的显示开关T1和插黑开关T2均为晶体管，且晶体管的导电类型均相同，使得在每行像素单元10中，第一像素单元11中的显示开关T1开启时，第二像素单元12中的插黑开关T2能打开，从而实现第二像素单元12的插黑显示，以及第二像素单元12中的显示开关T1开启时，第一像素单元11中的插黑开关T2能打开，从而实现第一像素单元11的插黑显示。

具体地，显示开关T1和插黑开关T2均为N型晶体管。在其他实施例中，显示开关T1和插黑开关T2也可以均为P型晶体管。

显示面板100还包括数据线Data，数据线Data用于向像素单元10提供数据电压。像素单元10还包括像素电极P、像素电容Clc、存储电容Cst、彩膜基板侧公共电极CF-com和阵列基板侧公共电极A-com。显示开关T1的输入端与数据线Data电连接，显示开关T1的输出端与像素电极P电连接，显示开关T1的控制端与对应的栅极线组20中的第一栅极线Gate1和第二栅极线Gate2中的一个电连接。数据线Data输出的数据电压经显示开关T1传输至像素电极P以对像素电极P进行充电。插黑开关T2的输入端与像素电极P电连接，插黑开关T2的输出端与阵列基板侧公共电极A-com电连接，插黑开关T2的控制端与对应的栅极线组20中的第一栅极线Gate1和第二栅极线Gate2中的另一个电连接。像素电容Clc的一端与像素电极P电连接，像素电容Clc的另一端与彩膜基板侧公共电极CF-com电连接。存储电容Cst的一端与像素电极P电连接，存储电容Cst的另一端与阵列基板侧公共电极A-com电连接。

每一像素电极P与每一彩膜基板侧公共电极CF-com之间设置有液晶分子，当像素电极P与对应的彩膜基板侧公共电极CF-com之间具有电位差时会产生电场，该电场会驱动对应的液晶分子偏转，使得像素单元10显示正常画面。当像素电极P与对应的彩膜基板侧公共电极CF-com之间的电位相同时，对应的液晶分子不偏转，像素单元10显示黑画面。

具体地，像素单元10中，当显示开关T1开启，插黑开关T2关闭时，彩膜基板侧公共电极CF-com与像素电极P之间具有电位差，以驱动像素单元10显示正常画面。当显示开关T1关闭，插黑开关T2开启时，彩膜基板侧公共电极CF-com与像素电极P之间的电位相同，以驱动像素单元10显示黑画面，从而实现插黑显示。

本实施例中，像素单元10的列方向为数据线Data的延伸方向。

每个栅极线组20中，第一栅极线Gate1和第二栅极线Gate2间隔且绝缘设置，以避免第一栅极线Gate1和第二栅极线Gate2短接，影响像素单元10的正常显示。

在本实施中，同一栅极线组20中，第一栅极线Gate1和第二栅极线Gate2分别位于对应行像素单元10沿像素单元10的列方向的相对两侧，以便于像素单元10中的显示开关T1与邻近的栅极线电连接，以及便于像素单元10中的插黑开关T2与邻近的栅极线电连接，有利于减少连接走线。

进一步地，每个像素单元10中，显示开关T1和插黑开关T2沿像素单元10的列方向分布。第一像素单元11中显示开关T1和插黑开关T2的分布方向与第二像素单元12中显示开关T1和插黑开关T2的分布方向相反。该分布方式有利于减少显示开关T1与栅极线之间的连接走线，以及减少插黑开关T2与栅极线之间的连接走线。

具体地，每行像素单元10中，第一像素单元11的显示开关T1靠近第一栅极线Gate1设置，第一像素单元11的插黑开关T2靠近第二栅极线Gate2设置，第二像素单元12的显示开关T1靠近第二栅极线Gate2设置，第二像素单元12的插黑开关T2靠近第一栅极线Gate1设置。

请参阅图1至图3，图3是本申请提供的显示面板第二实施例的结构示意图。

在其他实施例中，同一栅极线组20中，第一栅极线Gate1和第二栅极线Gate2可以位于对应行像素单元10沿像素单元10的列方向的同一侧，像素单元10中显示开关T1和插黑开关T2可以沿像素单元10的行方向分布，以减少与栅极线之间的连接走线。显示开关T1和插黑开关T2沿像素单元10的行方向分布。第一像素单元11中显示开关T1和插黑开关T2的分布方向与第二像素单元12中显示开关T1和插黑开关T2的分布方向相反。

显示面板100还包括至少一个扫描驱动电路30，扫描驱动电路30用于逐行扫描第一栅极线Gate1；和/或，扫描驱动电路30用于逐行扫描第二栅极线Gate2。

也就是说，当扫描驱动电路30为一个时，扫描驱动电路30用于逐行扫描第一栅极线Gate1，以及逐行扫描第二栅极线Gate2。即，单边驱动每行栅极线。本申请实施例中的栅极线表示第一栅极线Gate1和第二栅极线Gate2。

当扫描驱动电路30为多个时，可以单边驱动每行栅极线，也可以双边驱动每行栅极线。当单边驱动每行栅极线时，一扫描驱动电路30用于逐行扫描第一栅极线Gate1，另一扫描驱动电路30用于逐行扫描第二栅极线Gate2。当双边驱动每行栅极线时，每行栅极线的两端分别连接有一扫描驱动电路30，即两个扫描驱动电路30同时扫描一行栅极线。

应当可以理解，相比于双边驱动栅极线的方式，单边驱动栅极线的设计方式由于扫描驱动电路30的数量更少，更有利于窄边框的设计。相比于单边驱动栅极线的方式，双边驱动栅极线的设计方式能更好的降低因走线负载带来的电压降问题，使得驱动栅极线的能力更好，能更好的提升显示面板100的显示质量以及适用于大尺寸面板。

此处对扫描驱动电路30的具体结构不作限制，根据实际需求进行选择。

在本实施例中，扫描驱动电路30为两个，两个扫描驱动电路30分别表示为第一驱动电路31和第二驱动电路32。第一驱动电路31和第二驱动电路32分别位于每行像素单元10沿像素单元10的行方向的相对两侧。第一驱动电路31用于逐行扫描第一栅极线Gate1，第二驱动电路32用于逐行扫描第二栅极线Gate2。

请参阅图1至图5，图4是本申请提供的信号线一实施例的时序图，图5是本申请提供的栅极线一实施例的时序图。

进一步地，扫描驱动电路30同时扫描m行第一栅极线Gate1。

多行第一栅极线Gate1中，第m+i行第一栅极线Gate1的工作时序，滞后于第i行第一栅极线Gate1的工作时序，且滞后时长为预设时长。

同一栅极线组20中，第二栅极线Gate2的工作时序，滞后于第一栅极线Gate1的工作时序，且滞后时长为n倍的预设时长。其中，n大于1且为奇数，m大于或等于1，i大于或等于1。

该时序设计方式，以避免第一栅极线Gate1的工作时序与第二栅极线Gate2的工作时序在时序上重叠，导致对像素电极P的错冲，使得单个像素单元10内显示开关T1和插黑开关T2同时开启，影响像素单元10的正常显示。如果同时开启，会导致显示数据被插黑数据清理掉，导致无法正常显示。

单个扫描驱动电路30可以同时扫描一行第一栅极线Gate1，也可以同时驱动多行第一栅极线Gate1。扫描驱动电路30包括多个级联的扫描驱动单元（图未示），此处对扫描驱动电路30内的多个扫描驱动单元的级传关系不作具体限制，只需保证栅极线之间的时序如上述描述即可。

当单个扫描驱动电路30同时扫描多行第一栅极线Gate1时，可实现以低刷驱动显示高刷。例如，如图5所示，实现DLG(Dual line gate)控制，多行第一栅极线Gate1中，同时扫描第一行第一栅极线Gate1-1和第二行第一栅极线Gate1-2，第一行第一栅极线Gate1-1的时序和第二行第一栅极线Gate1-2的时序相同，使得多行第二栅极线Gate2中，第一行第二栅极线Gate2-1的时序与第二行第二栅极线Gate2-2的时序相同。多行第一栅极线Gate1中，第三行第一栅极线Gate1-3的时序和第四行第一栅极线Gate1-4的时序相同；多行第二栅极线Gate2中，第三行第二栅极线Gate2-3的时序和第四行第二栅极线Gate2-4的时序相同，且第三行第一栅极线Gate1-3的工作时序滞后第一行第一栅极线Gate1-1的工作时序预设时长t，第一行第二栅极线Gate2-1的工作时序滞后第一行第一栅极线Gate1-1的工作时序预设时长t的n倍，依次类推。应当可以理解，此时，同一扫描驱动电路30内的多个扫描驱动单元的级传关系需作2的倍数限定。

更近一步地，显示面板100还包括帧起始信号线STV和时钟信号线CK，帧起始信号线STV用于向扫描驱动电路30提供帧起始信号。时钟信号线CK用于向扫描驱动电路30传输时钟信号，扫描驱动电路30用于根据时钟信号逐行扫描栅极线。帧起始信号也作为时钟信号的触发信号。

本实施例中，时钟信号线CK为四条，四条时钟信号线CK分别表示为第一时钟信号线CK1、第二时钟信号线CK2、第三时钟信号线CK3和第四时钟信号线CK4。第三时钟信号线CK3的工作时序滞后于第一时钟信号线CK1的工作时序，且滞后时长为预设时长t。第四时钟信号线CK4的工作时序滞后于第二时钟信号线CK2的工作时序，且滞后时长为预设时长t。第二时钟信号线CK2的工作时序滞后于第一时钟信号线CK1的工作时序，且滞后时长为n倍的预设时长t。

应当可以理解，在其他实施例中，时钟信号线CK可以为更多条。

帧起始信号线STV为两条，两条帧起始信号线STV分别表示为第一帧起始信号线STV1和第二帧起始信号线STV2。第一帧起始信号线STV1提供的帧起始信号作为第一时钟信号线CK1的触发信号，第二帧起始信号线STV2提供的帧起始信号作为第二时钟信号线CK2的触发信号。即，第二帧起始信号线STV2的工作时序滞后于第一帧起始信号线STV1的工作时序，且滞后时长为n倍的预设时长t。

本申请实施例额外增加一条帧起始信号线STV，以将第一栅极线Gate1的时序和第二栅极线Gate2的时序区分即可以实现显示面板100的插黑显示，避免第一栅极线Gate1和第二栅极线Gate2相互级传而导致异常，该设计方式结构简单，易于实施。

在一具体实施例中，同一栅极线组20中，第二栅极线Gate2的工作时序滞后于第一栅极线Gate1的工作时序，且滞后时长为至少半帧时间，在不影响像素单元10的正常显示的情况下并实现插黑，以达到合适的插黑量来提升显示面板100的显示质量。当滞后时长小于半帧时间时，会导致像素电极P的充电时间不足影响显示面板100的显示效果。

显示面板100还包括多个像素组13，像素组13包括相邻且并排设置的一第一像素单元11和一第二像素单元12。像素组13沿像素单元10的行方向重复排列，且沿像素单元10的列方向重复排列。位于不同像素组13且相邻设置的第一像素单元11和第二像素单元12共享同一数据线Data。

也就是说，在像素单元10的行方向上，第一像素单元11和第二像素单元12依次交替排列；在像素单元10的列方向上，像素单元10重复排列。

具体地，在同一栅极线组20中，第一栅极线Gate1提供高电位，第二栅极线Gate2提供低电位，第一像素单元11中的显示开关T1开启，第一像素单元11中的插黑开关T2关闭，使得第一像素单元11显示正常画面；第二像素单元12中的插黑开关T2开启，显示开关T1关闭，使得第一像素单元11显示正常画面，以及第二像素单元12显示黑画面以实现第二像素单元12的插黑显示。反之，在同一栅极线组20中，第二栅极线Gate2提供高电位，第一栅极线Gate1提供低电位，第二像素单元12显示正常画面，第一像素单元11显示黑画面以实现第一像素单元11的插黑显示，进而完成一行像素单元10中所有像素单元10的正常显示与插黑显示。

本实施例的像素单元10的排布方式可以减少数据线Data的数量，从而减少COF(Chip On Film)数量，进而降低成本。

显示面板100中多个像素单元10的像素电极P的极性分布形态包括列反转、行反转、单点反转、多点反转与帧反转中的至少一种。

具体地，在本实施例中，每列像素单元10中，相邻两个像素单元10的像素电极P的极性相反；在每行像素单元10中，共享同一数据线Data的两个像素单元10的像素电极P的极性相反。

请参阅图1、图2、图6和图7，图6是本申请提供的显示面板第三实施例的结构示意图，图7是本申请提供的显示面板一具体实施例的结构示意图。

本申请提供的显示面板100第三实施例与本申请提供的显示面板100第一实施例的结构基本相似，不同之处在于：显示面板100包括多个像素组13，像素组13沿像素单元10的行方向重复排列，且沿像素单元10的列方向重复排列。像素组13包括依次并排设置的第一像素组131和第二像素组132。

具体地，本实施例中，显示面板100包括多个像素组13，像素组13沿像素单元10的行方向重复排列，且沿像素单元10的列方向重复排列。像素组13包括依次并排设置的第一像素组131和第二像素组132，第一像素组131包括多个并排设置的第一像素单元11，第二像素组132包括多个并排设置的第二像素单元12，且第一像素组131中的第一像素单元11与第二像素组132中的第二像素单元12一一对应设置。像素组13中，第一像素组131中第一像素单元11连接的数据线Data与第二像素组132中对应的第二像素单元12连接的数据线Data之间电连接。

也就是说，在像素单元10的行方向上，第一像素组131与第二像素组132依次交替排布。

进一步地，每列像素单元10中，像素单元10的像素电极P的极性相同；每行像素单元10中，相邻两个像素单元10的像素电极P的极性相反。可以理解为，显示面板100中多个像素单元10的像素电极P的极性分布形态为列反转。相互电连接的数据线Data电连接的像素单元10对应的像素颜色相同，以便于控制相同像素颜色的像素单元10的显示情况。

如图7所示，在一具体实施例中，第一像素组131包括六个依次并排设置的第一像素单元11，六个依次并排设置的第一像素单元11对应的像素颜色依次为红色（R）、绿色（G）、蓝色（B）、红色（R）、绿色（G）和蓝色（B）。第一像素组131中，像素颜色相同的第一像素单元11的像素电极P的极性相反。同理，第二像素组132包括六个依次并排设置的第二像素单元12，六个依次并排设置的第二像素单元12对应的像素颜色依次为红色（R）、绿色（G）、蓝色（B）、红色（R）、绿色（G）和蓝色（B）。第二像素组132中，像素颜色相同的第二像素单元12的像素电极P的极性相反。即，每个像素组13中，第f列数据线Data与第f+6列数据线Data之间电连接，f小于或等于6。

应当可以理解，每个像素组13中还可以包括更多的像素单元10。

相比于本申请提供的显示面板100第一实施例，本实施例同样可以减少栅极线的数量，从而可减少驱动该栅极线的驱动单元的数量，进而在实现插黑显示的基础上有利于实现窄边框设计。其次，本实施例还可以进一步减少COF数量，以进一步降低成本。

应当可以理解，每行像素单元10中，一像素组13中的第一像素单元11连接的数据线Data，与不同像素组13中对应的第一像素单元11连接的数据线Data之间可以电连接，可以进一步减少COF数量。

请参阅图8，图8是本申请提供的显示装置一实施例的结构示意图。

本申请实施例提供一种显示装置300。显示装置300包括主板200和上述实施例中的显示面板100。主板200与显示面板100电连接，主板200用以向显示面板100传输各种所需的信号，以控制显示面板100显示画面。例如，扫描驱动电路所需的时钟信号（CK）、公共电压信号（Vss）和电源电压信号（VDD）等，以及数据线所需的数据信号（Data）等。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上仅为本申请的实施方式，并非因此限制本申请的专利保护范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种显示面板，其特征在于，包括：

阵列排布的多个像素单元，将每行所述像素单元中的多个所述像素单元分别定义为第一像素单元和第二像素单元；每个所述像素单元均包括显示开关和插黑开关；

栅极线组，包括第一栅极线和第二栅极线；每一所述栅极线组对应一行所述像素单元设置并电连接；

其中，每行所述像素单元中，所述第一像素单元中的显示开关和所述第二像素单元中的插黑开关耦接同一所述第一栅极线，所述第一像素单元中的插黑开关和所述第二像素单元中的显示开关耦接同一所述第二栅极线。

2.根据权利要求1所述的显示面板，其特征在于，每个所述像素单元中，所述显示开关和所述插黑开关沿所述像素单元的列方向分布，或所述显示开关和所述插黑开关沿所述像素单元的行方向分布；所述第一像素单元中所述显示开关和所述插黑开关的分布方向与所述第二像素单元中所述显示开关和所述插黑开关的分布方向相反。

3.根据权利要求2所述的显示面板，其特征在于，所述显示面板还包括至少一个扫描驱动电路，所述扫描驱动电路用于逐行扫描所述第一栅极线；和/或，所述扫描驱动电路用于逐行扫描所述第二栅极线；所述扫描驱动电路同时扫描m行所述第一栅极线；

多行所述第一栅极线中，第m+i行所述第一栅极线的工作时序，滞后于第i行所述第一栅极线的工作时序，且滞后时长为预设时长；

同一所述栅极线组中，所述第二栅极线的工作时序，滞后于所述第一栅极线的工作时序，且滞后时长为n倍的所述预设时长；

其中，n大于1且为奇数，m大于或等于1，i大于或等于1。

4.根据权利要求3所述的显示面板，其特征在于，同一所述栅极线组中，所述第二栅极线的工作时序滞后于所述第一栅极线的工作时序，且滞后时长为至少半帧时间。

5.根据权利要求2所述的显示面板，其特征在于，所述显示面板还包括数据线，所述像素单元还包括像素电极、像素电容、存储电容、彩膜基板侧公共电极和阵列基板侧公共电极；所述显示开关的输入端与所述数据线电连接，所述显示开关的输出端与所述像素电极电连接，所述显示开关的控制端与对应的所述栅极线组中的第一栅极线和第二栅极线中的一个电连接；所述插黑开关的输入端与所述像素电极电连接，所述插黑开关的输出端与所述阵列基板侧公共电极电连接，所述插黑开关的控制端与所述对应的所述栅极线组中的第一栅极线和第二栅极线中的另一个电连接；所述像素电容的一端与所述像素电极电连接，所述像素电容的另一端与所述彩膜基板侧公共电极电连接；所述存储电容的一端与所述像素电极电连接，所述存储电容的另一端与所述阵列基板侧公共电极电连接。

6.根据权利要求2所述的显示面板，其特征在于，所述显示面板还包括数据线和多个像素组，所述像素组包括相邻且并排设置的一所述第一像素单元和一所述第二像素单元；所述像素组沿所述像素单元的行方向重复排列，且沿所述像素单元的列方向重复排列；位于不同所述像素组且相邻设置的所述第一像素单元和所述第二像素单元共享同一所述数据线。

7.根据权利要求6所述的显示面板，其特征在于，所述显示面板中多个所述像素单元的像素电极的极性分布形态包括列反转、行反转、单点反转、多点反转与帧反转中的至少一种。

8.根据权利要求2所述的显示面板，其特征在于，所述显示面板还包括数据线和多个像素组；所述像素组沿所述像素单元的行方向重复排列，且沿所述像素单元的列方向重复排列；所述像素组包括依次并排设置的第一像素组和第二像素组，所述第一像素组包括多个并排设置的第一像素单元，所述第二像素组包括多个并排设置的第二像素单元，且所述第一像素组中的第一像素单元与所述第二像素组中的第二像素单元一一对应设置；所述像素组中，所述第一像素组中所述第一像素单元连接的所述数据线与所述第二像素组中对应的所述第二像素单元连接的所述数据线之间电连接。

9.根据权利要求8所述的显示面板，其特征在于，每列所述像素单元中，所述像素单元的像素电极的极性相同；每行所述像素单元中，相邻两个所述像素单元的像素电极的极性相反；相互电连接的所述数据线电连接的所述像素单元对应的像素颜色相同。

10.一种显示装置，其特征在于，包括主板和权利要求1至9中任一项所述的显示面板。