CN117650166B - 半导体装置 - Google Patents

Abstract

本发明公开了一种半导体装置，半导体装置包括：第一导电类型的漂移层；沟槽部，多个沟槽部在第二方向上间隔设置且形成栅极沟槽组和假栅沟槽组，栅极沟槽组和假栅沟槽组在第二方向上交替设置；第一导电类型的场截止层；第二导电类型的集电极层，集电极层设置于场截止层的下表面，集电极层内设置有第一导电类型的第一发射极层，第一发射极层与假栅沟槽组上下对应。由此，通过使第一发射极层与假栅沟槽组上下对应，这样可以充分利用假栅区域，无需单独设置第二半导体器件类型区域，使假栅区域也可以作为第二半导体器件类型区域使用，减小半导体装置的面积，提高半导体装置的工作性能，降低半导体装置的生产成本。

Description

半导体装置

技术领域

本发明涉及半导体器件技术领域，尤其是涉及一种半导体装置。

背景技术

RC-IGBT(逆导型绝缘栅型双极晶体管reverse conducting-Insulated GateBipolar Transistor)将IGBT(绝缘栅型双极晶体管Insulated Gate BipolarTransistor)和FRD(快恢复二极管Fast Recovery Diode)集成到同一颗芯片上，使其同时具有正向导通和逆向导通的特性，具有尺寸小、功率密度高、成本低、可靠性高等诸多优点。

在相关技术中，多将IGBT和FRD集成在器件的元胞区，两个器件共用终端，从而实现集成的目的。但是，由于IGBT和FRD共用器件的元胞区，该方法中存在的缺点是牺牲了一部分IGBT的元胞区，在器件设计的时候，为了达到IGBT器件的理论性能，不得不增加器件元胞区域的面积，这样会导致RC-IGBT的整体面积增大，散热性能降低，并且成本增加。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明的一个目的在于提出一种半导体装置，该半导体装置可以有效利用假栅区域的面积，性能更佳，成本更低。

根据本发明实施例的半导体装置，包括：第一导电类型的漂移层；沟槽部，所述沟槽部从所述漂移层的上表面向下延伸，所述沟槽部在第一方向上延伸设置且为多个，多个所述沟槽部在第二方向上间隔设置且形成栅极沟槽组和假栅沟槽组，所述栅极沟槽组和所述假栅沟槽组在第二方向上交替设置；第一导电类型的场截止层，所述场截止层设置于所述漂移层的下表面；第二导电类型的集电极层，所述集电极层设置于所述场截止层的下表面，所述集电极层内设置有第一导电类型的第一发射极层，所述第一发射极层与所述假栅沟槽组上下对应。

由此，通过使第一发射极层与假栅沟槽组上下对应，这样可以充分利用假栅区域，无需单独设置第二半导体器件类型区域，从而在保证半导体装置同时具有正向导通和逆向导通的特性，以及保证半导体装置的短路能力的前提下，使假栅区域也可以作为第二半导体器件类型区域使用，减小半导体装置的面积，提高半导体装置的工作性能，降低半导体装置的生产成本。

在本发明的一些示例中，所述第一发射极层在第一方向上延伸设置。

在本发明的一些示例中，所述第一发射极层包括多个子发射极部，多个所述子发射极部在第一方向上间隔设置。

在本发明的一些示例中，所述第一发射极层为多个，所述假栅沟槽组为多个，多个所述第一发射极层与多个所述假栅沟槽组一一对应设置。

在本发明的一些示例中，所述假栅沟槽组在所述漂移层下表面的投影覆盖所述第一发射极层在所述漂移层下表面的投影。

在本发明的一些示例中，所述第一发射极层第一方向上的长度小于所述假栅沟槽组第一方向上的长度。

在本发明的一些示例中，所述第一发射极层第二方向上的宽度与所述假栅沟槽组第二方向上的宽度相等。

在本发明的一些示例中，所述第一发射极层第二方向上的宽度小于所述假栅沟槽组第二方向上的宽度。

在本发明的一些示例中，所述假栅沟槽组包括一个假栅沟槽部，所述第一发射极层第二方向上的宽度小于一个所述假栅沟槽部第二方向的宽度；或所述第一发射极层第二方向上的宽度等于一个所述假栅沟槽部第二方向的宽度。

在本发明的一些示例中，所述假栅沟槽组包括至少两个第二方向间隔设置的假栅沟槽部，所述第一发射极层第二方向上的宽度为D1，至少两个所述假栅沟槽部第二方向上的宽度之和为D2，至少两个所述假栅沟槽部第二方向的间隔距离之和为D3，D1、D2和D3满足关系式：D1≤D2+D3。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1是根据本发明实施例的半导体装置的示意图；

图2是根据本发明实施例的半导体装置的局部示意图；

图3是根据本发明实施例的半导体装置的局部剖视图；

图4是根据本发明实施例的结构1的剖视图；

图5是根据本发明实施例的结构2的剖视图；

图6是根据本发明实施例的结构3的剖视图；

图7是根据本发明实施例的结构4的剖视图。

附图标记：

100、半导体装置；

101、有源区；1011、第一半导体器件类型区域；1012、第二半导体器件类型区域；1013、栅极区域；1014、假栅区域；102、终端区；

10、漂移层；11、场截止层；12、集电极层；13、第一发射极层；131、子发射极部；14、集电极金属层；15、阱层；16、第二发射极层；17、介质层；171、接触孔；18、发射极金属层；

20、沟槽部；21、栅极沟槽组；211、栅极沟槽部；22、假栅沟槽组；221、假栅沟槽部；23、氧化绝缘层；24、多晶硅。

具体实施方式

下面详细描述本发明的实施例，参考附图描述的实施例是示例性的，下面详细描述本发明的实施例。

下面参考图1-图7描述根据本发明实施例的半导体装置。该半导体装置100可以为RC-IGBT，第一半导体器件类型区域1011可以为IGBT区域，第二半导体器件类型区域1012可以为FRD区域。在以下的说明中，N及P表示半导体的导电类型，在本发明中，将第一导电类型设为N型、第二导电类型设为P型而进行说明。

结合图1-图3所示，根据本发明的半导体装置100可以主要包括：第一导电类型的漂移层10、第一导电类型的场截止层11以及第二导电类型的集电极层12。

具体地，第一导电类型的漂移层10的上表面设置有第二导电类型的阱层15、位于阱层15中的第一导电类型的第一发射极层13、位于第一发射极层13上方的介质层17和位于介质层17上方的发射极金属层18，第一导电类型的漂移层10的下表面设置有第一导电类型的场截止层11、设置于场截止层11下表面的第二导电类型的集电极层12和第一导电类型的第一发射极层13，以及位于最下方的集电极金属层14。

其中，介质层17能够对阱层15进行保护，降低半导体装置100的损坏风险，通过在介质层17上开设接触孔171，接触孔171位于阱层15的上方，并且使接触孔171位于相邻两个沟槽部20之间，使接触孔171在第二方向上延伸设置，并且使第二发射极层16至少部分地位于接触孔171的下方，这样发射极金属层18可以通过接触孔171与第二发射极层16接触。

进一步地，半导体装置100包括有源区101和围绕于有源区101外部的终端区102，集电极层12内设置有第一发射极层13，集电极层12在上下方向所对应的区域为第一半导体器件类型区域1011，第一发射极层13在上下方上所对应的区域为第二半导体器件类型区域1012，即：半导体装置100的有源区101可以包括第一半导体器件类型区域1011和第二半导体器件类型区域1012，发射极金属层18不仅可以作为第一半导体器件类型区域1011的发射极引出端，还可以作为第二半导体器件类型区域1012的阳极引出端，集电极金属层14不仅可以作为第一半导体器件类型区域1011的集电极引出端，还可以作为第二半导体器件类型区域1012的阴极引出端，如此，第一半导体器件类型区域1011可以实现半导体装置100的正向导通，第二半导体器件类型区域1012可以实现半导体装置100的反向导通，使半导体装置100同时具有正向导通和逆向导通的特性。

结合图2和图3所示，半导体装置100还可以包括沟槽部20，沟槽部20从漂移层10的上表面向下延伸，沟槽部20在第一方向上延伸设置且为多个，多个沟槽部20在第二方向上间隔设置且形成栅极沟槽组21和假栅沟槽组22，栅极沟槽组21和假栅沟槽组22在第二方向上交替设置。

具体地，栅极沟槽组21包括至少一个栅极沟槽部211，假栅沟槽组22包括至少一个假栅沟槽部221，栅极沟槽部211和假栅沟槽部221均设置有氧化绝缘层23，并且沉积多晶硅24。其中，栅极沟槽部211处可以形成栅极，并且栅极沟槽部211第二方向的两侧设置有第二发射极层16，栅极沟槽部211具有导电沟道，具有通流能力，保证第一半导体器件类型区域1011乃至半导体装置100的正常工作，而假栅沟槽部221第二方向的两侧未设置第二发射极层16，假栅沟槽部221不具有导电沟道，也不具有通流能力，假栅沟槽部221可以与发射极相连，减小密勒电容，降低电流密度，从而可以提高半导体装置100的短路能力。

以及，通过使栅极沟槽组21和假栅沟槽组22在第二方向上交替设置，这样可以提高半导体装置100的电路分布的均匀性，改善电路的热分布和抗干扰能力，并且假栅沟槽组22内的假栅沟槽部221的具体数量与栅极沟槽组21内的栅极沟槽部211的具体数量，可以根据半导体装置100的具体短路需求进行设置，此处不作具体限定。

进一步地，使第一发射极层13与假栅沟槽组22上下对应。具体地，假栅沟槽组22在上下方向上所对应的区域为假栅区域1014，相较于现有技术中将第二半导体器件类型区域和假栅区域分开设置，通过使第一发射极层13与假栅沟槽组22上下对应，这样可以充分利用假栅区域1014的面积，无需单独设置第二半导体器件类型区域1012，从而在保证半导体装置100同时具有正向导通和逆向导通的特性，以及保证半导体装置100的短路能力的前提下，使假栅区域1014也可以作为第二半导体器件类型区域1012使用，可以减小半导体装置100的面积，提高半导体装置100的工作性能，降低半导体装置100的生产成本。

由此，通过使第一发射极层13与假栅沟槽组22上下对应，这样可以充分利用假栅区域1014，无需单独设置第二半导体器件类型区域1012，使假栅区域1014也可以作为第二半导体器件类型区域1012使用，减小半导体装置100的面积，提高半导体装置100的工作性能，降低半导体装置100的生产成本。

结合图1-图3所示，第一发射极层13为多个，假栅沟槽组22为多个，多个第一发射极层13与多个假栅沟槽组22一一对应设置。具体地，通过将第一发射极层13与多个假栅沟槽组22一一对应设置，这样不仅可以充分利用假栅区域1014的面积，可以进一步地减小半导体装置100的面积，而且可以使多个第一发射极层13在半导体装置100内的分布更加均匀，提升半导体装置100的工作性能。

在本发明的一些实施例中，第一发射极层13在第一方向上延伸设置。具体地，通过将第一发射极层13在第一方向上延伸设置，这样在保证第二半导体器件类型区域1012的电流规格的前提下，可以便于第一发射极层13在半导体装置100的设置，可以简化第二半导体器件类型区域1012乃至半导体装置100的工作流程，提高生产效率。

在本发明的另一些实施例中，结合图1-图3所示，第一发射极层13包括多个子发射极部131，多个子发射极部131在第一方向上间隔设置。具体地，通过使第一发射极层13包括多个子发射极部131，并且使多个子发射极部131在第一方向上间隔设置，这样可以使多个子发射极部131在半导体装置100的分布更加均匀合理，从而可以优化第二半导体器件类型区域1012乃至半导体装置100的工作性能。

需要说明的是，多个子发射极部131在第一方向上的长度和间距与第二半导体器件类型区域1012的电流规格相关，其额定电流越大，第一发射极层13的总面积越大，即：子发射极部131的长度越长，相邻两个子发射极部131的间距越小。当相邻两个子发射极部131的间距为零时，即：第一发射极层13在第一方向上延伸设置。在实际生产制造中，可以根据实际应用场景，选择性地使第一发射极层13在第一方向上延伸设置，或使第一发射极层13包括多个在第一方向上间隔设置的子发射极部131。

结合图1-图3所示，假栅沟槽组22在漂移层10下表面的投影覆盖第一发射极层13在漂移层10下表面的投影。具体地，栅极沟槽组21在上下方向上所对应的区域为栅极区域1013，为保证第一半导体器件类型区域1011的正常工作，栅极沟槽组21在上下方向应与集电极层12对应，而非第一发射极层13，即：集电极层12应位于栅极区域1013，第一发射极层13应位于假栅区域1014。

通过使假栅沟槽组22在漂移层10下表面的投影覆盖第一发射极层13在漂移层10下表面的投影，这样可以保证第一发射极层13在上下方向上仅与假栅沟槽组22相对应，从而可以避免第一发射极层13进入栅极区域1013，可以避免对第一半导体器件类型区域1011造成影响，进而保证第一半导体器件类型区域1011的工作性能，保证半导体装置100的正常工作。

结合图2所示，第一发射极层13第一方向上的长度小于假栅沟槽组22第一方向上的长度。具体地，通过将第一发射极层13第一方向上的长度设置地小于假栅沟槽组22第一方向上的长度，这样可以避免第一发射极层13在第一方向上凸出于假栅沟槽组22第一方向的两端，导致第一发射极层13在第一方向上进入栅极区域1013而对第一半导体器件类型区域1011造成影响，可以保证第一半导体器件类型区域1011的工作性能，保证半导体装置100的正常工作。

在本发明的一些实施例中，结合图2所示，第一发射极层13第二方向上的宽度与假栅沟槽组22第二方向上的宽度相等。具体地，可以将第一发射极层13第二方向上的宽度与假栅沟槽组22第二方向上的宽度设置地相等，这样可以充分利用假栅沟槽组22第二方向上的面积，从而可以有效利用半导体装置100的面积，提高半导体装置100的性能，降低成本。

在本发明的另一些实施例中，第一发射极层13第二方向上的宽度小于假栅沟槽组22第二方向上的宽度。具体地，可以将第一发射极层13第二方向上的宽度设置地小于假栅沟槽组22第二方向上的宽度，这样可以更加避免第一发射极层13在第二方向上凸出于假栅沟槽组22第二方向的端部，避免第一发射极层13在第二方向上进入栅极区域1013而对第一半导体器件类型区域1011造成影响，可以保证第一半导体器件类型区域1011的工作性能，保证半导体装置100的正常工作。

在本发明的一些实施例中，假栅沟槽组22可以包括一个假栅沟槽部221，第一发射极层13第二方向上的宽度小于一个假栅沟槽部221第二方向的宽度，或第一发射极层13第二方向上的宽度等于一个假栅沟槽部221第二方向的宽度。

具体地，当假栅沟槽组22只包括一个假栅沟槽部221时，假栅沟槽部221与栅极沟槽组21相互间隔设置，假栅沟槽组22在第二方向上的宽度即为一个栅极沟槽部211在第二方向上的宽度，此时，可以将第一发射极层13第二方向上的宽度设置地小于一个假栅沟槽部221第二方向上的宽度，或将第一发射极层13第二方向上的宽度设置地等于一个假栅沟槽部221第二方向上的宽度，这样可以使每个第一发射极层13均落于每个假栅沟槽部221所对应的假栅区域1014，避免第一发射极层13在第二方向上进入栅极区域1013，可以保证第二半导体器件类型区域1012和第一半导体器件类型区域1011各自的性能。

在本发明的另一些实施例中，结合图2所示，假栅沟槽组22可以包括至少两个第二方向间隔设置的假栅沟槽部221，第一发射极层13第二方向上的宽度为D1，至少两个假栅沟槽部221第二方向上的宽度之和为D2，至少两个假栅沟槽部221第二方向的间隔距离之和为D3，D1、D2和D3满足关系式：D1≤D2+D3。

具体地，当假栅沟槽组22包括至少两个在第二方向上间隔设置的假栅沟槽部221时，至少两个假栅沟槽部221与栅极沟槽组21间隔设置，假栅沟槽组22在第二方向上的宽度可以理解为至少两个假栅沟槽部221第二方向上的宽度之和加上至少两个假栅沟槽部221第二方向的间隔距离之和，此时，可以将第一发射极层13在第二方向上的宽度设置地不大于至少两个假栅沟槽部221第二方向上的宽度之和与至少两个假栅沟槽部221第二方向的间隔距离之和的和，这样可以使每个第一发射极层13均落于每个假栅区域1014内，避免第一发射极层13在第二方向上进入栅极区域1013，可以保证第二半导体器件类型区域1012和第一半导体器件类型区域1011各自的性能，保证半导体装置100的正常工作。

下面结合图3-图7举例描述半导体装置100的制作方法，半导体装置100为RC-IGBT：

如图4所示，提供N-衬底材料作为漂移层10。形成结构1。

如图5所示，在结构1基础上，蚀刻沟槽部20，并且在沟槽部20内依次生长氧化绝缘层23和沉积多晶硅24，然后蚀刻多晶硅24。形成结构2。

如图6所示，在结构2基础上，注入形成P阱层15，在阱层15内注入N+第二发射极层16并退火,然后在上方沉积介质层17。形成结构3。

如图7所示，在结构3基础上，蚀刻接触孔171，并且进行金属溅射制备发射极金属层18。形成结构4。

如图3所示，在结构4基础上，依次进行N+场截止层11注入、P+集电极层12注入、FRD区域N+第一发射极层13注入、激光退火、金属溅射制备集电极金属层14。最终形成半导体装置100。

需要说明的是，根据本发明实施例的半导体装置100的其他构成以及操作对于本领域普通技术人员而言都是已知的，这里不再详细描述。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。

尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。

Claims (7)

1.一种半导体装置，其特征在于，包括：

第一导电类型的漂移层（10）；

沟槽部（20），所述沟槽部（20）从所述漂移层（10）的上表面向下延伸，所述沟槽部（20）在第一方向上延伸设置且为多个，多个所述沟槽部（20）在第二方向上间隔设置且形成栅极沟槽组（21）和假栅沟槽组（22），所述栅极沟槽组（21）和所述假栅沟槽组（22）在第二方向上交替设置；

第一导电类型的场截止层（11），所述场截止层（11）设置于所述漂移层（10）的下表面；

第二导电类型的集电极层（12），所述集电极层（12）设置于所述场截止层（11）的下表面，所述集电极层（12）内设置有第一导电类型的第一发射极层（13），所述第一发射极层（13）与所述假栅沟槽组（22）上下对应；

所述第一发射极层（13）包括多个子发射极部（131），多个所述子发射极部（131）在第一方向上间隔设置；

所述第一发射极层（13）第一方向上的长度小于所述假栅沟槽组（22）第一方向上的长度。

2.根据权利要求1所述的半导体装置，其特征在于，所述第一发射极层（13）为多个，所述假栅沟槽组（22）为多个，多个所述第一发射极层（13）与多个所述假栅沟槽组（22）一一对应设置。

3.根据权利要求1所述的半导体装置，其特征在于，所述假栅沟槽组（22）在所述漂移层（10）下表面的投影覆盖所述第一发射极层（13）在所述漂移层（10）下表面的投影。

4.根据权利要求3所述的半导体装置，其特征在于，所述第一发射极层（13）第二方向上的宽度与所述假栅沟槽组（22）第二方向上的宽度相等。

5.根据权利要求3所述的半导体装置，其特征在于，所述第一发射极层（13）第二方向上的宽度小于所述假栅沟槽组（22）第二方向上的宽度。

6.根据权利要求3所述的半导体装置，其特征在于，所述假栅沟槽组（22）包括一个假栅沟槽部（221），所述第一发射极层（13）第二方向上的宽度小于一个所述假栅沟槽部（221）第二方向的宽度；或所述第一发射极层（13）第二方向上的宽度等于一个所述假栅沟槽部（221）第二方向的宽度。

7.根据权利要求3所述的半导体装置，其特征在于，所述假栅沟槽组（22）包括至少两个第二方向间隔设置的假栅沟槽部（221），所述第一发射极层（13）第二方向上的宽度为D1，至少两个所述假栅沟槽部（221）第二方向上的宽度之和为D2，至少两个所述假栅沟槽部（221）第二方向的间隔距离之和为D3，D1、D2和D3满足关系式：D1≤D2+D3。