CN117559791A - 电能转换器及其控制方法 - Google Patents
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Abstract
本发明公开了一种电能转换器及其控制方法，电能转换器包括整流装置、功率电感、半导体装置及控制模块。半导体装置包括漏极电极；外延层；基体区，设置于外延层中；源极区，设置于基体区中；源极电极，至少部分邻接源极区；沟槽栅极，设置于外延层中，沿着第一方向延伸；及平面栅极，设置于外延层上，沿着第二方向延伸。当控制模块欲导通半导体装置时，于第一时间，施加第一导通电压至平面栅极，形成邻近平面栅极且介于漏极电极与源极电极间的电流路径；及于第一时间之后的第二时间，施加第二导通电压至沟槽栅极，形成邻近沟槽栅极且介于漏极电极与源极电极间的电流路径。
Description
技术领域
本发明涉及电能转换，特别是涉及一种电能转换器及其控制方法。
背景技术
功率晶体管是用于处理大功率的电压和电流的晶体管。常见的功率晶体管例如为功率金属氧化物半导体场效晶体管(metal-oxide semiconductor field- effecttransistor，MOSFET)可应用在许多不同的领域中，例如电源供应器、直流-直流变压器(DC-to-DC converter)、功率转换器、电能转换器等。
近年来，因应各种电子产品的发展，各种电能转换器的应用也随之增加，而目前功率MOSFET的技术，例如分裂栅极沟槽(split gate trench，SGT)、横向扩散金属氧化物半导体(laterally-diffused metal-oxide semiconductor， LDMOS)、U型槽金属氧化物半导体(UMOS)等功率晶体管，难以在各方面皆完全满足电能转换器的需求，例如难以达成同时减小装置大小、增加供电电流、降低切换损耗(switching loss)、降低导通损耗(conductionloss)及降低死区损耗 (dead-time loss)等需求，因此，业界亟需发展新的电能转换器及控制方法，以克服上述问题。
发明内容
本发明实施例提供一种电能转换器，自输入节点接收输入电能，并通过输出节点而将转换过的输入电能输出至负载，电能转换器耦接于输入节点与输出节点之间，转换电路包含整流装置、功率电感、半导体装置及控制模块。整流装置、功率电感及半导体装置耦接于中点。半导体装置包含：漏极电极；外延层；基体区，设置于外延层中；源极电极，设置于外延层上；源极区，设置于基体区中，至少部分邻接源极电极；沟槽栅极，设置于外延层中，且邻近基体区的第一面；及平面栅极，设置于外延层上，且邻近基体区的第二面。控制模块用以施加第一控制信号至平面栅极，与第二控制信号至沟槽栅极。当控制模块欲使半导体装置导通时，于第一时间，将第一控制信号切换至第一导通电压，使得在邻近平面栅极处形成介于漏极电极与源极电极间的第一电流路径，及于第一时间之后的第二时间，将第二控制信号切换至第二导通电压，使得在邻近沟槽栅极处形成介于漏极电极与源极电极间的第二电流路径。
本发明实施例另提供一种半导体装置的控制方法，半导体装置包含漏极电极，源极电极，沟槽栅极及平面栅极，方法包含于第一时间，将施加于平面栅极的第一控制信号切换至第一导通电压，于第一时间之后的第二时间，将施加于沟槽栅极的第二控制信号切换至第二导通电压，及于第二时间之后的第三时间，将第一控制信号及第二控制信号切换至截止电压。
本发明实施例另提供一种电能转换器的控制方法，电能转换器包含第一半导体装置与第二半导体装置，第一半导体装置包含第一漏极电极，第一源极电极，第一沟槽栅极及第一平面栅极；第二半导体装置包含第二漏极电极，第二源极电极，第二沟槽栅极及第二平面栅极，控制方法包含于第一时间，将施加于第一平面栅极的第一控制信号切换至第一导通电压，于第一时间之后的第二时间，将施加于第一沟槽栅极的第二控制信号切换至第二导通电压，于第二时间之后的第三时间，将第一控制信号及第二控制信号切换至第一截止电压，于第三时间之后的第四时间，将施加于第二平面栅极的第三控制信号切换至第三导通电压，于第四时间之后的第五时间，将施加于第二沟槽栅极的第四控制信号切换至第四导通电压，及于第五时间之后的第六时间，将第三控制信号及第四控制信号切换至第二截止电压。
附图说明
图1为本发明实施例中的一种电能转换器的电路示意图。
图2为图1中的半导体装置的立体透视示意图。
图3A及图3B是图2的半导体装置的电流路径示意图。
图4为图1中的电能转换器的部份电路的电路图。
图5为图4中的电路的控制方法的流程图。
图6为图4中的电路的时序图。
图7显示晶体管导通的波形示意图。
图8显示图4中的电路的波形示意图。
图9为本发明实施例中的另一种电能转换器的电路示意图。
附图标记
1,9:电能转换器
10:半导体装置
12:控制模块
14:整流装置
101:基底
103:外延层
105:第一导电部份
106:第一介电层
107:第二导电部份
108:第二介电层
109:介电盖层
110,TG:沟槽栅极
110-1:第一沟槽栅极结构
110-2:第二沟槽栅极结构
112-1:第一基体区
112-1A:第一Y-Z方向侧面
112-1B:第二Y-Z方向侧面
112-1C,112-2C:X-Y方向顶面
120-1,120-2,PG:平面栅极
124,S:源极区
124-1:第一源极区
126:层间介电层
128-1:第一源极电极
128-2:第二源极电极
130,D:漏极电极
301,302:电流路径
500:控制方法
S502至S512:步骤
a-a’,b-b’:剖面切线
b1至b4:驱动电路
Cin,Cout:电容
IL,Vds,Vdrv:信号
L:功率电感
Ngnd:接地节点
Nin:输入节点
Nint:中点
Nout:输出节点
Sc1至Sc4:控制信号
t0至t6:时间
tdf:信号下降沿之后的死区时间
tdr:信号上升沿之前的死区时间
Qgd:栅极至漏极电荷
Vdc:直流电源
Vpl:平坦电压
Von1至Von4:导通电压
Voff1及Voff2:截止电压
Vss:接地电压
Vth:临界电压
Vin:输入电压
Vout:输出电压
Q1,Q3:平面晶体管
Q2,Q4:沟槽晶体管
具体实施方式
图1为本发明实施例中的一种电能转换器1的电路示意图。电能转换器 1耦接于输入节点Nin与输出节点Nout之间，自输入节点Nin接收输入电能，并通过输出节点Nout而将转换过的输入电能输出至负载。电能转换器1为降压转换器(buck converter)，输入电能可为输入电压Vin，输出电能可为输出电压Vout。
电能转换器1可包含输入电容Cin、半导体装置10、整流装置14、功率电感L、控制模块12及输出电容Cout。输入节点Nin可耦接于直流电源Vdc，输入电容Cin可耦接于输入节点Nin与接地节点Ngnd之间，半导体装置10 可耦接于输入节点Nin与中点Nint之间，整流装置14可耦接于中点Nint与接地节点Ngnd之间，功率电感L可耦接于中点Nint与输出节点Nout之间，控制模块12可耦接于半导体装置10及整流装置14，且输出电容Cout可耦接于输出节点Nout与接地节点Ngnd之间。接地节点Ngnd可提供接地电压Vss，例如0V。
直流电源Vdc可提供直流电压。半导体装置10可控制功率电感L的充放电，功率电感L可储存或提供磁能，输出电容Cout可维持输出电压Vout不变或减缓输出电压Vout的涟波电压变化(ripple)，整流装置14可控制中点Nint 及接地节点Ngnd之间的电流路径，控制模块12可控制半导体装置10及整流装置14的开关。当半导体装置10导通时，功率电感L可储存磁能，整流装置14可处于逆向偏压而截断中点Nint及接地节点Ngnd之间的电流路径，同时输出电容Cout可充电且输入电压产生的电流可输出至负载。当半导体装置10截止时，功率电感L可释放磁能，整流装置14可处于正向偏压而连接中点 Nint及接地节点Ngnd之间的电流路径，同时输出电容Cout可减缓输出电压 Vout的涟波电压变化且磁能产生的电流可流至负载以提供所需功率。
图2为图1中的半导体装置10的立体透视示意图，已于台湾专利申请号 111123137及申请号202210361348.8中揭露。整流装置14亦可采用图2的半导体装置结构实现。半导体装置10包含基底101，基底101具有第一导电类型，例如为n型重掺杂硅基底(N+substrate)，外延层103设置于基底 101上，并具有第一导电类型，例如为n型硅外延层(N epitaxiallayer)。半导体装置10还包含基体区112，例如第一基体区112-1和第二基体区(在图2 中被遮蔽而未显示)设置于外延层103中，并具有与第一导电类型相反的第二导电类型，例如为p型基体区(P body)，其中基体区112的第二导电类型掺质的掺质浓度会高于外延层103的第一导电类型掺质的掺质浓度。虽然在图2 中第二基体区因为被遮蔽而未显示，但实际上第二基体区112-2沿着Y轴方向与第一基体区112-1分开设置。
此外，半导体装置10还包含设置于外延层103中的沟槽栅极结构，例如包含设置于外延层103中的第一沟槽栅极结构110-1和第二沟槽栅极结构110- 2，此二沟槽栅极结构110-1、110-2的水平长轴实质上沿着第一方向Y延伸，且第二沟槽栅极结构110-2较佳可实质平行于第一沟槽栅极结构110-1。沿着第二方向X上，第一沟槽栅极结构110-1和第二沟槽栅极结构110-2分别位于基体区112的两侧(例如分别位于第一基体区112-1的两侧，同时也分别位于第二基体区112-2的两侧)，并且第一沟槽栅极结构110-1和第二沟槽栅极结构110-2皆邻近第一基体区112-1和第二基体区112-2，其中第一基体区 112-1和第二基体区112-2皆设置于第一沟槽栅极结构110-1和第二沟槽栅极结构110-2之间。在一些实施例中，第一沟槽栅极结构110-1和第二沟槽栅极结构110-2分别包含第一导电部份105、第二导电部份107、第一介电层106、第二介电层108和介电盖层109，其中第二导电部份107位于第一导电部份 105下方，第一介电层106邻接第一导电部份105，第二介电层108邻接第二导电部份107，介电盖层109位于第一导电部份105上。在一实施例中，第一导电部份105和第二导电部份107可互相电连接，以共同作为沟槽栅极电极。在第二方向X上，第一导电部份105的宽度大于第二导电部份107的宽度，第一介电层106的厚度小于第二介电层108的厚度。在一些实施例中，第一导电部份105和第二导电部份107可形成沟槽栅极TG，由多晶硅、金属、合金、其他导电材料、或包含上述材料的堆栈层形成，例如为p型或n型多晶硅。第一介电层106、第二介电层108和介电盖层109可由氧化硅、氮化硅、氮氧化硅或高介电常数的介电材料形成，其中第一介电层106、第二介电层108 和介电盖层109可由相同的材料形成。
此外，半导体装置10还包含第一平面栅极120-1和第二平面栅极120-2 设置于外延层103上，此二平面栅极120-1、120-2的长轴实质上沿着第二方向X延伸，第二方向X与第一方向Y间具有非零的夹角，此非零的夹角例如为90度，亦即第二方向X可垂直于第一方向Y。第二平面栅极120-2较佳可实质平行于第一平面栅极120-1，其中第一平面栅极120-1至少部分位于第一基体区112-1正上方，第二平面栅极120-2至少部分位于第二基体区112-2正上方。另外，对应第一沟槽栅极结构110-1的介电盖层109至少部分设置于第一平面栅极120-1和第二平面栅极120-2与第一沟槽栅极结构110-1的第一导电部份105之间；对应第二沟槽栅极结构110-2的介电盖层109至少部分设置于第一平面栅极120-1和第二平面栅极120-2与第二沟槽栅极结构110-2的第一导电部份105之间。使得第一平面栅极120-1和第二平面栅极120-2在垂直方向Z分离于对应的第一导电部份105。第一平面栅极120-1和第二平面栅极120-2可形成平面栅极PG。在一些实施例中，第一平面栅极120-1和第二平面栅极120-2可由多晶硅、金属、合金、其他导电材料或包含上述材料的堆栈层形成，例如为p型或n型多晶硅。在一些实施例中，第一平面栅极120-1 和第二平面栅极120-2的多晶硅的导电类型与第一沟槽栅极结构110-1和第二沟槽栅极结构110-2的多晶硅导电部份的导电类型相同。在另一些实施例中，第一平面栅极120-1和第二平面栅极120-2的多晶硅的导电类型与第一沟槽栅极结构110-1和第二沟槽栅极结构110-2的多晶硅导电部份的导电类型相反。在一些实施例中，第一平面栅极120-1、第二平面栅极120-2、第一沟槽栅极结构110-1、第二沟槽栅极结构110-2的各自的多晶硅的导电类型可根据实际需求而独立决定。
半导体装置10还包含第一源极电极128-1和第二源极电极128-2设置于外延层103上，且形成于层间介电层(interlayer dielectric layer，ILD)126中，第一源极电极128-1和第二源极电极128-2分别向下延伸至第一基体区112-1 和第二基体区112-2中。如图2所示，第一平面栅极120-1和第二平面栅极 120-2设置于第一源极电极128-1与第二源极电极128-2之间，且第一平面栅极120-1和第二平面栅极120-2的延伸方向可实质平行于基底101的表面，第一源极电极128-1和第二源极电极128-2的延伸方向垂直于基底101的表面。此外，半导体装置10还包含源极区124，例如第一源极区124-1设置于第一基体区112-1中，且至少部分邻接而电性耦合于第一源极电极128-1，例如第一源极区124-1可包围第一源极电极128-1的底端。此外，虽然图2中未显示第二源极区，但第二源极区设置于第二基体区中，且至少部分邻接或包围而电性耦合于第二源极电极128-2的底端。在一些实施例中，第一源极区124-1和第二源极区具有第一导电类型，例如为n型重掺杂区，且源极区124的掺质浓度会高于外延层103的掺质浓度。此外，半导体装置10还包含漏极电极130 设置于基底101下，漏极电极130的组成可包括金属或其他导电材料，且形成于基底101的底面。
第一方向Y与垂直方向Z定义一Y-Z平面，第一方向Y与第二方向X 定义一X-Y平面，第一基体区112-1在实质平行于Y-Z平面方向上具有相对的第一Y-Z方向侧面112-1A与第二Y-Z方向侧面112-1B，类似地，第二基体区112-2在实质平行于Y-Z平面方向上具有相对的第三Y-Z方向侧面与第四Y-Z方向侧面，前述第一、第二、第三和第四Y-Z方向侧面皆为平坦的Y- Z方向侧面，且第一沟槽栅极结构110-1邻近第一基体区112-1的第一Y-Z方向侧面112-1A和第二基体区的第三Y-Z方向侧面，第二沟槽栅极结构110-2 邻近第一基体区112-1的第二Y-Z方向侧面112-1B和第二基体区的第四Y-Z 方向侧面。第一基体区112-1沿着X-Y平面具有一X-Y方向顶面112-1C，且第一平面栅极120-1至少部分位于第一基体区112-1的X-Y方向顶面112-1C 正上方。此外，第二基体区沿着X-Y平面也具有一X-Y方向顶面112-2C，且第二平面栅极120-2至少部分位于第二基体区的X-Y方向顶面112-2C正上方。另外，第一源极区124-1沿着X-Y平面包围第一源极电极128-1的底端，且第二源极区沿着X-Y平面包围第二源极电极128-2的底端。
图3A及图3B是图2的半导体装置的电流路径示意图，其中剖面B绘示沿着第1图中的剖面切线b-b’，由平面栅极PG控制的电流路径301，剖面A 绘示沿着图1中的剖面切线a-a’，由沟槽栅极TG控制的电流路径302，电流路径301和302皆以箭头线段表示电流方向。如图3A的剖面B所示，当平面栅极PG导通(on state)时，电流路径301会由漏极电极D向上，经过基底 101、外延层103，再经过平面栅极PG下方的水平通道(位于基体区112的顶面)到源极区S，最后到达源极电极128。如图3B的剖面A所示，当沟槽栅极TG导通时，电流路径302从漏极电极D向上，经过基底101、外延层 103，并沿着沟槽栅极结构110-1、110-2的底面和侧壁向上，再经过邻近于第一导电部份105及第二导电部份107的垂直通道(位于基体区112的侧面) 以到源极区S，最后到达源极电极128。
半导体装置10可视为2个金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)，其中一者为平面晶体管，具有平面栅极PG，用以形成水平通道，另一者为沟槽晶体管，具有沟槽栅极TG，用以形成垂直通道，平面晶体管及沟槽晶体管底部耦接到相同的漏极电极，平面晶体管及沟槽晶体管顶部耦接到相同的源极电极，如此2个金氧化半导体晶体管互相并联。例如，参考图3B的剖面A，平面晶体管可包含平面栅极PG、漏极电极D、源极区S、源极电极128、基体区112、外延层103及基底101。参考图3A的剖面B，沟槽晶体管可包含沟槽栅极TG、漏极电极D、源极区 S、源极电极128、基体区112、外延层103及基底101。平面晶体管及沟槽晶体管可共享漏极电极D、源极区S、源极电极128、基体区112、外延层103 及基底101。控制模块12可分开控制平面晶体管的平面栅极PG及沟槽晶体管的沟槽栅极TG。
平面晶体管的导通电组(on-resistance，Ron)较小，栅极电荷较少(gate charge，Qg)，具有较低的临界电压，藉以降低特性值(figure of merit，FOM)、快速切换同时增强效率，适用于轻载情况。沟槽晶体管的沟槽栅极面积较大，具有较高的临界电压，藉以减低漏极至源极的单位面积导通阻抗(Rds on- resistance per unit area,Rsp)同时却会增加寄生效应，适用于重载情况。因此，控制电路12可在负载功率较轻时开启平面栅极，以加快半导体装置10的开关速度，在负载功率较重时同时开启沟槽栅极和平面栅极，以减少半导体装置 10的导通电阻及增加半导体装置10的电流。
相似地，整流装置14可为另一半导体装置，具有相似于图2、图3A及图 3B中所显示的结构。在一些实施例中，整流装置14亦可为二极管或其他种类的开关装置。
图4为电能转换器1中的部份电路的电路图，包含控制模块12、第一驱动电路b1至第四驱动电路b4、半导体装置10及整流装置14。半导体装置10 可包含平面晶体管Q1及沟槽晶体管Q2，整流装置14可包含平面晶体管Q3 及沟槽晶体管Q4。平面晶体管Q1可包含漏极电极，耦接于输入节点Nin，源极电极，耦接于输出电能的中点Nint，及平面栅极PG1。沟槽晶体管Q2可包含漏极电极，耦接于输入节点Nin，源极电极，耦接于中点Nint，及沟槽栅极 TG2。平面晶体管Q3可包含漏极电极，耦接于中点Nint，源极电极，耦接于接地节点Ngnd，及平面栅极PG3。沟槽晶体管Q4可包含漏极电极，耦接于输出电能的中点Nint，源极电极，耦接于接地节点Ngnd，及沟槽栅极TG4。
第一驱动电路b1可包含第一端，耦接于控制电路12，及第二端，耦接于平面晶体管Q1的平面栅极PG1。第二驱动电路b2可包含第一端，耦接于控制电路12，及第二端，耦接于沟槽晶体管Q2的沟槽栅极TG2。第三驱动电路b3可包含第一端，耦接于控制电路12，及第二端，耦接于平面晶体管Q3 的平面栅极PG3。第四驱动电路b4可包含第一端，耦接于控制电路12，及第二端，耦接于沟槽晶体管Q4的沟槽栅极TG4。第一驱动电路b1至第四驱动电路b4可分别由缓冲器实现。
控制模块12可经由第一驱动电路b1施加第一控制信号Sc1至该平面晶体管Q1的平面栅极PG1，及经由第二驱动电路b2施加第二控制信号Sc2至沟槽晶体管Q2的沟槽栅极TG2。此外控制模块12可经由第三驱动电路b3施加第三控制信号Sc3至该平面晶体管Q3的平面栅极PG3，及经由第四驱动电路b4施加第四控制信号Sc2至沟槽晶体管Q4的沟槽栅极TG4。在一些实施例中，驱动电路b1至b4可被省略，控制模块12可直接驱动平面晶体管Q1 至Q4。
控制模块12可经由第一控制信号Sc1至第一控制信号Sc4分别控制半导体装置10及整流装置14的开关，藉以降低电能转换器1的切换损耗(switching loss)、导通损耗(conduction loss)及死区损耗(dead-time loss)，同时提供负载所需的功率。
图5为图4中的电路的控制方法500的流程图。控制方法500包含步骤 S502至S512，其中步骤S502至S506用以控制半导体装置10，步骤S508至 S512用以控制整流装置14。任何合理的技术变更或是步骤调整都属于本发明所揭露的范畴。步骤S502至S512解释如下：
步骤S502:于第一时间，将第一控制信号切换至第一导通电压；
步骤S504:于第二时间，将第二控制信号切换至第二导通电压；
步骤S506:于第三时间，将第一控制信号与第二控制信号切换至第一截止电压；
步骤S508:于第四时间，将第三控制信号切换至第三导通电压；
步骤S510:于第五时间，将第四控制信号切换至第四导通电压。
步骤S512:于第六时间，将第三控制信号与第四控制信号切换至第二截止电压。
图6为图2中的电路的时序图，其中纵轴表示电压，横轴表示时间。以下搭配图2-4及6说明步骤S502至S512。在时间t1，控制模块12将第一控制信号Sc1切换至第一导通电压Von1以在邻近平面栅极PG1处形成平面晶体管Q1的水平通道，且于平面晶体管Q1的水平通道形成第一电流路径(步骤 S502)。在时间t2，控制模块12另将第二控制信号Sc2切换至第二导通电压 Von2，以在邻近沟槽栅极TG2处形成沟槽晶体管Q2垂直通道，且于沟槽晶体管Q2的垂直通道形成第二电流路径(步骤S504)。在时间t3，控制模块12 将第一控制信号Sc1与第二控制信号Sc2切换至第一截止电压Voff1，以中断第一电流路径与第二电流路径(步骤S506)。
避免在输入电压Vin与接地节点Ngnd之间形成短路路径，故需确保半导体装置10和整流装置14不会同时开启，因此在时间t3后需延迟一死区时段后，控制模块12才能使整流装置14两端导通。在时间t4，控制模块12将第三控制信号Sc3切换至第三导通电压Von3，使得在邻近平面栅极PG3处形成平面晶体管Q3的水平通道，且于平面晶体管Q3的水平信道形成水平电流路径(步骤S508)。在时间t5，控制模块12将第四控制信号Sc4切换至第四导通电压Von4，使得在邻近沟槽栅极TG4处形成沟槽晶体管Q4垂直通道，且于沟槽晶体管Q4的垂直信道形成垂直电流路径(步骤S510)。在时间t6，控制模块12将第三控制信号Sc3与第四控制信号Sc4切换至第二截止电压Voff2，以中断第三电流路径与第四电流路径(步骤S512)。
导通电压Von1至Von4的电压准位可相同或相异，例如导通电压Von1 至Von4可介于3.3V至6V之间，根据不同制程而具有不同耐压。截止电压 Voff1及Voff2的电压准位可相同或相异，例如导通电压Voff1及Voff2可皆为0V。
图7显示晶体管导通的波形示意图，其中纵轴为电压/电流，横轴为时间。信号Vdrv表示晶体管的栅极电压，信号Vds表示晶体管的漏极至源极电压，信号IL表示晶体管的输出电流。在时间t0，信号Vdrv为0，晶体管截止，信号Vds维持于高电压，信号IL为0。在时间t1，信号Vdrv开始拉升。在时间 t2，信号Vdrv到达临界电压Vth，信号IL开始上升。在时间t3及时间t4之间，信号Vdrv到达平坦电压Vpl，由于栅极至漏极电荷Qgd的关系信号Vdrv 会维持在平坦电压Vpl，此时信号IL会快速上升直到最大值，信号Vds会开始以缓慢速度下降，进而产生切换损耗。在时间t4之后，信号Vds到达0V，信号Vdrv继续上升直到目标电压为止，晶体管完全导通。若栅极至漏极电荷 Qgd增加，则信号Vds到达0V的时间较长，平坦区区间(时间t3及时间t4之间的时段)会增加，切换损耗也会随之增加。
由于控制模块12先将第一控制信号Sc1切换至第一导通电压Von1，且平面晶体管Q1临界电压较低，因此平面晶体管Q1的信号Vds可被快速拉低，缩短平坦区区间，进而降低切换损耗。相似地，控制模块12先将第三控制信号Sc3切换至第三导通电压Von3，且平面晶体管Q3临界电压较低，因此平面晶体管Q3的信号Vds可被快速拉低，缩短平坦区区间，进而降低切换损耗。因此和相关技术相比，电能转换器1的切换损耗较低。
另外，电能转换器1的导通损耗Pcl和漏极至源极的单位面积阻抗Rdson 相关，及可由公式1计算：
Pcl＝Pclup+Pcllow
＝Rdson_up·Irms_up2+Rdson_low·Irms_low2 公式1
其中Pcl为导通损耗；
Pcl_up为半导体装置10的导通损耗；
Pcl_low为整流装置14的导通损耗；
Rdson_up为半导体装置10的漏极至源极的导通阻抗；
Rdson_low为整流装置14的漏极至源极的导通阻抗；
Irms_up2为半导体装置10的均方根输出电流平方值；及
Irms_low2为整流装置14的均方根输出电流平方值。
参考公式1，半导体装置10的导通损耗Pcl_up正比于漏极至源极的导通阻抗Rdson_up，整流装置14的导通损耗Pcl_low正比于漏极至源极的导通阻抗Rdson_low。根据前面段落所述，沟槽晶体管的漏极至源极的导通阻抗较相关技术中的晶体管低，因此藉由采用半导体装置10的沟槽晶体管Q2可降低导通损耗Pcl_up，藉由采用整流装置14的沟槽晶体管Q4可降低导通损耗 Pcl_low，进而降低电能转换器1的导通损耗Pcl。
在相关技术中，降压转换器的上桥晶体管和下桥晶体管不会同时导通，在导通下桥晶体管之前上桥晶体管会先截止，此时上桥晶体管及下桥晶体管皆截止，且电流会从接地节点经由下桥晶体管的寄生二极管流至功率电感。相似地，在导通上桥晶体管之前下桥晶体管会先截止，此时上桥晶体管及下桥晶体管皆截止，且电流会从功率电感经由上桥晶体管的寄生二极管流至供电端。流经上桥晶体管的寄生二极管的电流及流经下桥晶体管的寄生二极管的电流会产生死区损耗Pdl，由公式2表示：
Pdl＝Vd·(IL_max·tdf+IL_min·tdr) 公式2
其中Pdl为死区损耗；
Vd为漏极电压；
IL_max为输出电流最大值；
IL_min为输出电流最小值；
tdf为信号下下降沿之后的死区时间；及
tdr为信号上升沿之前的死区时间。
参考公式2，死区损耗Pdl和死区时间tdr及tdf成正相关。图8显示电能转换器1的波形示意图，其中纵轴为电压，横轴为时间。时间t1至t2之间的时段可称为上升死区时间tdr，时间t4至t5之间的时段可称为下降死区时间 tdf。先将第一导通电压Von1施加至平面栅极PG1可快速导通平面晶体管Q1，进而缩短上升死区时间tdr，而先将第三导通电压Von3施加至平面栅极PG3 可快速导通平面晶体管Q3，进而缩短下降死区时间tdf。和相关技术相比，由于死区时间tdf及tdf皆缩短，因此电能转换器1的死区损耗Pdl降低。
图9为本发明实施例中的另一种电能转换器9的电路示意图。电能转换器9和电能转换器1之间的差异在于半导体装置10、整流装置14及功率电感 L的连接关系。电能转换器9为升压转换器(boost converter)。
功率电感L可耦接于输入节点Nin与中点Nint之间，半导体装置10可耦接于中点Nint与接地节点Ngnd之间，整流装置14可耦接于中点Nint与输出节点Nout之间。电能转换器9中半导体装置10及整流装置14的控制方法可参考电能转换器1的控制方法，在此不再赘述。
图1-6、8及9的实施例分开控制平面晶体管的平面栅极及沟槽晶体管的沟槽栅极，进而降低电能转换器的切换损耗、导通损耗及死区损耗，同时提供负载所需的功率。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (14)
1.一种电能转换器，用于自一输入节点接收一输入电能，并通过一输出节点而将一转换过的输入电能输出至一负载，所述电能转换器耦接于所述输入节点与所述输出节点之间，所述电能转换器包括：
一整流装置，耦接于一中点；
一功率电感，耦接于所述中点；
一第一半导体装置，耦接于所述中点，包括：
一第一漏极电极；
一第一外延层；
一第一基体区，设置于所述第一外延层中；
一第一源极电极，设置于所述第一外延层上；
一第一源极区，设置于所述第一基体区中，至少部分邻接所述第一源极电极；
一第一沟槽栅极，设置于所述第一外延层中，邻近所述第一基体区的一第一面；以及
一第一平面栅极，设置于所述第一外延层上，邻近所述第一基体区的一第二面；以及
一控制模块，用于施加一第一控制信号至所述第一平面栅极，施加一第二控制信号至所述第一沟槽栅极；
其中，当所述控制模块欲使所述第一半导体装置导通时，执行下列步骤：
于一第一时间，将所述第一控制信号切换至一第一导通电压，使得在邻近所述第一平面栅极处形成介于所述第一漏极电极与所述第一源极电极间的一第一电流路径；以及
于所述第一时间之后的一第二时间，将所述第二控制信号切换至一第二导通电压，使得在邻近所述第一沟槽栅极处形成介于所述第一漏极电极与所述第一源极电极间的一第二电流路径。
2.如权利要求1所述的电能转换器，其特征在于，所述第一沟槽栅极沿着一第一方向延伸，所述第一平面栅极沿着一第二方向延伸，所述第二方向与所述第一方向之间具有一非零的夹角。
3.如权利要求1所述的电能转换器，其特征在于，当所述控制模块欲使所述第一半导体装置关断时，执行下列步骤：
于所述第二时间之后的一第三时间，将所述第一控制信号与所述第二控制信号切换至一第一截止电压，以中断所述第一电流路径与所述第二电流路径。
4.如权利要求3所述的电能转换器，其特征在于：
所述整流装置包括一第一端及一第二端，所述整流装置为一第二半导体装置，包括：
一第二漏极电极；
一第二外延层；
一第二基体区，设置于所述第二外延层中；
一第二源极电极，设置于所述第二外延层上；
一第二源极区，设置于所述第二基体区中，且至少部分邻接所述第二源极电极；
一第二沟槽栅极，设置于所述第二外延层中，邻近所述第二基体区的一第一面；以及
一第二平面栅极，设置于所述第二外延层上，邻近所述第二基体区的一第二面；以及
所述控制模块还用于施加一第三控制信号至所述第二平面栅极，施加一第四控制信号至所述第二沟槽栅极；
其中，于所述第三时间之后的一第四时间，当所述控制模块欲使所述第二半导体装置导通时，执行下列步骤：
于一第四时间，将所述第三控制信号切换至一第三导通电压，使得在邻近所述第二平面栅极处形成介于所述第二漏极电极与所述第二源极电极间的一第三电流路径；
于所述第四时间之后的一第五时间，将所述第四控制信号切换至一第四导通电压，使得在邻近所述第二沟槽栅极处形成介于所述第二漏极电极与所述第二源极电极间的一第四电流路径。
5.如权利要求4所述的电能转换器，其特征在于，当所述控制模块欲使所述第二半导体装置关断时，执行下列步骤：
于所述第五时间之后的一第六时间，将所述第三控制信号与所述第四控制信号切换至一第二截止电压，以中断所述第三电流路径与所述第四电流路径。
6.如权利要求4所述的电能转换器，其特征在于，所述第二沟槽栅极沿着一第三方向延伸，所述第二平面栅极沿着一第四方向延伸，所述第三方向与所述第四方向之间具有一非零的夹角。
7.如权利要求4所述的电能转换器，其特征在于，所述第二半导体装置还包括：一第二基底，所述第二外延层设置于所述第二基底上，所述第二漏极电极设置于所述第二基底下。
8.如权利要求4所述的电能转换器，其特征在于，还包括：
一第一驱动电路，耦接于所述第一平面栅极；
一第二驱动电路，耦接于所述第一沟槽栅极；
一第三驱动电路，耦接于所述第二平面栅极；以及
一第四驱动电路，耦接于所述第二沟槽栅极。
9.如权利要求1所述的电能转换器，其特征在于，所述第一半导体装置耦接于所述输入节点与所述中点之间，所述功率电感耦接于所述输出节点与所述中点之间，所述电能转换器为一降压转换器。
10.如权利要求1所述的电能转换器，其特征在于，所述功率电感耦接于所述输入节点与所述中点之间，所述第一半导体装置耦接于所述中点与一接地节点之间，所述电能转换器为一升压转换器。
11.如权利要求1所述的电能转换器，其特征在于：
所述第一半导体装置还包括：
一第一基底，所述第一外延层设置于所述第一基底上，所述第一漏极电极设置于所述第一基底下；
所述整流装置包括一第一端，耦接于所述第一源极电极，及一第二端；以及
所述电感耦接于所述第一源极电极及所述整流装置的所述第一端。
12.如权利要求11所述的电能转换器，其特征在于，所述第一漏极电极耦接于一供电端，所述整流装置的所述第二端耦接于一接地节点。
13.一种半导体装置的控制方法，所述半导体装置包括一第一漏极电极，一第一源极电极，一第一沟槽栅极及一第一平面栅极，其特征在于，所述方法包括：
于一第一时间，将施加于所述第一平面栅极的一第一控制信号切换至一第一导通电压；
于所述第一时间之后的一第二时间，将施加于所述第一沟槽栅极的一第二控制信号切换至一第二导通电压；以及
于所述第二时间之后的一第三时间，将所述第一控制信号及所述第二控制信号切换至一第一截止电压。
14.一种电能转换器的控制方法，所述电能转换器包括一第一半导体装置与一第二半导体装置，所述第一半导体装置包括一第一漏极电极，一第一源极电极，一第一沟槽栅极及一第一平面栅极；所述第二半导体装置包括一第二漏极电极，一第二源极电极，一第二沟槽栅极及一第二平面栅极，其特征在于，所述方法包括：
于一第一时间，将施加于所述第一平面栅极的一第一控制信号切换至一第一导通电压；
于所述第一时间之后的一第二时间，将施加于所述第一沟槽栅极的一第二控制信号切换至一第二导通电压；
于所述第二时间之后的一第三时间，将所述第一控制信号及所述第二控制信号切换至一第一截止电压；
于所述第三时间之后的一第四时间，将施加于所述第二平面栅极的一第三控制信号切换至一第三导通电压；
于所述第四时间之后的一第五时间，将施加于所述第二沟槽栅极的一第四控制信号切换至一第四导通电压；以及
于所述第五时间之后的一第六时间，将所述第三控制信号及所述第四控制信号切换至一第二截止电压。
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