CN117558744A - 一种半导体结构及其制造方法 - Google Patents
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Abstract
本公开实施例公开了一种半导体结构及其制造方法，所述半导体结构包括：源极掺杂区、漏极掺杂区，以及位于所述源极掺杂区和所述漏极掺杂区之间且相邻设置的轻掺杂区和本征区，所述轻掺杂区与所述源极掺杂区相邻，所述本征区与所述漏极掺杂区相邻；其中，所述源极掺杂区、所述漏极掺杂区的掺杂浓度大于所述轻掺杂区的掺杂浓度。
Description
技术领域
本公开涉及半导体制造领域，尤其涉及一种半导体结构及其制造方法。
背景技术
结型晶体管(Junction Transistor)的源极和漏极的掺杂类型、掺杂浓度与沟道区的掺杂类型、掺杂浓度不一致，这种掺杂突变会导致一系列影响晶体管性能的问题，且由于结型晶体管的沟道区通常具有重掺杂，导致沟道区迁移率降低，栅极对沟道区的控制能力降低。
无结晶体管(Junction Less Transistor)的源极、漏极和沟道区具有相同的掺杂类型，能够用来克服结型晶体管掺杂突变的问题。然而，无结晶体管的源极、漏极通常具有重掺杂，导致无结晶体管的漏电流增加，影响晶体管性能。
因此，亟需提供一种具有优良性能的晶体管结构。
发明内容
本公开实施例提供一种半导体结构，包括:
源极掺杂区、漏极掺杂区，以及位于所述源极掺杂区和所述漏极掺杂区之间且相邻设置的轻掺杂区和本征区，所述轻掺杂区与所述源极掺杂区相邻，所述本征区与所述漏极掺杂区相邻；其中，
所述源极掺杂区、所述漏极掺杂区的掺杂浓度大于所述轻掺杂区的掺杂浓度。
在一些实施例中，所述源极掺杂区、所述漏极掺杂区及所述轻掺杂区的掺杂离子类型相同。
在一些实施例中，所述源极掺杂区、所述漏极掺杂区的掺杂浓度与所述轻掺杂区的掺杂浓度的比值范围在10至100之间。
在一些实施例中，所述源极掺杂区、所述漏极掺杂区及所述轻掺杂区的掺杂浓度的范围在1E19cm-3至1E21cm-3之间。
在一些实施例中，所述轻掺杂区靠近所述本征区的区域中的掺杂浓度小于所述轻掺杂区的远离所述本征区的区域中的掺杂浓度。
在一些实施例中，所述轻掺杂区包括多个沿第一方向分布的子掺杂区，其中，所述第一方向为从所述源极掺杂区朝向所述漏极掺杂区延伸的方向，沿着所述第一方向，多个所述子掺杂区的掺杂浓度逐渐减小。
在一些实施例中，所述轻掺杂区的掺杂浓度沿着第一方向逐渐连续减小，其中，所述第一方向为从所述源极掺杂区朝向所述漏极掺杂区延伸的方向。
在一些实施例中，所述半导体结构还包括：栅极层，所述栅极层至少覆盖所述轻掺杂区邻近所述本征区的端部。
在一些实施例中，所述轻掺杂区被所述栅极层完全覆盖，且所述轻掺杂区与所述源极掺杂区的界面与所述栅极层邻近所述源极掺杂区的侧壁齐平。
在一些实施例中，所述栅极层还覆盖所述本征区邻近所述轻掺杂区的端部。
在一些实施例中，所述轻掺杂区被所述栅极层覆盖的部分的长度与所述本征区被所述栅极层覆盖的部分的长度的比值大于0.6。
在一些实施例中，所述轻掺杂区与所述本征区之间的界面与所述栅极层邻近所述漏极掺杂区的侧壁齐平。
本公开实施例还提供一种半导体结构的制造方法，包括：
提供本征半导体层；
掺杂所述本征半导体层以在所述本征半导体层的两端分别形成源极掺杂区、漏极掺杂区，在所述源极掺杂区和所述漏极掺杂区之间形成相邻设置的轻掺杂区和本征区，所述轻掺杂区与所述源极掺杂区相邻，所述本征区与漏极掺杂区相邻；其中，
所述源极掺杂区、所述漏极掺杂区的掺杂浓度大于所述轻掺杂区的掺杂浓度。
在一些实施例中，所述本征半导体层包括相邻设置的第一区段和第二区段；对所述第一区段执行第一掺杂工艺；对所述第一区段远离所述第二区段的端部和所述第二区段远离所述第一区段的端部执行第二掺杂工艺；其中，所述第一区段被执行所述第二掺杂工艺的部分定义为所述源极掺杂区，未被执行所述第二掺杂工艺的部分定义为所述轻掺杂区；所述第二区段被执行所述第二掺杂工艺的部分定义为所述漏极掺杂区，未被执行所述第二掺杂工艺的部分定义为所述本征区。
在一些实施例中，在对所述第一区段远离所述第二区段的端部和所述第二区段远离所述第一区段的端部执行第二掺杂工艺之前，所述方法还包括：
形成栅极层，所述栅极层至少覆盖所述第一区段邻近所述第二区段的端部。
本公开实施例提供的半导体结构及其制造方法，其中，所述半导体结构包括：源极掺杂区、漏极掺杂区，以及位于所述源极掺杂区和所述漏极掺杂区之间且相邻设置的轻掺杂区和本征区，所述轻掺杂区与所述源极掺杂区相邻，所述本征区与所述漏极掺杂区相邻；其中，所述源极掺杂区、所述漏极掺杂区的掺杂浓度大于所述轻掺杂区的掺杂浓度。本公开实施例中，本征区与漏极掺杂区相邻设置，有助于降低漏极掺杂区的电场强度，从而有效降低由于漏极掺杂区的高电场强度导致的漏电；同时，轻掺杂区的掺杂浓度较低，降低了杂质离子对载流子的库伦散射，且本征区的存在进一步缓解或消除了库伦散射效应，有助于提高载流子迁移率，进一步降低漏电；此外，轻掺杂区的存在能够补偿本征区带来的阻值增加，提高半导体结构的性能。
本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其它特征和优点将从说明书附图以及权利要求书变得明显。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例提供的半导体结构的示意图；
图2为本公开另一实施例提供的半导体结构的示意图；
图3为本公开又一实施例提供的半导体结构的示意图；
图4为本公开实施例提供的半导体结构的制造方法的流程框图；
图5至图8为本公开实施例提供的半导体结构的制造方法的工艺流程图。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
结型晶体管(Junction Transistor)的源极和漏极的掺杂类型、掺杂浓度与沟道区的掺杂类型、掺杂浓度不一致，这种掺杂突变会导致一系列影响晶体管性能的问题，且由于结型晶体管的沟道区通常具有重掺杂，导致沟道区迁移率降低，栅极对沟道区的控制能力降低。
无结晶体管(Junction Less Transistor)的源极、漏极和沟道区具有相同的掺杂类型，能够用来克服结型晶体管掺杂突变的问题。然而，无结晶体管的源极、漏极通常具有重掺杂，导致无结晶体管的漏电流增加，影响晶体管性能。
因此，亟需提供一种具有优良性能的晶体管结构。
基于此，提出了本公开实施例的以下技术方案：
本公开实施例提供了一种半导体结构，包括：源极掺杂区、漏极掺杂区，以及位于所述源极掺杂区和所述漏极掺杂区之间且相邻设置的轻掺杂区和本征区，所述轻掺杂区与所述源极掺杂区相邻，所述本征区与所述漏极掺杂区相邻；其中，所述源极掺杂区、所述漏极掺杂区的掺杂浓度大于所述轻掺杂区的掺杂浓度。
下面结合附图对本公开的具体实施方式做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例做局部放大，而且所述示意图只是示例，其在此不应限制本公开的保护范围。
图1为本公开实施例提供的半导体结构的示意图，图2为本公开另一实施例提供的半导体结构的示意图，图3为本公开又一实施例提供的半导体结构的示意图。以下结合图1至图3对本公开实施例提供的半导体结构再作进一步详细的说明。
如图所示，半导体结构包括：源极掺杂区13、漏极掺杂区15，以及位于源极掺杂区13和漏极掺杂区15之间且相邻设置的轻掺杂区14和本征区16，轻掺杂区14与源极掺杂区13相邻，本征区16与漏极掺杂区15相邻；其中，源极掺杂区13、漏极掺杂区15的掺杂浓度大于轻掺杂区14的掺杂浓度。
本公开实施例中，本征区16与漏极掺杂区15相邻设置，有助于降低漏极掺杂区15的电场强度，从而有效降低由于漏极掺杂区15的高电场强度导致的漏电；同时，轻掺杂区14的掺杂浓度较低，降低了杂质离子对载流子的库伦散射，且本征区16的存在进一步缓解或消除了库伦散射效应，有助于提高载流子的迁移率，进一步降低漏电；此外，轻掺杂区14的存在能够补偿本征区16带来的阻值增加，避免半导体结构的开态电流降低，从而提高半导体结构的性能。
位于源极掺杂区13和漏极掺杂区10之间的至少部分区域可以作为沟道区17。在一实施例中，源极掺杂区13、漏极掺杂区15及轻掺杂区14的掺杂离子类型相同，即源极掺杂区13、漏极掺杂区15及轻掺杂区14的掺杂离子均是N型掺杂离子，或者源极掺杂区13、漏极掺杂区15及轻掺杂区14的掺杂离子均是P型掺杂离子，如此，相比源极、漏极的掺杂类型和沟道区的掺杂类型不同的结型晶体管，本公开实施例提供的半导体结构能够避免掺杂突变带来的阈值电压漂移、漏电流增加等问题。此外，半导体结构在工作时，电荷容易在沟道区17聚集，本公开实施例设置源极掺杂区13、漏极掺杂区15及轻掺杂区14的掺杂离子类型相同，如此，聚集的电荷容易被排出，能够避免产生浮体效应。
源极掺杂区13、漏极掺杂区15的掺杂浓度与轻掺杂区14的掺杂浓度的比值不宜过低也不宜过高。当源极掺杂区13、漏极掺杂区15的掺杂浓度与轻掺杂区14的掺杂浓度的比值过低时，轻掺杂区14的掺杂浓度过大，降低轻掺杂区14中的库伦散射效果不佳，从而导致降低载流子迁移率以及漏电的效果不佳；当源极掺杂区13、漏极掺杂区15的掺杂浓度与轻掺杂区14的掺杂浓度的比值过高时，轻掺杂区14的掺杂浓度过小，轻掺杂区14带来的阻值下降效果不明显，避免半导体结构的开态电流增加的效果不佳。因此，在一实施例中，源极掺杂区13、漏极掺杂区15的掺杂浓度与轻掺杂区14的掺杂浓度的比值范围在10至100之间，例如，在20至70之间，源极掺杂区13、漏极掺杂区15具有更高的掺杂浓度有利于改善半导体结构的导电性。但不限于此，在一些其他的实施例中，源极掺杂区13、漏极掺杂区15的掺杂浓度与轻掺杂区14的掺杂浓度的比值范围还可以在2至7之间，例如，在3至6之间。进一步的，源极掺杂区13、漏极掺杂区15及轻掺杂区14的掺杂浓度的范围在1E19cm-3至1E21cm-3之间，例如源极掺杂区13、漏极掺杂区15的掺杂浓度在1E20cm-3至1E21cm-3之间，轻掺杂区14的掺杂浓度在1E19cm-3至1E20cm-3之间。
在一实施例中，轻掺杂区14靠近本征区16的区域中的掺杂浓度小于轻掺杂区14的远离本征区16的区域中的掺杂浓度，如此，源极掺杂区13与轻掺杂区14交界区域的掺杂浓度变化更加平缓，有助于降低漏电流，提高半导体结构的性能。在一具体实施例中，轻掺杂区14包括多个沿第一方向分布的子掺杂区(图中未示出)，其中，第一方向为从源极掺杂区13朝向漏极掺杂区15延伸的方向，沿着第一方向，多个子掺杂区的掺杂浓度逐渐减小，即在第一方向上，轻掺杂区14的浓度呈阶梯式减小。但不限于此，在一些其他的实施例中，轻掺杂区14的掺杂浓度沿着第一方向逐渐连续减小。
源极掺杂区13、漏极掺杂区15、轻掺杂区14和本征区16的材料可以为半导体材料，并且可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料，例如，源极掺杂区13、漏极掺杂区15、轻掺杂区14和本征区16的材料可以选自硅、氧化铟、氧化锡、铟锌氧化物、锡锌氧化物、铝锌氧化物、铟镓氧化物、铟镓锌氧化物、铟铝锌氧化物、铟锡锌氧化物、锡镓锌氧化物、铝镓锌氧化物、锡铝锌氧化物中的一种或多种。
在一些实施例中，源极掺杂区13、漏极掺杂区15、轻掺杂区14和本征区16的材料相同，例如，硅。但不限于此，在一些其他实施例中，源极掺杂区13、漏极掺杂区15、轻掺杂区14和本征区16至少包括两种不同的材料，例如，源极掺杂区13和漏极掺杂区15的材料可以选自硅或锗等的一种或多种，轻掺杂区14和本征区16的材料可以选自氧化铟、氧化锡、铟锌氧化物、锡锌氧化物、铝锌氧化物、铟镓氧化物、铟镓锌氧化物、铟铝锌氧化物、铟锡锌氧化物、锡镓锌氧化物、铝镓锌氧化物、锡铝锌氧化物中的一种或多种。此外，当轻掺杂区14的一部分作为沟道区17使用时，作为沟道区17的轻掺杂区14与不作为沟道区17的轻掺杂区14的材料可以相同或不同；当本征区16的一部分作为沟道区17使用时，作为沟道区17的本征区16与不作为沟道区17的本征区16的材料可以相同或不同。
在实际操作中，源极掺杂区13、漏极掺杂区15、轻掺杂区14和本征区16可以通过对本征半导体层10执行掺杂工艺形成。具体的，本征半导体层10包括第一区段101和第二区段102；源极掺杂区13、漏极掺杂区15、轻掺杂区14和本征区16的形成方式可以是：首先，对第一区段101执行第一掺杂工艺；接着，对第一区段101远离第二区段102的端部和第二区段102远离第一区段101的端部执行第二掺杂工艺；其中，第一区段101被执行第二掺杂工艺的部分定义为源极掺杂区13，未被执行第二掺杂工艺的部分定义为轻掺杂14区；第二区段102被执行第二掺杂工艺的部分定义为漏极掺杂区15，未被执行第二掺杂工艺的部分定义为本征区16。这里，可以采用热扩散或离子注入等工艺掺杂本征半导体层10。前述内容中提及的轻掺杂区14靠近本征区16的区域中的掺杂浓度小于轻掺杂区14的远离本征区16的区域中的掺杂浓度，可以通过多次掺杂工艺来形成，这里不再详细赘述。
更具体的，首先，可以形成包覆半导体层10的第一掩膜层，刻蚀第一掩膜层暴露第一区段101；接着，对第一区段101执行第一掺杂工艺；接着，去除第一掩膜层，形成包覆本征半导体层10的第二掩膜层，刻蚀第二掩膜层包括第一区段101远离第二区段102的端部和第二区段102远离第一区段101的端部；接着，对第一区段101和第二区段102暴露的端部执行第二掺杂工艺。
在一实施例中，半导体结构还包括：栅极层12，栅极层12至少覆盖轻掺杂区14邻近本征区16的端部，轻掺杂区14被栅极层12覆盖的部分构成沟道区17或沟道区17的一部分，即沟道区17至少包括部分轻掺杂区14，轻掺杂区14由于掺杂浓度较低，降低了沟道区17中由于掺杂导致的库伦散射效应，从而提高沟道区17的载流子迁移率，提高栅极层12对沟道区17的控制能力，进而提高半导体结构的关断特性。
如图1所示，轻掺杂区14可以仅部分被栅极层12覆盖。但不限于此，如图2或图3所示，在一些其他实施例中，轻掺杂区14被栅极层12完全覆盖，且轻掺杂区14与源极掺杂区13的界面与栅极层12邻近源极掺杂区13的侧壁齐平。
在一实施例中，栅极层12还覆盖本征区16邻近轻掺杂区14的端部，即沟道区17还包括部分本征区16，本征区16能够进一步缓解或消除轻掺杂区14带来的的库伦散射效应，如此，进一步提高了沟道区17中的载流子迁移率，从而提高降低漏电的效果。但不限于此，如图3所示，在一些其他的实施例中，轻掺杂区14与本征区16之间的界面与栅极层12邻近漏极掺杂区15的侧壁齐平，即本征区16未被栅极层12覆盖。
轻掺杂区14被栅极层12覆盖的部分的长度与本征区16被栅极层12覆盖的部分的长度的比值不宜过小，比值过小，轻掺杂区14被栅极层12覆盖的部分的长度过小，沟道区17的阻值过大，轻掺杂区14提高半导体结构的开态电流的效果不佳。在一实施例中，轻掺杂区14被栅极层12覆盖的部分的长度与本征区16被栅极层12覆盖的部分的长度的比值大于0.6，例如0.8、1、2、3、4等。
本征区16被未被栅极层12覆盖的部分的长度与本征区16被栅极层12覆盖的部分的长度的比值不宜过小，比值过小，本征区16未被栅极层12覆盖的部分的长度过小，本征区16降低漏极掺杂区15的电场强度的效果不佳，从而导致降低由于漏极掺杂区15的高电场强度导致的漏电的效果不佳。在一实施例中，本征区16未被栅极层12覆盖的部分的长度与本征区16被栅极层12覆盖的部分的长度的比值大于0.6，例如0.8、1、2、3、4等。
栅极层12可以环绕轻掺杂区14和本征区16设置。栅极层12的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金中的一种或多种。栅极层12可以使用化学气相沉积(CVD)、等离子增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、化学镀、溅射等工艺形成。
在一实施例中，半导体结构还包括栅介质层11，栅介质层11夹设于栅极层12与沟道区17之间。栅介质层11的材料可以为高介电常数材料，例如可以为氧化钽、氧化铪、氧化锆、氧化铌、氧化钛、氧化钡、氧化锶、氧化钇、氧化镧、氧化镨或者钛酸锶钡等。栅介质层11可以使用化学气相沉积(CVD)、等离子增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)等工艺形成。但不限于此，轻掺杂区14和本征区16的材料可以是硅，栅介质层11的材料可以是氧化硅，栅介质层11可以通过热氧化工艺形成。
本公开实施例还提供了一种半导体结构的制造方法，如图4所示，制造方法包括以下步骤：
步骤401、提供本征半导体层；
步骤402、掺杂本征半导体层以在本征半导体层的两端分别形成源极掺杂区、漏极掺杂区，在源极掺杂区和漏极掺杂区之间形成相邻设置的轻掺杂区和本征区，轻掺杂区与源极掺杂区相邻，本征区与漏极掺杂区相邻；其中，源极掺杂区、漏极掺杂区的掺杂浓度大于轻掺杂区的掺杂浓度。
下面结合图5至图8对本公开实施例的半导体结构的制造方法再做进一步详细的说明。
首先，执行步骤401，如图5所示，提供本征半导体层10。
本征半导体层10可以包括相邻设置的第一区段101和第二区段102。本征半导体层10的材料可以为半导体材料，并且可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料，例如，本征半导体层10的材料可以选自硅、氧化铟、氧化锡、铟锌氧化物、锡锌氧化物、铝锌氧化物、铟镓氧化物、铟镓锌氧化物、铟铝锌氧化物、铟锡锌氧化物、锡镓锌氧化物、铝镓锌氧化物、锡铝锌氧化物中的一种或多种。
在一实施例中，第一区段101的材料和第二区段102的材料可以相同，例如，硅。但不限于此，在一些其他的实施例中，第一区段101和第二区段102的材料不同，例如第一区段101的材料可以选自硅或锗等的一种或多种，第二区段102的材料可以选自氧化铟、氧化锡、铟锌氧化物、锡锌氧化物、铝锌氧化物、铟镓氧化物、铟镓锌氧化物、铟铝锌氧化物、铟锡锌氧化物、锡镓锌氧化物、铝镓锌氧化物、锡铝锌氧化物中的一种或多种。在另一些实施例中，第一区段101远离第二区段102的一端和邻近第二区段102的一端的材料不同，第二区段102远离第一区段101的一端和邻近第一区段101的一端的材料不同。
接着，执行步骤402，如图6、图1所示，掺杂本征半导体层10以在本征半导体层10的两端分别形成源极掺杂区13、漏极掺杂区15，在源极掺杂区13和漏极掺杂区15之间形成相邻设置的轻掺杂区14和本征区16，轻掺杂区14与源极掺杂区13相邻，本征区16与漏极掺杂区15相邻；其中，源极掺杂区13、漏极掺杂区15的掺杂浓度大于轻掺杂区14的掺杂浓度。
具体的，对第一区段101执行第一掺杂工艺；对第一区段101远离第二区段102的端部和第二区段102远离第一区段101的端部执行第二掺杂工艺；其中，第一区段101被执行第二掺杂工艺的部分定义为源极掺杂区13，未被执行第二掺杂工艺的部分定义为轻掺杂区14；第二区段102被执行第二掺杂工艺的部分定义为漏极掺杂区15，未被执行第二掺杂工艺的部分定义为本征区16。
进一步的，首先，可以形成包覆半导体层10的第一掩膜层，刻蚀第一掩膜层暴露第一区段101；接着，对第一区段101执行第一掺杂工艺；接着，去除第一掩膜层，形成包覆本征半导体层10的第二掩膜层，刻蚀第二掩膜层包括第一区段101远离第二区段102的端部和第二区段102远离第一区段101的端部；接着，对第一区段101和第二区段102暴露的端部执行第二掺杂工艺。这里，可以采用热扩散或离子注入等工艺掺杂本征半导体层10。
位于源极掺杂区13和漏极掺杂区15之间的至少部分区域可以作为沟道区17。在一实施例中，第一掺杂工艺采用的掺杂离子类型和第二掺杂工艺采用的掺杂离子类型相同，最终形成的源极掺杂区13、漏极掺杂区15及轻掺杂区14的掺杂离子类型相同，即源极掺杂区13、漏极掺杂区15及轻掺杂区14的掺杂离子均是N型掺杂离子，或者源极掺杂区13、漏极掺杂区15及轻掺杂区14的掺杂离子均是P型掺杂离子，如此，相比源极、漏极的掺杂类型和沟道区的掺杂类型不同的结型晶体管，本公开实施例提供的半导体结构能够避免掺杂突变带来的阈值电压漂移、漏电流增加等问题。此外，半导体结构在工作时，电荷容易在沟道区17(参见图7)聚集，本公开实施例设置源极掺杂区13、漏极掺杂区15及轻掺杂区14的掺杂离子类型相同，如此，聚集的电荷容易被排出，能够避免产生浮体效应。
本公开实施例中，位于第一区段101的本征区16和位于第二区段102的漏极掺杂区15相邻设置，有助于降低漏极掺杂区15的电场强度，从而有效降低由于漏极掺杂区15的高电场强度导致的漏电；同时，轻掺杂区14的掺杂浓度较低，降低了杂质离子对载流子的库伦散射，且本征区16的存在进一步缓解或消除了库伦散射效应，有助于提高载流子的迁移率，进一步降低漏电；此外，轻掺杂区14的存在能够补偿本征区16带来的阻值增加，避免半导体结构的开态电流降低，从而提高半导体结构的性能。
源极掺杂区13、漏极掺杂区15的掺杂浓度与轻掺杂区14的掺杂浓度的比值不宜过低也不宜过高。当源极掺杂区13、漏极掺杂区15的掺杂浓度与轻掺杂区14的掺杂浓度的比值过低时，轻掺杂区14的掺杂浓度过大，降低轻掺杂区14中的库伦散射效果不佳，从而导致降低载流子迁移率以及漏电的效果不佳；当源极掺杂区13、漏极掺杂区15的掺杂浓度与轻掺杂区14的掺杂浓度的比值过高时，轻掺杂区14的掺杂浓度过小，轻掺杂区14带来的阻值下降效果不明显，避免半导体结构的开态电流增加的效果不佳。因此，在一实施例中，源极掺杂区13、漏极掺杂区15的掺杂浓度与轻掺杂区14的掺杂浓度的比值范围在10至100之间，例如，在20至70之间，源极掺杂区13、漏极掺杂区15具有更高的掺杂浓度有利于改善半导体结构的导电性。但不限于此，在一些其他的实施例中，源极掺杂区13、漏极掺杂区15的掺杂浓度与轻掺杂区14的掺杂浓度的比值范围在2至7之间，例如，在3至6之间。进一步的，源极掺杂区13、漏极掺杂区15及轻掺杂区14的掺杂浓度的范围在1E19cm-3至1E21cm-3之间，例如源极掺杂区13、漏极掺杂区15的掺杂浓度在1E20cm-3至1E21cm-3之间，轻掺杂区14的掺杂浓度在1E19cm-3至1E20cm-3之间。
在一实施例中，轻掺杂区14靠近本征区16的区域中的掺杂浓度小于轻掺杂区14的远离本征区16的区域中的掺杂浓度，如此，源极掺杂区13与轻掺杂区14交界区域的掺杂浓度变化更加平缓，有助于降低漏电流，提高半导体结构的性能。在一具体实施例中，轻掺杂区14包括多个沿第一方向分布的子掺杂区(图中未示出)，其中，第一方向为从源极掺杂区13朝向漏极掺杂区15延伸的方向，沿着第一方向，多个子掺杂区的掺杂浓度逐渐减小，即在第一方向上，轻掺杂区14的浓度呈阶梯式减小。但不限于此，在一些其他的实施例中，轻掺杂区14的掺杂浓度沿着第一方向逐渐连续减小。第一掺杂工艺可以分多次执行，以使轻掺杂区14靠近本征区16的区域中的掺杂浓度小于轻掺杂区14的远离本征区16的区域中的掺杂浓度。
如图7所示，在一实施例中，在对第一区段101远离第二区段102的端部和第二区段102远离第一区段101的端部执行第二掺杂工艺之前，方法还包括：形成栅极层12，栅极层12至少覆盖第一区段101邻近第二区段102的端部，如此，栅极层12至少覆盖部分轻掺杂区14，轻掺杂区14被栅极层12覆盖的部分构成沟道区17或沟道区17的一部分，轻掺杂区14由于掺杂浓度较低，降低了沟道区17中由于掺杂导致的库伦散射效应，从而提高沟道区17的载流子迁移率，提高栅极层12对沟道区17的控制能力，进而提高半导体结构的关断特性。还可以在执行第二掺杂工艺之后形成栅极层12。在一些实施例中，本征半导体层10为柱状结构，栅极层12环绕本征半导体层10设置。
再次参见图7，在一实施例中，栅极层12还覆盖第二区段102邻近第一区段101的端部，最终形成如图1或图2所示的半导体结构，栅极层12还覆盖部分本征区16，即沟道区17还包括部分本征区16，本征区16能够进一步缓解或消除轻掺杂区14带来的库伦散射效应，如此，进一步提高了沟道区17中的载流子迁移率，从而提高降低漏电的效果。但不限于此，如图8所示，在一些其他的实施例中，栅极层12仅覆盖第一区段101，且第一区段101与第二区段102之间的界面与栅极层12邻近第二区段102的侧壁齐平，最终形成如图3所示的半导体结构，本征区16未被栅极层12覆盖。
轻掺杂区14被栅极层12覆盖的部分的长度与本征区16被栅极层12覆盖的部分的长度的比值不宜过小，比值过小，轻掺杂区14被栅极层12覆盖的部分的长度过小，沟道区17的阻值过大，轻掺杂区14提高半导体结构的开态电流的效果不佳。在一实施例中，轻掺杂区14被栅极层12覆盖的部分的长度与本征区16被栅极层12覆盖的部分的长度的比值大于0.6，例如0.8、1、2、3、4等。
本征区16被未被栅极层12覆盖的部分的长度与本征区16被栅极层12覆盖的部分的长度的比值不宜过小，比值过小，本征区16未被栅极层12覆盖的部分的长度过小，本征区16降低漏极掺杂区15的电场强度的效果不佳，从而导致降低由于漏极掺杂区15的高电场强度导致的漏电的效果不佳。在一实施例中，本征区16未被栅极层12覆盖的部分的长度与本征区16被栅极层12覆盖的部分的长度的比值大于0.6，例如0.8、1、2、3、4等。
再次参见图1，轻掺杂区14可以仅部分被栅极层12覆盖。但不限于此，如图2或图3所示，在一些其他实施例中，轻掺杂区14被栅极层12完全覆盖，且轻掺杂区14与源极掺杂区13的界面与栅极层12邻近源极掺杂区13的侧壁齐平。
栅极层12的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金中的一种或多种。栅极层12可以使用化学气相沉积(CVD)、等离子增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、化学镀、溅射等工艺形成。
再次参见图7，在一实施例中，在形成栅极层12之前，方法还包括：形成栅介质层11，栅介质层11夹设于栅极层12与本征半导体层10之间。栅介质层11的材料可以为高介电常数材料，例如可以为氧化钽、氧化铪、氧化锆、氧化铌、氧化钛、氧化钡、氧化锶、氧化钇、氧化镧、氧化镨或者钛酸锶钡等。栅介质层11可以使用化学气相沉积(CVD)、等离子增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)等工艺形成。但不限于此，轻掺杂区14和本征区16的材料可以是硅，栅介质层11的材料可以是氧化硅，栅介质层11可以通过热氧化工艺形成。
应当说明的是，本领域技术人员能够对上述步骤顺序进行变换而并不离开本公开的保护范围，以上，仅为本公开的可选实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。
Claims (15)
1.一种半导体结构，其特征在于，包括：
源极掺杂区、漏极掺杂区，以及位于所述源极掺杂区和所述漏极掺杂区之间且相邻设置的轻掺杂区和本征区，所述轻掺杂区与所述源极掺杂区相邻，所述本征区与所述漏极掺杂区相邻；其中，
所述源极掺杂区、所述漏极掺杂区的掺杂浓度大于所述轻掺杂区的掺杂浓度。
2.根据权利要求1所述的半导体结构，其特征在于，所述源极掺杂区、所述漏极掺杂区及所述轻掺杂区的掺杂离子类型相同。
3.根据权利要求1所述的半导体结构，其特征在于，所述源极掺杂区、所述漏极掺杂区的掺杂浓度与所述轻掺杂区的掺杂浓度的比值范围在10至100之间。
4.根据权利要求1所述的半导体结构，其特征在于，所述源极掺杂区、所述漏极掺杂区及所述轻掺杂区的掺杂浓度的范围在1E19cm-3至1E21cm-3之间。
5.根据权利要求1所述的半导体结构，其特征在于，所述轻掺杂区靠近所述本征区的区域中的掺杂浓度小于所述轻掺杂区的远离所述本征区的区域中的掺杂浓度。
6.根据权利要求5所述的半导体结构，其特征在于，所述轻掺杂区包括多个沿第一方向分布的子掺杂区，其中，所述第一方向为从所述源极掺杂区朝向所述漏极掺杂区延伸的方向，沿着所述第一方向，多个所述子掺杂区的掺杂浓度逐渐减小。
7.根据权利要求5所述的半导体结构，其特征在于，所述轻掺杂区的掺杂浓度沿着第一方向逐渐连续减小，其中，所述第一方向为从所述源极掺杂区朝向所述漏极掺杂区延伸的方向。
8.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：栅极层，所述栅极层至少覆盖所述轻掺杂区邻近所述本征区的端部。
9.根据权利要求8所述的半导体结构，其特征在于，所述轻掺杂区被所述栅极层完全覆盖，且所述轻掺杂区与所述源极掺杂区的界面与所述栅极层邻近所述源极掺杂区的侧壁齐平。
10.根据权利要求8或9任一项所述的半导体结构，其特征在于，所述栅极层还覆盖所述本征区邻近所述轻掺杂区的端部。
11.根据权利要求10所述的半导体结构，其特征在于，所述轻掺杂区被所述栅极层覆盖的部分的长度与所述本征区被所述栅极层覆盖的部分的长度的比值大于0.6。
12.根据权利要求9所述的半导体结构，其特征在于，所述轻掺杂区与所述本征区之间的界面与所述栅极层邻近所述漏极掺杂区的侧壁齐平。
13.一种半导体结构的制造方法，其特征在于，包括：
提供本征半导体层；
掺杂所述本征半导体层以在所述本征半导体层的两端分别形成源极掺杂区、漏极掺杂区，在所述源极掺杂区和所述漏极掺杂区之间形成相邻设置的轻掺杂区和本征区，所述轻掺杂区与所述源极掺杂区相邻，所述本征区与漏极掺杂区相邻；其中，
所述源极掺杂区、所述漏极掺杂区的掺杂浓度大于所述轻掺杂区的掺杂浓度。
14.根据权利要求13所述的制造方法，其特征在于，所述本征半导体层包括相邻设置的第一区段和第二区段；对所述第一区段执行第一掺杂工艺；对所述第一区段远离所述第二区段的端部和所述第二区段远离所述第一区段的端部执行第二掺杂工艺；其中，所述第一区段被执行所述第二掺杂工艺的部分定义为所述源极掺杂区，未被执行所述第二掺杂工艺的部分定义为所述轻掺杂区；所述第二区段被执行所述第二掺杂工艺的部分定义为所述漏极掺杂区，未被执行所述第二掺杂工艺的部分定义为所述本征区。
15.根据权利要求14所述的制造方法，其特征在于，在对所述第一区段远离所述第二区段的端部和所述第二区段远离所述第一区段的端部执行第二掺杂工艺之前，所述方法还包括：
形成栅极层，所述栅极层至少覆盖所述第一区段邻近所述第二区段的端部。
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