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CN117542389B - 半导体存储器 - Google Patents

半导体存储器 Download PDF

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CN117542389B
CN117542389B CN202410034319.XA CN202410034319A CN117542389B CN 117542389 B CN117542389 B CN 117542389B CN 202410034319 A CN202410034319 A CN 202410034319A CN 117542389 B CN117542389 B CN 117542389B
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semiconductor memory
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Changxin Storage Technology Xi'an Co ltd
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Abstract

本申请提供一种半导体存储器，包括：第一放大模块、第一控制管、第二控制管以及第二放大模块；第一放大模块的至少部分电路结构与第二放大模块的至少部分电路结构相同，第一放大模块与位线和互补位线连接，用于放大位线和互补位线之间的电压差，第二放大模块与本地数据线和互补本地数据线连接，用于放大本地数据线和互补本地数据线之间的电压差，本地数据线通过第一控制管与位线连接，互补本地数据线通过第二控制管与互补位线连接，第一控制管的控制端和第二控制管的控制端接收列选择信号。使得第一放大模块的版图结构和第二放大模块的版图结构相似，可以采用统一的制备工艺进行器件制备，降低工艺难度。

Description

半导体存储器
技术领域
本申请涉及但不限定于一种半导体存储器。
背景技术
随着手机、平板、个人计算机等电子设备的普及，半导体存储器技术也得到了快速的发展。
在动态随机存取存储器（Dynamic Random Access Memory，DRAM）中，设有放大电路，通过放大电路放大电压差，实现对存储单元中读出或者写入数据。对于放大电路的改进可以提升存储器的性能。
发明内容
本申请提供一种半导体存储器，包括：第一放大模块、第一控制管、第二控制管以及第二放大模块；第一放大模块的至少部分电路结构与第二放大模块的至少部分电路结构相同；
第一放大模块与位线和互补位线连接，用于放大位线和互补位线之间的电压差；
第二放大模块与本地数据线和互补本地数据线连接，用于放大本地数据线和互补本地数据线之间的电压差；
本地数据线通过第一控制管与位线连接，互补本地数据线通过第二控制管与互补位线连接，第一控制管的控制端和第二控制管的控制端接收列选择信号。
本申请提供的半导体存储器，包括第一放大模块、第二放大模块、第一控制管和第二控制管，第一放大模块用于放大位线和互补位线上的电压差，第二放大模块用于放大本地数据线和互补本地数据线上的电压差，位线和本地数据线之间通过第一控制管连接，互补位线和互补本地数据线之间通过第二控制管连接，如此实现位线和互补位线上数据与本地数据线和互补本地数据线上数据的传输，通过设置第一放大模块的至少部分电路结构与第二放大模块的至少部分电路结构相同，使得第一放大模块的版图结构和第二放大模块的版图结构相似，可以采用统一的制备工艺进行器件制备，降低工艺难度。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。
图1为一种半导体存储器的电路原理图；
图2为图1所示的半导体存储器的一种可能的时序控制图；
图3为一种第二放大模块的电路原理图；
图4为另一种第二放大模块的电路原理图；
图5为一种半导体存储器的版图；
图6为另一种半导体存储器的版图；
图7为本申请一些实施例提供的半导体存储器的电路原理图；
图8为本申请另一些实施例提供的半导体存储器的电路示意图；
图9为本申请又一些实施例提供的半导体存储器的电路示意图；
图10为本申请再一些实施例提供的半导体存储器的电路示意图；
图11为本申请一些实施例提供的第二放大模块的电路示意图；
图12为本申请一些实施例提供的半导体存储器的一种可能的写入时序控制图；
图13为本申请一些实施例提供的半导体存储器的一种可能的读出时序控制图；
图14为本申请一些实施例提供的一种半导体存储器的版图；
图15为本申请另一些实施例提供的一种半导体存储器的版图；
图16为本申请又一些实施例提供的一种半导体存储器的版图。
附图标记：
10、半个存储库；20、第二控制区域；30、第一部分区域；301、第二放大区域；302、第三控制区域；303、第四控制区域；304、第二存储区域；50、第一控制区域；60、第二部分区域；601、第一放大区域；602、中间区域；603、第五控制区域；604、第一存储区域；605、驱动区域；606、第一区域；70、第一放大模块；80、第二放大模块。
通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是本申请的一些方面相一致的装置和方法的例子。
需要说明的是，实施例所称高电平、低电平均为相对的概念（即高电平的电压值高于与其对应的低电平的电压值），不限定高电平的具体电压值，也不限定低电平的具体电压值。并且也并不限定本具体实施例中不同信号线上施加的高电平均相等，例如位线BL上的高电平与字线上的高电平可以为不同电压，也不限定特定信号线在不同阶段的高电平相等。本领域内技术人员应该理解，根据工艺节点、速度要求、可靠性要求等可自行设置相应高电平和低电平的值。
一种半导体存储器包括第一放大模块70和第二放大模块80，第一放大模块70用于放大位线BL和互补位线BLB上的电压差，第二放大模块80用于放大本地数据线IO和互补本地数据线ION上的电压差。
图1为一种半导体存储器的电路原理图，如图1所示，第一放大模块70包括第十一晶体管M11、第十二晶体管M12、第十七晶体管M17以及第十八晶体管M18。
第十一晶体管M11的第一端和第十二晶体管M12的第一端接收第四电源信号PCS_M，第十七晶体管M17的第二端和第十八晶体管M18的第二端接收第五电源信号NCS_M；
第十一晶体管M11的第二端连接第十七晶体管M17的第一端，第十一晶体管M11的控制端连接第十二晶体管M12的第二端，第十二晶体管M12的第二端连接第十八晶体管M18的第一端，第十二晶体管M12的控制端连接第十一晶体管M11的第二端。
第一放大模块70包括第十三晶体管M13和第十四晶体管M14，第十七晶体管M17的控制端通过第十三晶体管M13与第十八晶体管M18的第一端连接，第十八晶体管M18的控制端通过第十四晶体管M14与第十七晶体管M17的第一端连接，第十三晶体管M13和第十四晶体管M14根据隔离控制信号ISO导通或截止。
第一放大模块70还包括第十五晶体管M15和第十六晶体管M16，第十五晶体管M15的第一端与第十七晶体管M17的控制端连接，第十五晶体管M15的第二端与第十七晶体管M17的第一端连接；第十六晶体管M16的第一端与第十八晶体管M18的第一端连接，第十六晶体管M16的第二端连接第十八晶体管M18的控制端，第十五晶体管M15的控制端和第十六晶体管M16的控制端均接收偏移控制信号OC，偏移控制信号OC用于控制第十五晶体管M15和第十六晶体管M16导通或截止。
半导体存储器还包括第十九晶体管M19，第十九晶体管M19的第一端连接第十八晶体管M18的第一端，第十九晶体管M19的第二端接收第六电源信号，第六电源信号提供均衡电压，第十九晶体管M19的控制端接收第二均衡控制信号PreEQ，第二均衡控制信号PreEQ用于控制第十九晶体管M19导通或截止。
其中，第十一晶体管M11和第十二晶体管M12为P型晶体管，第十三晶体管M13到第十九晶体管M19为N型晶体管。
图2为图1所示的第一放大模块70的一种可能的时序控制图，第一放大模块70还可以使用其他的时序控制，此处不做限制。如图2所示，在预充电阶段S1，第二均衡控制信号PreEQ为高电平，第十九晶体管M19导通，隔离控制信号ISO为高电平，第十三晶体管M13和第十四晶体管M14导通，偏移控制信号OC为高电平，第十五晶体管M15和第十六晶体管M16导通，第四电源信号PCS_M和第五电源信号NCS_M均为均衡电压，字线信号WL为低电平，字线关断，对位线BL和互补位线BLB进行预充电到第一预充电电压。
在偏移消除阶段S2，第二均衡控制信号PreEQ为低电平，第十九晶体管M19截止，隔离控制信号ISO为低电平，第十三晶体管M13和第十四晶体管M14截止，偏移控制信号OC为高电平，第十五晶体管M15和第十六晶体管M16导通，第四电源信号PCS_M为电源电压，第五电源信号NCS_M为接地电压，字线信号WL为低电平，字线关断，在位线BL和互补位线BLB上形成补偿电压。
在电荷共享阶段S3，第二均衡控制信号PreEQ为低电平，第十九晶体管M19截止，隔离控制信号ISO为低电平，第十三晶体管M13和第十四晶体管M14截止，偏移控制信号OC为低电平，第十五晶体管M15和第十六晶体管M16截止，第四电源信号PCS_M和第五电源信号NCS_M均为均衡电压，字线信号WL为高电平，字线开启，在位线BL和互补位线BLB上形成共享电压。
在感测放大阶段S4，第二均衡控制信号PreEQ为低电平，第十九晶体管M19截止，隔离控制信号ISO为高电平，第十三晶体管M13和第十四晶体管M14导通，偏移控制信号OC为低电平，第十五晶体管M15和第十六晶体管M16截止，第四电源信号PCS_M为电源电压，第五电源信号NCS_M为接地电压，字线信号WL为高电平，字线开启，放大位线BL和互补位线BLB上的电压差。
此处需要说明的是，隔离控制信号ISO、偏移控制信号OC以及第二均衡控制信号PreEQ不限于上述控制时序，还可以为其他方式，此处不做限制。
本地数据线IO通过第一控制管T1与位线BL连接，互补本地数据线ION通过第二控制管T2与互补位线BLB连接，第一控制管T1的控制端和第二控制管T2的控制端接收列选择信号CSL。由列选择信号CSL控制本地数据线IO和互补本地数据线ION上的数据与位线BL和互补位线BLB上数据之间传输。
图3为一种第二放大模块80的电路原理图，如图3所示，第二放大模块80包括第四十七晶体管M47、第四十八晶体管M48以及第四十九晶体管M49，第四十七晶体管M47的第一端连接本地数据线IO，第四十七晶体管M47的第二端连接互补本地数据线ION，第四十八晶体管M48的第一端连接本地数据线IO，第四十八晶体管M48的第二端接收第七电源信号，第四十九晶体管M49的第一端连接互补本地数据线ION，第四十九晶体管M49的第二端接收第七电源信号，第四十七晶体管M47的控制端、第四十八晶体管M48的控制端以及第四十九晶体管M49的控制端接收第二互补均衡控制信号EqION。第二互补均衡控制信号EqION用于控制第四十七晶体管M47、第四十八晶体管M48以及第四十九晶体管M49导通或者截止。
第七电源信号的电压为第二预充电电压，在第四十七晶体管M47、第四十八晶体管M48以及第四十九晶体管M49导通时，将本地数据线IO和互补本地数据线ION上电压充电至第二预充电电压。第一预充电电压和第二预充电电压可以相同，也可以不同。
第二放大模块80包括第四十一晶体管M41、第四十二晶体管M42、第四十三晶体管M43、第四十四晶体管M44以及第四十五晶体管M45。第四十四晶体管M44的第一端连接全局数据线YIO，第四十四晶体管M44的第二端连接第四十二晶体管M42的第一端，第四十二晶体管M42的第二端连接第四十一晶体管M41的第一端，第四十二晶体管M42的控制端连接本地数据线IO，第四十一晶体管M41的第二端接地。
第四十五晶体管M45的第一端连接互补全局数据线YION，第四十五晶体管M45的第二端连接第四十三晶体管M43的第一端，第四十三晶体管M43的第二端连接第四十一晶体管M41的第一端，第四十三晶体管M43的控制端连接互补本地数据线ION。
第四十四晶体管M44的控制端、第四十五晶体管M45的控制端以及第四十一晶体管M41的控制端均接收读出使能信号RdEn。在读出使能信号RdEn使第四十四晶体管M44、第四十五晶体管M45以及第四十一晶体管M41导通时，本地数据线IO和互补本地数据线ION上的数据经过放大后输出至全局数据线YIO和互补全局数据线YION上。
其中，第二放大模块80还包括第四十六晶体管M46和第五十晶体管M50，第四十六晶体管M46的第一端连接全局数据线YIO，第四十六晶体管M46的第二端连接本地数据线IO。第五十晶体管M50的第一端连接互补全局数据线YION，第五十晶体管M50的第二端连接互补本地数据线ION。第四十六晶体管M46的控制端和第五十晶体管M50的控制端接收写入使能信号WrEn，在写入使能信号WrEn使第四十六晶体管M46和第五十晶体管M50导通时，全局数据线YIO和互补全局数据线YION上数据传输至本地数据线IO和互补本地数据线ION上。
图4为另一种第二放大模块80的电路原理图，如图4所示，第二放大模块80包括第五十一晶体管M51、第五十二晶体管M52、第五十三晶体管M53、第五十四晶体管M54、第五十五晶体管M55以及第五十六晶体管M56。第五十一晶体管M51的第一端和第五十二晶体管M52的第一端均连接第五十六晶体管M56的第二端，第五十六晶体管M56的第一端接收第八电源信号，第五十一晶体管M51的控制端连接第五十二晶体管M52的第二端，第五十二晶体管M52的控制端连接第五十一晶体管M51的第二端。第五十一晶体管M51的第二端连接本地数据线IO，第五十二晶体管M52的第二端连接互补本地数据线ION。第五十四晶体管M54的第一端连接互补本地数据线ION，第五十三晶体管M53的第一端连接本地数据线IO，第五十三晶体管M53的控制端连接第五十四晶体管M54的第一端，第五十四晶体管M54的控制端连接第五十三晶体管M53的第一端。第五十三晶体管M53的第二端和第五十四晶体管M54的第二端均连接第五十五晶体管M55的第一端，第五十五晶体管M55的第二端接地。
第五十五晶体管M55的控制端接收读出使能信号RdEn，读出使能信号RdEn控制第五十五晶体管M55导通或截止，第五十六晶体管M56的控制端接收互补读出使能信号RdEnN，互补读出使能信号RdEnN控制第五十六晶体管M56导通或截止。在第五十五晶体管M55和第五十六晶体管M56导通时，第五十一晶体管M51、第五十二晶体管M52、第五十三晶体管M53和第五十四晶体管M54放大本地数据线IO和互补本地数据线ION上的电压差。
半导体存储器还包括第六十一晶体管M61、第六十二晶体管M62以及第六十三晶体管M63，第六十一晶体管M61的第一端连接本地数据线IO，第六十一晶体管M61的第二端接收第十电源信号，第六十二晶体管M62的第一端接收第十电源信号，第六十二晶体管M62的第二端连接互补本地数据线ION，第六十三晶体管M63的第一端连接本地数据线IO，第六十三晶体管M63的第二端连接互补本地数据线ION，第六十一晶体管M61的控制端、第六十二晶体管M62的控制端以及第六十三晶体管M63的控制端接收第二互补均衡控制信号EqION，在第二互补均衡控制信号EqION的控制下将本地数据线IO和互补本地数据线ION上的电压驱动至第三预充电电压，第三预充电电压为第十电源信号的电压。
第二放大模块80还包括第五十七晶体管M57和第五十八晶体管M58，第五十七晶体管M57的第一端连接全局数据线YIO，第五十七晶体管M57的第二端连接第五十八晶体管M58的第一端，第五十八晶体管M58的第二端接地，第五十八晶体管M58的控制端接收读出使能信号RdEn，第五十七晶体管M57的控制端接收本地数据线IO。在读出使能信号RdEn的控制下将本地数据线IO上电压放大后输出至全局数据线YIO上。
第二放大模块80还包括第五十九晶体管M59、第六十晶体管M60以及第六十四晶体管M64，第五十九晶体管M59的第一端连接互补本地数据线ION，第五十九晶体管M59的第二端连接互补全局数据线YION，第六十晶体管M60的控制端连接互补全局数据线YION，第六十晶体管M60的第一端连接本地数据线IO，第六十晶体管M60的第二端连接第六十四晶体管M64的第一端，第六十四晶体管M64的第二端接地，第六十四晶体管M64的控制端接收写入使能信号WrEn。第五十九晶体管M59的控制端接收写入使能信号WrEn。在写入使能信号WrEn的控制下，互补全局数据线YION上的电压被放大后输出至本地数据线IO，互补全局数据线YION上的电压经过第五十九晶体管M59传输至互补本地数据线ION上。
图5为一种半导体存储器的版图，如图5所示，半导体存储器包括存储库（Bank），存储库包括2个半个存储库10和第二控制区域20，第二控制区域20内设有行译码电路，行译码电路用于对存储库的行地址进行译码生成字线信号，字线信号用于控制两个半个存储库中的存储单元进行数据读写。
在布置上述第一放大模块70和第二放大模块80时，通常是将第二放大模块80的一部分结构布置在第一放大模块所在区域，第二放大模块80的另一部分结构布置在其他区域。图6为一种示例的半导体存储器的版图，如图6所示，半个存储库内有第一部分区域30，第一部分区域30包括第二存储区域（MAT）304、第二放大区域301、第三控制区域302以及第四控制区域303。在沿第二方向Y上排列的两个第二存储区域304之间布置第二放大区域301，第二放大区域301内布置有第一放大模块（MSA）。
第二放大区域301内还布置有第二放大模块（LSA）的部分电路。第二放大区域301内还设置有第三驱动电路（PCS/NCS），第三驱动电路用于为第一放大模块70和/或第二放大模块80提供电源信号。
在沿第一方向X上排列的两个第二放大区域301之间布置有第三控制区域302，第三控制区域302放置有第二放大模块（LSA）的部分电路。第三控制区域302还布置有第一控制电路（SWC），第一控制电路（SWC）用于控制第二放大区域301内电路或者第三控制区域302内其他电路中的一种或多种组合。
在沿第一方向X上排列的两个第二存储区域304之间布置有第四控制区域303，在第四控制区域303内布置有第二控制电路（SWD），第二控制电路用于驱动第二存储区域304中的字线。
由于图1中所示的第一放大模块70的电路结构与图3和图4中所示的第二放大模块80的电路结构不同，第一放大模块70的版图和第二放大模块80的版图不同，使用的工艺流程不同，会增加器件的工艺难度。
图7为本申请一些实施例提供的半导体存储器的电路原理图，如图7所示，本申请一些实施例提供一种半导体存储器，包括：第一放大模块70、第二放大模块80、第一控制管T1以及第二控制管T2。
第一放大模块70的至少部分电路结构与第二放大模块80的至少部分电路结构相同。
第一放大模块70与位线BL和互补位线BLB连接，用于放大位线BL和互补位线BLB之间的电压差。第二放大模块80与本地数据线IO和互补本地数据线ION连接，用于放大本地数据线IO和互补本地数据线ION之间的电压差。
本地数据线IO通过第一控制管T1与位线BL连接，互补本地数据线ION通过第二控制管T2与互补位线BLB连接，第一控制管T1的控制端和第二控制管T2的控制端接收列选择信号CSL。
其中，第一放大模块70的至少部分电路结构与第二放大模块80的至少部分电路结构相同，具体是指：通过将第一放大模块70的部分晶体管替换成导线或者去掉第一放大模块70中的部分晶体管而形成的第一局部结构，与第二放大模块80的电路结构相同；或者，通过将第一放大模块70的部分晶体管替换成导线或者去掉第一放大模块70中的部分晶体管形成的第一局部结构，与通过将第二放大模块80的部分晶体管替换成导线或者去掉部分晶体管形成的第二局部结构的电路结构相同。需要说明的是，判断电路结构是否相同，仅关注电路结构包含的晶体管的类型和位置是否相同，不关注晶体管接收的信号是否相同。
列选择信号CSL用于控制第一控制管T1导通或者截止，列选择信号CSL还用于控制第二控制管T2导通或截止。在第一控制管T1和第二控制管T2导通时，本地数据线IO和互补本地数据线ION上的数据可以传输至位线BL和互补位线BLB上，或者位线BL和互补位线BLB上的数据可以传输至本地数据线IO和互补本地数据线ION上。
其中，位线BL和互补位线BLB上的数据通过位线BL和互补位线BLB之间的电压差表示。当位线BL的电压大于互补位线BLB的电压，则表示位线BL和互补位线BLB上的数据为1，当位线BL的电压小于互补位线BLB的电压，则表示位线BL和互补位线BLB上的数据为0。
同样地，本地数据线IO和互补本地数据线ION上的数据通过本地数据线IO和互补本地数据线ION之间的电压差表示。当本地数据线IO的电压大于互补本地数据线ION的电压，则表示本地数据线IO和互补本地数据线ION上的数据为1，当本地数据线IO的电压小于互补本地数据线ION的电压，则表示本地数据线IO和互补本地数据线ION上的数据为0。
在上述技术方案中，半导体存储器包括第一放大模块70、第二放大模块80、第一控制管T1和第二控制管T2，位线BL和本地数据线IO之间通过第一控制管T1连接，互补位线BLB和互补本地数据线ION之间通过第二控制管T2连接，如此实现位线BL和互补位线BLB上数据与本地数据线IO和互补本地数据线ION上数据的传输，第一放大模块70用于放大位线BL和互补位线BLB上的电压差，第二放大模块80用于放大本地数据线IO和互补本地数据线ION上的电压差，使得第一放大模块70和第二放大模块80在功能上连续，进而使得第一放大模块70和第二放大模块80在物理位置上也可以为邻近的，通过设置第一放大模块70的至少部分电路结构与第二放大模块80的至少部分电路结构相同，使得第一放大模块70的版图结构和第二放大模块80的版图结构相似，可以采用统一的制备工艺进行器件制备，降低工艺难度。
在一些实施例中，图8为本申请一些实施例提供的半导体存储器的电路示意图，如图8所示，半导体存储器还包括第三控制管T3和第四控制管T4，本地数据线IO通过第三控制管T3与全局数据线YIO连接，互补本地数据线ION通过第四控制管T4与互补全局数据线YION连接，第三控制管T3的控制端和第四控制管T4的控制端都接收读写控制信号RW，其中，在半导体存储器接收到读数据指令或写数据指令时生成读写控制信号RW。
此处以第三晶体管T3和第四晶体管T4为N型晶体管为例说明，在半导体存储器接收到读数据指令时生成读写控制信号RW，读写控制信号RW为高电平时，第三控制管T3和第四控制管T4导通，控制本地数据线IO和互补本地数据线ION上数据传递至全局数据线YIO和互补全局数据线YION上，在半导体存储器接收到写数据指令时生成读写控制信号RW时，读写控制信号RW为高电平时，第三控制管T3和第四控制管T4导通，控制全局数据线YIO和互补全局数据线YION上的数据传递至本地数据线IO和互补本地数据线ION上。通过设置连接本地数据线IO和全局数据线YIO的第三控制管T3，连接互补本地数据线ION和互补全局数据线YION的第四控制管T4，可以实现本地数据线IO和互补本地数据线ION上数据与全局数据线YIO和互补全局数据线YION上数据传输，即第三控制管T3和第四控制管T4用于实现本地数据线IO和互补本地数据线ION上数据与全局数据线YIO和互补全局数据线YION上数据之间传输，与第一控制管T1和第二控制管T2的功能相似，进而使得第三控制管T3与第二放大模块80之间相对位置关系和第一控制管T1与第一放大模块70之间相对位置关系相似，第四控制管T4与第二放大模块80之间相对位置关系和第二控制管T2与第一放大模块70之间相对位置关系相似，有利于提升第一放大模块70所在位置的版图和第二放大模块80所在位置的版图对称性，可以采用统一的制备工艺进行器件制备，降低工艺难度。
在一些实施例中，半导体存储器还包括多个并联的第三控制管T3和多个并联的第四控制管T4，多个第三控制管T3一端连接同一本地数据线IO，多个第三控制管T3的另一端连接同一全局数据线YIO，多个第四控制管T4一端连接同一互补本地数据线ION，多个第四控制管T4的另一端连接同一互补全局数据线YION，通过让晶体管并联设置可以提高驱动能力，提高本地数据线IO和互补本地数据线ION上数据与全局数据线YIO和互补全局数据线YION上数据传输速度，提高半导体存储器的读写性能。
在一些实施例中，图9为本申请另一些实施例提供的半导体存储器的电路示意图，如图9所示，半导体存储器还包括第三控制管T3、第五控制管T5和第六控制管T6，本地数据线IO通过第三控制管T3与全局数据线YIO连接，互补本地数据线ION通过第五控制管T5和第六控制管T6接地，且第五控制管T5和第六控制管T6串联连接。
其中，第三控制管T3的控制端接收读写控制信号RW，第五控制管T5的控制端与全局数据线YIO连接，第六控制管T6的控制端接收写入使能信号WrEn。在半导体存储器接收到读数据指令或写数据指令时生成读写控制信号RW，在半导体存储器接收到写数据指令时生成写入使能信号WrEn。
此处以第三晶体管T3、第五晶体管T5以及第六晶体管T6为N型晶体管为例说明，在半导体存储器接收到写数据指令时生成读写控制信号RW以及写入使能信号WrEn时，读写控制信号RW以及写入使能信号WrEn均为高电平时，第三控制管T3和第六控制管T6导通，若全局数据线YIO上的电压为高电平时，第五控制管T5导通，互补本地数据线ION接地，本地数据线IO被驱动至高电平，实现在本地数据线IO和互补本地数据线ION上写入数据。若全局数据线YIO上的电压为低电平，第五控制管T5截止，互补本地数据线ION维持第四预充电电压，本地数据线IO被驱动至低电平，通过设置第四预充电电压大于低电平且满足电压差要求，可实现在本地数据线IO和互补本地数据线ION上写入数据。
此处不限制第五控制管T5和第六控制管T6的串联顺序，作为一种可以实现的方案，第五控制管T5的第一端连接互补本地数据线ION，第五控制管T5的第二端连接第六控制管T6的第一端，第六控制管T6的第二端接地。作为另一种可以实现的方案，第六控制管T6的第一端连接互补本地数据线ION，第六控制管T6的第二端连接第五控制管T5的第一端，第五控制管T5的第二端接地。
也就是第三控制管T3实现本地数据线IO与全局数据线YIO之间信号传输，第五控制管T5实现互补本地数据线ION和全局数据线YIO之间信号传输，与第一控制管T1和第二控制管T3的功能相似，进而使得第三控制管T3与第二放大模块80之间相对位置关系和第一控制管T1与第一放大模块70之间相对位置关系相似，第五控制管T5与第二放大模块80之间相对位置关系和第二控制管T2与第一放大模块70之间相对位置关系相似，有利于提升第一放大模块所在位置的版图和第二放大模块所在位置的版图对称性，可以采用统一的制备工艺进行器件制备，降低工艺难度。
在一些实施例中，半导体存储器包括多个第二放大模块80，多个第二放大模块80连接同一本地数据线IO以及同一互补本地数据线ION，如此多个第二放大模块80可以同时放大同一对本地数据线IO和互补本地数据线ION上的电压差，增加电压差放大速率，提高数据读写速率。
在一些实施例中，图10为本申请另一些实施例提供的半导体存储器的电路示意图，如图10所示，第二放大模块80包括第一晶体管M1、第二晶体管M2、第七晶体管M7以及第八晶体管M8。
第一晶体管M1的第一端和第二晶体管M2的第一端接收第一电源信号PCS_L，第七晶体管M7的第二端和第八晶体管M8的第二端接收第二电源信号NCS_L。
第一晶体管M1的第二端连接第七晶体管M7的第一端，第一晶体管M1的控制端连接第二晶体管M2的第二端，第二晶体管M2的第二端连接第八晶体管M8的第一端，第二晶体管M2的控制端连接第一晶体管M1的第二端，第七晶体管M7的控制端连接第八晶体管M8的第一端，第八晶体管M8的控制端连接第七晶体管M7的第一端。
其中，第一放大模块70可以为图1中所示的结构，如此实现第一放大模块70的局部电路结构与第二放大模块80的电路结构相同，即第二放大模块80为在图1的基础上将第十三晶体管M13和第十四晶体管M14替换为导线，并去掉第十五晶体管M15和第十六晶体管M16后的结构，从而使得第一放大模块70的局部电路结构与第二放大模块80的电路结构相同。
在其他实施例中，第一放大模块的结构还可以是在图1的基础上仅将第十三晶体管M13和第十四晶体管M14替换为导线的结构或者在图1的基础仅去掉第十五晶体管M15和第十六晶体管M16后的电路结构，如此，也能够实现第一放大模块70的部分电路结构与第二放大模块80的电路结构相同。
在其他实施例中，第一放大模块的结构还可以是在图1的基础上将第十三晶体管M13和第十四晶体管M14替换为导线，并去掉第十五晶体管M15和第十六晶体管M16后的电路结构，如此，也能够实现第一放大模块70的电路结构与第二放大模块80的电路结构完全相同。
在一些实施例中，图11为本申请又一些实施例提供的半导体存储器的电路示意图，如图11、图8和图9所示，第二放大模块80还包括第五晶体管M5和第六晶体管M6，第五晶体管M5的第一端与第七晶体管M7的控制端连接，第五晶体管M5的第二端与第七晶体管M7的第一端连接；第六晶体管M6的第一端与第八晶体管M8的第一端连接，第六晶体管M6的第二端连接第八晶体管M8的控制端。
在一些实施例中，第五晶体管M5的控制端接收第一均衡控制信号EqIO，第六晶体管M6的控制端接收第一均衡控制信号EqIO，第一均衡控制信号EqIO用于控制第五晶体管M5和第六晶体管M6导通或截止。第一均衡控制信号EqIO还用于控制均衡电路对本地数据线IO和互补本地数据线ION进行预充电。
其中，第一放大模块70可以为图1中所示的结构，如此实现第一放大模块70的部分电路结构与第二放大模块80的电路结构相同，也就是第二放大模块80为在图1的基础上将第十三晶体管M13和第十四晶体管M14替换为导线的结果，从而使得第一放大模块70的局部电路结构与第二放大模块80的电路结构相同。
在其他实施例中，第一放大模块70的结构还可以为在图1的基础上将第十三晶体管M13和第十四晶体管M14替换为导线，并去掉第十五晶体管M15和第十六晶体管M16后的结构，如此实现第一放大模块70的部分电路结构与第二放大模块80的电路结构相同。
在其他实施例中，第一放大模块70的结构还可以为在图1的基础上将第十三晶体管M13和第十四晶体管M14替换为导线的结构，如此实现第一放大模块70的电路结构与第二放大模块80的电路结构完全相同。
通过使用第一均衡控制信号EqIO控制第五晶体管M5和第六晶体管M6，保证均衡电路在进行预充电时第五晶体管M5和第六晶体管M6处于导通状态，有利于对本地数据线IO和互补本地数据线ION进行预充电，还可以简化均衡电路的结构。
在一些实施例中，如图8和图9所示，均衡电路与第八晶体管M8的第一端连接，均衡电路还接收第三电源信号，均衡电路接收第一均衡控制信号EqIO，用于控制第八晶体管M8的第一端接收第三电源信号。其中，第三电源信号的电压位于[0.5V，0.55V]内，在其他实施例中，第三电源信号的电压位于[1V，1.08V]。在第一均衡控制信号EqIO使第八晶体管M8的第一端接收第三电源信号时，第五晶体管M5和第六晶体管M6处于导通状态，有利于对本地数据线IO和互补本地数据线ION进行预充电，简化均衡电路的结构。
在一些实施例中，均衡电路与第七晶体管M7的第一端连接，均衡电路还接收第三电源信号，均衡电路接收第一均衡控制信号EqIO，用于控制第七晶体管M7的第一端接收第三电源信号。在第一均衡控制信号EqIO使第七晶体管M7的第一端接收第三电源信号时，第五晶体管M5和第六晶体管M6处于导通状态，有利于对本地数据线IO和互补本地数据线ION进行预充电，简化均衡电路的结构。
在一些实施例中，均衡电路包括第九晶体管M9，第九晶体管M9的第一端与第八晶体管M8的第一端连接，第九晶体管M9的第二端接收第三电源信号，第九晶体管M9的控制端接收第一均衡控制信号EqIO，第一均衡控制信号EqIO使第九晶体管M9导通时，使第八晶体管M8的第一端接收第三电源信号，第五晶体管M5和第六晶体管M6处于导通状态，实现本地数据线IO和互补本地数据线ION进行预充电，简化均衡电路的结构。
在一些实施例中，如图7和图8所示，第二放大模块80包括第三晶体管M3和第四晶体管M4，第七晶体管M7的控制端通过第三晶体管M3与第八晶体管M8的第一端连接，第八晶体管M8的控制端通过第四晶体管M4与第七晶体管M7的第一端连接。
第三晶体管M3和第四晶体管M4处于长期导通状态，或者，第三晶体管M3和第四晶体管M4根据读写控制信号RW导通或截止，或者，第三晶体管M3和第四晶体管M4根据隔离控制信号ISO导通或截止，隔离控制信号ISO还用于控制第一放大模块70对位线BL和互补位线BLB上的电压差进行放大。
其中，第一放大模块70可以为图1中所示的结构，如此实现第一放大模块70的电路结构与第二放大模块80的电路结构相同。
在其他实施例中，第一放大模块70的结构为在图1的基础上将第十三晶体管M13和第十四晶体管M14替换为导线，并去掉第十五晶体管M15和第十六晶体管M16后的结构，如此实现第一放大模块70的部分电路结构与第二放大模块80的电路结构相同。
在其他实施例中，第一放大模块70的结构为在图1的基础上将第十三晶体管M13和第十四晶体管M14替换为导线的结构，如此实现第一放大模块70的部分电路结构与第二放大模块80的电路结构相同。
作为一种可能实现方式，第三晶体管M3和第四晶体管M4处于长期导通状态，使第二放大模块80可以放大本地数据线IO和互补本地数据线ION上的电压差。也就是在第三晶体管M3和第四晶体管M4为N型晶体管时，在第三晶体管M3和第四晶体管M4的控制端接入高电平。在第三晶体管M3和第四晶体管M4为P型晶体管时，在第三晶体管M3和第四晶体管M4的控制端接入低电平。
作为一种可能实现方式，第三晶体管M3和第四晶体管M4根据读写控制信号RW导通或截止。此处以第三晶体管T3和第四晶体管T4为N型晶体管为例说明，在读写控制信号RW为高电平时，第三晶体管M3和第四晶体管M4导通，使第二放大模块80可以放大本地数据线IO和互补本地数据线ION上的电压差。在读写控制信号RW为低电平时，第三晶体管M3和第四晶体管M4截止，使第二放大模块80无法放大本地数据线IO和互补本地数据线ION上的电压差。第三控制管T3、第四控制管T4、第三晶体管M3以及第四晶体管M4均使用读写控制信号RW控制，可以简化控制电路，减少控制信号线的布局。
作为一种可能实现方式，第三晶体管M3和第四晶体管M4根据隔离控制信号ISO导通或截止，隔离控制信号ISO用于控制第一放大模块70对位线BL和互补位线BLB上的电压差进行放大。此处以第三晶体管T3和第四晶体管T4为N型晶体管为例说明，在隔离控制信号ISO为高电平时，第三晶体管M3和第四晶体管M4导通，使第二放大模块80可以放大本地数据线IO和互补本地数据线ION上的电压差。在隔离控制信号ISO为低电平时，第三晶体管M3和第四晶体管M4截止，使第二放大模块80无法放大本地数据线IO和互补本地数据线ION上的电压差。且第一放大模块70和第二放大模块80共用隔离控制信号ISO，可以简化控制电路，减少控制信号线的布局。
图12为本申请一些实施例提供的半导体存储器的一种可能的写入时序控制图，以图7和图11中电路结构为例说明，在第一阶段S5，第二均衡控制信号EqIO为低电平，均衡电路停止对本地数据线IO和互补本地数据线ION进行预充电。读写控制信号RW为高电平，第三控制管T3和第四控制管T4导通，全局数据线YIO和互补全局数据线YION传输至本地数据线IO和互补本地数据线ION上。第一电源信号PCS_L为电源电压，第二电源信号NCS_L为接地电压，第二均衡控制信号EqIO为低电平，第五晶体管M5和第六晶体管M6截止，第二放大模块放大本地数据线IO和互补本地数据线ION上的电压差。列选择信号CSL为高电平，本地数据线IO和互补本地数据线ION上数据传输至位线BL和互补位线BLB上，在字线开启时实现数据写入存储单元中。
图13为本申请一些实施例提供的半导体存储器的一种可能的读出时序控制图；以图7和图9中电路结构为例说明，第二阶段S6，第二均衡控制信号EqIO为低电平，均衡电路停止对本地数据线IO和互补本地数据线ION进行预充电。列选择信号CSL为高电平，位线BL和互补位线BLB上数据传输至本地数据线IO和互补本地数据线ION上。第一电源信号PCS_L为电源电压，第二电源信号NCS_L为接地电压，第二均衡控制信号EqIO为低电平，第五晶体管M5和第六晶体管M6截止，第二放大模块放大本地数据线IO和互补本地数据线ION上的电压差。读写控制信号RW为高电平，第三控制管T3导通，本地数据线IO上的数据传输至全局数据线YIO上。
在一些实施例中，图14为本申请一些实施例提供的半导体存储器的版图，如图14所示，半导体存储器包括第一控制区域50，第一控制区域50两侧各设置有半个存储库10，第一控制区域50内设置有行译码电路，用于对存储库的行地址进行译码。半导体存储器还包括第一驱动电路，第一驱动电路与第一放大模块连接，第一驱动电路用于提供电源信号。例如：第一驱动电路可以提供第五电源信号和第六电源信号。第一驱动电路位于第一控制区域50内。例如：图16为本申请一些实施例提供的半导体存储器的版图，图16中仅示出半导体存储器中一部分结构，如图16所示，在第一控制区域50内设置有第一区域606，用于放置第一驱动电路。如此设置，可以减少第一放大区域的面积。进一步的，因为存储库内的第一放大区域的数量很多，通过减少每一第一放大区域的高度，能够减小整个存储库的高度。
在一些实施例中，图15为本申请一些实施例提供的半导体存储器的版图，图15中仅示出半导体存储器中一部分结构，也就是仅示出图14中的第二部分区域60，如图15所示，半导体存储器包括多个第一放大区域601，第一放大区域601中设置有第一放大模块，在第一方向X上相邻的两个第一放大区域601之间布置有中间区域602，中间区域602内布置有第二放大模块。由于第一放大模块的至少部分电路结构和第二放大模块的至少部分电路结构相同，可以在第一放大区域601和中间区域602内同时制备第一放大模块和第二放大模块，降低工艺难度。
在一些实施例中，半导体存储器还包括第一存储区域604和第五控制区域603，在沿第一方向X上排列的两个第一存储区域604之间布置有第五控制区域603，在第五控制区域603内布置有第三控制电路，第三控制电路用于驱动第一存储区域604中的字线。
在一些实施例中，图16为本申请一些实施例提供的半导体存储器的版图，图16中仅示出半导体存储器中一部分结构，如图16所示，半个存储库的远离第一控制区域50的一侧布置有驱动区域605，半导体存储器包括第一驱动电路和第二驱动电路，第一驱动电路与第一放大模块连接，第一驱动电路位于第一控制区域50内，第二驱动电路与第一放大模块连接，驱动区域605内布置第二驱动电路，第一驱动电路和第二驱动电路均用于为第一放大模块提供电源信号，如此可以提升驱动能力，提升第一放大模块对位线和互补位线上电压差的放大速率，提升半导体存储器的读写性能。
在一些实施例中，第二驱动电路可以向附近的第一放大模块提供电源信号，即有利于增强边缘位置的第一放大模块的电源供给情况，提升半导体存储器的读写性能。
作为一种可实现的方案，第二驱动电路和第一驱动电路可以连接同一电源，基于所连接的电源向第一放大模块提供电源信号。作为另一种可实现的方案，第二驱动电路可以与第一驱动电路连接，由第一驱动电路向第二驱动电路提供电源，使第二驱动电路向第一放大模块提供电源信号。
在一些实施例中，第一驱动电路和第二驱动电路还可以向第二放大模块提供电源信号，例如：第一驱动电路和第二驱动电路均可以提供第一电源信号和第二电源信号。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求书来限制。

Claims (11)

1.一种半导体存储器，其特征在于，包括：第一放大模块、第一控制管、第二控制管以及第二放大模块；所述第一放大模块的至少部分电路结构与第二放大模块的至少部分电路结构相同；其中，所述第一放大模块的至少部分电路结构与第二放大模块的至少部分电路结构相同是指晶体管的类型和晶体管的位置相同；
所述第一放大模块与位线和互补位线连接，用于放大所述位线和所述互补位线之间的电压差；
所述第二放大模块与本地数据线和互补本地数据线连接，用于放大所述本地数据线和所述互补本地数据线之间的电压差；
所述本地数据线通过所述第一控制管与所述位线连接，所述互补本地数据线通过所述第二控制管与所述互补位线连接，所述第一控制管的控制端和所述第二控制管的控制端接收列选择信号；
其中，所述半导体存储器还包括第一驱动电路，所述第一驱动电路与所述第一放大模块连接，所述第一驱动电路用于提供电源信号；
所述半导体存储器还包括第一控制区域，所述第一控制区域两侧各设置有半个存储库，所述第一控制区域内设置有行译码电路，用于对所述存储库的行地址进行译码，所述第一驱动电路位于所述第一控制区域内。
2.根据权利要求1所述的半导体存储器，其特征在于，所述半导体存储器包括多个第一放大区域，所述第一放大区域中设置有所述第一放大模块；
在第一方向上相邻的两个所述第一放大区域之间布置有中间区域，所述中间区域内布置有所述第二放大模块。
3.根据权利要求1所述的半导体存储器，其特征在于，所述半导体存储器还包括第二驱动电路，所述第二驱动电路与所述第一放大模块连接；
所述半个存储库的远离所述第一控制区域的一侧布置有驱动区域，所述驱动区域内布置所述第二驱动电路。
4.根据权利要求1所述的半导体存储器，其特征在于，所述半导体存储器还包括第三控制管和第四控制管；
所述本地数据线通过所述第三控制管与全局数据线连接，所述互补本地数据线通过所述第四控制管与互补全局数据线连接；
所述第三控制管的控制端和所述第四控制管的控制端都接收读写控制信号，在所述半导体存储器接收到读数据指令或写数据指令时生成所述读写控制信号。
5.根据权利要求4所述的半导体存储器，其特征在于，所述半导体存储器包括多个并联的所述第三控制管和多个并联的所述第四控制管；
多个所述第三控制管一端连接同一所述本地数据线，多个所述第三控制管的另一端连接同一所述全局数据线；
多个所述第四控制管一端连接同一所述互补本地数据线，多个所述第四控制管的另一端连接同一所述互补全局数据线。
6.根据权利要求1所述的半导体存储器，其特征在于，所述半导体存储器还包括第三控制管、第五控制管和第六控制管；
所述本地数据线通过所述第三控制管与全局数据线连接；
所述互补本地数据线通过所述第五控制管和所述第六控制管接地，且所述第五控制管和所述第六控制管串联连接；
其中，所述第三控制管的控制端接收读写控制信号，所述第五控制管的控制端与全局数据线连接，所述第六控制管的控制端接收写入使能信号；
在所述半导体存储器接收到读数据指令或写数据指令时生成所述读写控制信号，在所述半导体存储器接收到写数据指令时生成所述写入使能信号。
7.根据权利要求1所述的半导体存储器，其特征在于，所述半导体存储器包括多个所述第二放大模块，多个所述第二放大模块连接同一所述本地数据线以及同一所述互补本地数据线。
8.根据权利要求7所述的半导体存储器，其特征在于，所述第二放大模块包括第一晶体管、第二晶体管、第七晶体管以及第八晶体管；
所述第一晶体管的第一端和所述第二晶体管的第一端接收第一电源信号，所述第七晶体管的第二端和所述第八晶体管的第二端接收第二电源信号；
所述第一晶体管的第二端连接所述第七晶体管的第一端，所述第一晶体管的控制端连接所述第二晶体管的第二端，所述第二晶体管的第二端连接所述第八晶体管的第一端，所述第二晶体管的控制端连接所述第一晶体管的第二端，所述第七晶体管的控制端连接所述第八晶体管的第一端，所述第八晶体管的控制端连接所述第七晶体管的第一端。
9.根据权利要求8所述的半导体存储器，其特征在于，所述第二放大模块还包括第五晶体管和第六晶体管；
所述第五晶体管的第一端与所述第七晶体管的控制端连接，所述第五晶体管的第二端与所述第七晶体管的第一端连接；所述第六晶体管的第一端与所述第八晶体管的第一端连接，所述第六晶体管的第二端连接所述第八晶体管的控制端；
所述第五晶体管的控制端和所述第六晶体管的控制端均接收第一均衡控制信号；
所述第一均衡控制信号用于控制所述第五晶体管和所述第六晶体管导通或截止。
10.根据权利要求9所述的半导体存储器，其特征在于，所述第二放大模块包括第三晶体管和第四晶体管；
所述第七晶体管的控制端通过所述第三晶体管与所述第八晶体管的第一端连接，所述第八晶体管的控制端通过所述第四晶体管与所述第七晶体管的第一端连接；
所述第三晶体管和所述第四晶体管处于长期导通状态，所述第三晶体管和所述第四晶体管根据读写控制信号导通或截止，或者，所述第三晶体管和所述第四晶体管根据隔离控制信号导通或截止；
所述隔离控制信号用于控制所述第一放大模块对所述位线和所述互补位线上的电压差进行放大。
11.根据权利要求8所述的半导体存储器，其特征在于，所述半导体存储器还包括均衡电路；
所述均衡电路与所述第七晶体管的第一端连接，或者所述均衡电路与所述第八晶体管的第一端连接；
所述均衡电路还接收第三电源信号，所述均衡电路接收第一均衡控制信号，用于控制所述第七晶体管的第一端或者第八晶体管的第一端接通所述第三电源信号。
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