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CN117425343A - 半导体元件及其制备方法 - Google Patents

半导体元件及其制备方法 Download PDF

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CN117425343A
CN117425343A CN202310816971.2A CN202310816971A CN117425343A CN 117425343 A CN117425343 A CN 117425343A CN 202310816971 A CN202310816971 A CN 202310816971A CN 117425343 A CN117425343 A CN 117425343A
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CN
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gate electrode
dielectric layer
semiconductor device
layer
substrate
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CN202310816971.2A
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蔡镇宇
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Nanya Technology Corp
Original Assignee
Nanya Technology Corp
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Abstract

本申请提供一种半导体元件及其制备方法。该半导体元件包括具有一沟槽的一基底以及该沟槽中的一栅极结构。该沟槽包括一下栅极电极、该下栅极电极上方的一上栅极电极、以及部分设置于该下栅极电极与该上栅极电极之间的一第一介电层。

Description

半导体元件及其制备方法
技术领域
本申请案主张美国第17/866,712号专利申请案的优先权(即优先权日为“2022年7月18日”)，其内容以全文引用的方式并入本文中。
本公开内容关于一种半导体元件及一种半导体元件的制备方法，特别是关于一种在两个电极之间具有介电层的埋入式栅极结构。
背景技术
半导体元件的埋入式栅极结构包括栅极介电层以及在沟槽中的栅极电极。栅极介电层覆盖沟槽的表面，并且栅极电极部分地填充栅极介电层上的沟槽。埋入式栅极结构可以与半导体元件的主动区中的杂质区或接面区相邻(或同一层面)。
在栅极电极与杂质区重叠处，栅极诱导漏极漏电流(GIDL)可能增加。GIDL会造成储存的电荷放电，因此使半导体元件的操作可靠性恶化。此外，半导体元件的埋入式栅极结构的一部分可以设置于半导体元件的隔离区域中，这部分被称为传输栅极。传输栅极可能会加剧GIDL的发生。
上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。
发明内容
本公开的一个方面提供一种半导体元件。该半导体元件包括具有一沟槽的一基底以及该沟槽中的一栅极结构。该栅极结构包括一下栅极电极、该下栅极电极上方的一上栅极电极、以及部分设置于该下栅极电极与该上栅极电极之间的一第一介电层。
本公开的另一个方面提供一种半导体元件。该半导体元件包括具有一沟槽的一基底以及该沟槽中的一栅极结构。该栅极结构包括一下栅极电极及该下栅极电极上方的一上栅极电极。该下栅极电极及该上栅极电极经配置以接收不同的电压。
本公开的另一个方面提供一种半导体元件的制备方法。该制备方法包括在一基底中形成一沟槽，在该沟槽中设置一下栅极电极，以及在该下栅极电极上设置一第一介电层。该制备方法还包括在该第一介电层上设置一上栅极电极。
在一些实施例中，该制备方法更包括在该沟槽中设置一第二介电层，其中该下栅极电极借由该第二介电层与该基底间隔开。
在一些实施例中，该第二介电层的设置技术包含一热氧化制程。
在一些实施例中，该第一介电层的设置技术包含一原子层沉积(ALD)制程。
在一些实施例中，该制备方法更包括在该沟槽中设置一第一阻障层，其中该下栅极电极借由该第一阻障层与该基底间隔开。
在一些实施例中，该第一介电层设置于该第一阻障层上。
在一些实施例中，该制备方法更包括部分移除该第一阻障层，以曝露该第二介电层的一部分。
在一些实施例中，该第一介电层设置于该第二介电层的该部分上。
在一些实施例中，该制备方法更包括在该第一介电层上设置一第二阻障层。
在上电极与基底之间形成较厚的介电层，可以减少有效电场，因此减少栅极诱导漏极漏电流(GIDL)。因此，可以避免不同存储器单元(memory cell)中字元线之间的干扰。可以延长数据保留时间，并且还可以改善半导体元件的操作可靠性
此外，下栅极电极和上栅极电极可以接受不同的电压，这有助于减轻GIDL，同时保持良好的元件性能。
上文已相当广泛地概述本公开的技术特征及优点，使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或过程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量图式时，可得以更全面了解本申请案的揭示内容，图式中相同的元件符号是指相同的元件。
图1A为平面图，例示本公开一些实施例的半导体元件。
图1B为该半导体元件沿图1A中A-A'线剖视图。
图1C为该半导体元件沿图1A中B-B'线剖视图。
图2为剖视图，例示本公开一些实施例的半导体元件。
图3为剖视图，例示本公开一些实施例的半导体元件。
图4A为剖视图，例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。
图4B为剖视图，例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。
图4C为剖视图，例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。
图4D为剖视图，例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。
图4E为剖视图，例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。
图4F为剖视图，例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。
图4G为剖视图，例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。
图4H为剖视图，例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。
图4I为剖视图，例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。
图4J为剖视图，例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。
图4K为剖视图，例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。
图4L为剖视图，例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。
图4M为剖视图，例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。
图4N为剖视图，例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。
图4O为剖视图，例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。
图5为流程图，例示本公开一些实施例的半导体元件的制备方法。
其中，附图标记说明如下：
1：半导体元件
2：半导体元件
3：半导体元件
10：基底
10a：主动区
10i：隔离区
10t1：沟槽
10t2：沟槽
11：栅极结构
11b1：阻障层
11b2：阻障层
11c：封盖层
11d1：介电层
11d2：介电层
11e1：栅极电极
11e2：栅极电极
12：栅极结构
12b1：阻障层
12b2：阻障层
12c：封盖层
12d1：介电层
12d1s：表面
12d2：介电层
12e1：栅极电极
12e2：栅极电极
13：栅极结构
14：栅极结构
30：隔离层
31：接触插塞
32：位元线结构
32a：位元线
32b：位元线硬遮罩层
32c：间隙子
33：接触插塞
34：存储器元素
40：硬遮罩层
50：制备方法
101：第一掺杂区
102：第一掺杂区
A-A'：线
B-B'：线
b1：阻障层
b2：阻障层
d1：介电层
d2：介电层
e1：导电层
e2：导电层
S51：步骤
S52：步骤
S53：步骤
S54：步骤
S55：步骤
S56：步骤
t1：距离
t2：距离
具体实施方式
现在用具体的语言来描述附图中说明的本公开的实施例，或实例。应理解的是，在此不打算限制本公开的范围。对所描述的实施例的任何改变或修改，以及对本文所描述的原理的任何进一步应用，都应被认为是与本公开内容有关的技术领域的普通技术人员通常会做的。参考数字可以在整个实施例中重复，但这并不一定表示一实施例的特征适用于另一实施例，即使它们共用相同的参考数字。
应理解的是，尽管用语第一、第二、第三等可用于描述各种元素、元件、区域、层或部分，但这些元素、元件、区域、层或部分不受这些用语的限制。相反，这些用语只是用来区分一元素、元件、区域、层或部分与另一元素、元件、区域、层或部分。因此，下面讨论的第一元素、元件、区域、层或部分可以称为第二元素、元件、区域、层或部分而不偏离本发明概念的教导。
本文使用的用语仅用于描述特定的实施例，并不打算局限于本发明的概念。正如本文所使用的，单数形式的“一”、“一个”及“该”也包括复数形式，除非上下文明确指出。应进一步理解，用语“包含”及“包括”，当在本说明书中使用时，指出了所述特征、整数、步骤、操作、元素或元件的存在，但不排除存在或增加一个或多个其他特征、整数、步骤、操作、元素、元件或其组。
图1A为平面图，例示本公开一些实施例的半导体元件1。图1B为半导体元件1沿图1A中A-A'线的剖视图。图1C为半导体元件1沿图1A中B-B'线的剖视图。
在一些实施例中，半导体元件1可经设置以相邻一电路。譬如，半导体元件1可经设置以相邻一存储器元件，如动态随机存取存储器(DRAM)元件或类似元件。
请参照图1A，半导体元件1可包括在基底10上形成的多个主动区10a和一个隔离区10i(或一个隔离层)。主动区10a可由隔离区10i界定。
半导体元件1还可包括多个栅极结构，如栅极结构11、12、13和14。每个主动区10a可以穿过两个栅极结构，并且可以借由该两个栅极结构而分成三个掺杂区。譬如，主动区10a可以被分成第一掺杂区101(设置于栅极结构12与13之间)，和第二掺杂区102(位于第一掺杂区101两侧)。
栅极结构11、12、13和14可以各自具有一线型，延伸在任何一个方向。栅极结构11、12、13和14可以各自是埋于一沟槽中的埋入式栅极，该沟槽穿过主动区10a和隔离区10i。栅极结构11、12、13和14可以各自包括一个或多个埋于主动区10a中的主栅极部分(或主栅极)和一个或多个埋于隔离区10i中的传输栅极部分(或传输栅极)。譬如，图1B显示栅极结构11的一个传输栅极、栅极结构12的一个主栅极、栅极结构13的一个主栅极、和栅极结构14的一个传输栅极。图1C显示沟槽10t2(其中设置栅极结构12)穿过主动区10a和隔离区10i中的一个。栅极结构12在主动区10a上方的部分是一主栅极。
正如本公开所用，用语“主栅极”是指一栅极经配置以接收一电压，以定址一存储器单元(memory cell)，而用语“传输栅极”是指一栅极经配置以接收一电压，以定址一相邻的存储器单元。
譬如，栅极结构11在图1B所示的一个存储器单元中可以是一个传输栅极，但却成为另一个存储器单元中的一个主栅极。在一些实施例中，栅极结构12在图1B所示的一个存储器单元中可以是一个主栅极，但却成为另一个存储器单元中的一个传输栅极。
尽管以上将主栅极和传输栅极皆描述为栅极结构的组成部分或一部分，但主栅极与传输栅极具有不同的结构。譬如，如图1B所示，沟槽10t1(用于栅极结构11的传输栅极部分)与沟槽10t2(用于栅极结构12的主栅极部分)具有不同的深度。沟槽10t1可以比沟槽10t2更深。
请参照图1B，半导体元件1可包括基底10，和在基底10中形成的栅极结构11、12、13和14。
基底10可包括一种半导体基底。在一些实施例中，基底10可包括，譬如，硅(Si)、单晶硅、多晶硅、非晶硅、锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、镓(Ga)、砷化镓(GaAs)、铟(In)、砷化铟(InAs)、磷化铟(InP)、或其他IV-IV族、III-V族或II-VI族半导体材料。在其他一些实施例中，基底10可包括一种层状半导体，如硅/硅锗、硅-绝缘体(silicon-on-insulator)、或硅锗-绝缘体。
在基底10中可以形成主动区10a和隔离区10i。主动区10a可由隔离区10i界定。在一些实施例中，隔离区10i可包括一浅沟隔离(STI)结构。该STI结构可包括，譬如，氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(N2OSi2)、氮化硅氧化物(N2OSi2)等。
在主动区10a中可以形成第一掺杂区101和第二掺杂区102。在一些实施例中，第一掺杂区101和第二掺杂区102可以设置于主动区10a的顶部表面的上方或附近。第一掺杂区101和第二掺杂区102可以位于沟槽10t2两侧。
在一些实施例中，第一掺杂区101和第二掺杂区102可以掺杂一N型掺杂物，如磷(P)、砷(As)或锑(Sb)。在其他一些实施例中，第一掺杂区101和第二掺杂区102可以掺杂一P型掺杂物，如硼(B)或铟(In)。在一些实施例中，第一掺杂区101和第二掺杂区102可以掺杂具有相同导电类型的掺杂物或杂质离子。在一些实施例中，第一掺杂区101和第二掺杂区102可以掺杂具有不同导电类型的掺杂物或杂质离子。
第一掺杂区101和第二掺杂区102的底部表面可以位于距离主动区10a的顶部表面一预定深度处。第一掺杂区101和第二掺杂区102可以与沟槽10t2的侧壁接触。第一掺杂区101和第二掺杂区102的底部表面可以高于沟槽10t2的底部表面。同样地，第一掺杂区101和第二掺杂区102底部表面可以高于沟槽10t1的底部表面。
在一些实施例中，第一掺杂区101和第二掺杂区102可以被称为源极或漏极区。在一些实施例中，第一掺杂区101可包括一位元线接触区，并且可以与一位元线结构(如图3所示的位元线结构32)电性连接。第二掺杂区102可包括一储存节点接面区并且可以与一存储器元素(如图3所示的存储器元素34)电性连接。
隔离区10i中的沟槽10t1和主动区10a中的沟槽10t2是其中可以形成栅极结构11和12的空间。隔离区10i中的栅极结构11可包括一个传输栅极。主动区10a中的栅极结构12可包括一个主栅极。
沟槽10t2可以具有比沟槽10t1更浅的深度。沟槽10t1和10t2底部都各自可以具有一弧度，如图1B的实施例中所示。然而，在其他一些实施例中，沟槽10t1和10t2底部可以是平面或具有其他形状。
栅极结构12可包括介电层12d1、12d2、栅极电极12e1、12e2、和封盖层12c。
介电层12d1可以共形地形成在沟槽10t2的底部表面和侧壁上。介电层12d1可包围或覆盖栅极电极12e1的一部分。介电层12d1可以将栅极电极12e1与基底10分开。
介电层12d1的一部分可以设置于栅极电极12e2与基底10之间。介电层12d1的一部分可以设置于栅极电极12e1与基底10之间。
在一些实施例中，介电层12d1可包括，譬如，氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(N2OSi2)、氮化硅氧化物(N2OSi2)、一高k材料或其组合。该高k材料譬如包括一介电材料，其介电常数高于二氧化硅(SiO2)，或者其介电常数高于约3.9。在一些实施例中，介电层12d1可包括至少一种金属元素，如氧化铪(HfO2)、硅掺杂氧化铪(HSO)、氧化镧(La2O3)、氧化镧铝(LaAlO3)、氧化锆(ZrO2)、[正]硅酸锆(ZrSiO4)、氧化铝(Al2O3)或其组合。
介电层12d2可以设置于栅极电极12e1上。介电层12d2可以部分设置于栅极电极12e1和12e2之间。譬如，介电层12d2可以具有在栅极电极12e1和12e2之间的一基部部分，和从该基部部分延伸到主动区10a的顶部表面的一延伸部分。
介电层12d2的该基部部分可以直接接触栅极电极12e1和12e2。介电层12d2的该基部部分可夹于栅极电极12e1和12e2之间。介电层12d2的该基部部分可被栅极电极12e1和12e2覆盖或嵌入。
介电层12d2的该延伸部分可覆盖或接触介电层12d1的一部分。介电层12d2的该延伸部分可以设置于栅极电极12e2与介电层12d1之间，以及封盖层12c与介电层12d1之间。介电层12d2的该延伸部分可借由介电层12d1与基底10间隔开。
介电层12d2可包围或覆盖栅极电极12e2的一部分。介电层12d1和介电层12d2的该延伸部分可将栅极电极12e2与基底10分开。因此，栅极电极12e2和基底10之间距离t2可以大于栅极电极12e1和基底10之间距离t1。譬如，栅极电极12e2和栅极电极12e1可以以不同的距离与基底10间隔开。
介电层12d1的一表面、介电层12d2的该延伸部分的一表面、封盖层12c的一表面和主动区10a的顶部表面中的任何两个可以实质上共面。
介电层12d2包含的材料可以与介电层12d1的相同或不同。在一些实施例中，介电层12d2和介电层12d1可以具有制作技术包含不同操作的相同材料。
譬如，介电层12d1的制作技术可以包含一热氧化操作。介电层12d2的制作技术可以包含一原子层沉积(ALD)制程。
在一些实施例中，介电层12d1和介电层12d2可以具有不同的密度，如不同的颗粒密度。譬如，介电层12d1的密度可以低于介电层12d2的密度。介电层12d2的密度可以高于介电层11d1的密度。譬如，介电层12d2的密度可以比介电层12d1的密度大。
栅极电极12e1可以设置于介电层12d1上，并借由介电层12d1与基底10间隔开。栅极电极12e1可以以距离t1与基底10间隔开。
栅极电极12e1可被介电层12d1和介电层12d2包围或覆盖。栅极电极12e1相对于栅极电极12e2也可被称为下栅极电极。
在一些实施例中，栅极电极12e1可包括一单层金属、金属复合材料或多层导电材料层。在一些实施例中，栅极电极12e1可包括一金属基础材料。譬如，栅极电极12e1可包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、其堆叠或其组合。
栅极电极12e2可以设置于介电层12d2上，并借由介电层12d2与栅极电极12e1间隔开。栅极电极12e2可借由介电层12d1和介电层12d2与基底10间隔开。栅极电极12e2可以以距离t2与基底10间隔开。
栅极电极12e2可以以距离t2与第二掺杂区102间隔开。栅极电极12e2可以以距离t2与第一掺杂区101间隔开。
栅极电极12e2可被介电层12d2和封盖层12c包围或覆盖。栅极电极12e2相对于栅极电极12e1也可被称为上栅极电极。
在一些实施例中，栅极电极12e2可包括一单层金属、金属复合材料或多层导电材料层。在一些实施例中，栅极电极12e2可包括多晶硅(poly-Si)、氮化钛(TiN)、氮化钨(WN)或类似材料。
在一些实施例中，栅极电极12e1和12e2可作为字元线。譬如，栅极电极12e1和12e2可与位元线(如图3所示的位元线结构32)一起使用，以定址一存储器单元。譬如，栅极电极12e2可作为存储器单元中一晶体管的栅极电极。第二掺杂区102和第一掺杂区101可作为该晶体管的一漏极区和源极区。第二掺杂区102可以与一电容器或一存储器元素(如图3所示的存储器元素34)耦合，并且第一掺杂区101可以与一位元线(如图3所示的位元线结构32)耦合。该晶体管可以在该电容器中保留电荷。
在一些实施例中，栅极电极12e2可以具有一低功函数(work function)。在一些实施例中，栅极电极12e1可以具有一高功函数。该高功函数是指一功函数大于硅的一中间间隙功函数。该低功函数是指一功函数小于硅的该中间间隙功函数。具体而言，该高功函数可以高于4.5eV，而该低功函数可以小于4.5eV。
在一些实施例中，栅极电极12e1和12e2可经配置以接收不同的电压。在一些实施例中，施加在栅极电极12e1上的电压可以大于施加在栅极电极12e2上的电压。在一些实施例中，栅极电极12e1和12e2之间的一电压差可以大于0.3伏(V)。在一些实施例中，栅极电极12e1和12e2可经配置以定址不同的存储器单元。
封盖层12c可以设置于栅极电极12e2上。封盖层12c可与介电层12d1的该延伸部分接触。封盖层12c可借由介电层12d2与介电层12d1间隔开。封盖层12c可用以保护栅极电极12e2。封盖层12c可具有一表面，该表面与主动区10a的顶部表面实质上共面。
在一些实施例中，封盖层12c可包括一介电材料，如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(N2OSi2)、和氮化硅氧化物(N2OSi2)。在一些实施例中，封盖层12c可包括一氮化硅衬垫和一自旋介电(SOD)材料。
栅极结构11可包括介电层11d1、11d2、栅极电极11e1、11e2、和封盖层11c。栅极结构11具有与栅极结构12相类似的结构，除了栅极结构11设置于隔离区10i中。
请参照图1C，沟槽10t2延伸穿过主动区10a和隔离区10i中的一个。沟槽10t2可具有一鳍状结构，其中主动区10a比隔离区10i更突出。换言之，传输栅极(穿过隔离区10i)的深度大于主栅极(穿过主动区10a)的深度。因此，用于栅极结构12的沟槽10t2对于主栅极区域和传输栅极区域具有不同的深度。
该鳍状结构可以增加通道宽度并改善电气特性。在一些实施例中，可以省略该鳍状结构。
图2为剖视图，例示本公开一些实施例的半导体元件2。图2的半导体元件2与图1的半导体元件1相似，除了下面描述的差异。
半导体元件2的栅极结构12还包括设置于介电层12d1与栅极电极12e1之间的阻障层12b1。阻障层12b1可以共形地形成在介电层12d1表面上。介电层12d2的该基部部分可以设置于阻障层12b1上。介电层12d2的该基部部分可与阻障层12b1接触。
在一些实施例中，阻障层12b1可包括一金属基础材料。阻障层12b1可包括金属氮化物。阻障层12b1可包括氮化钛(TiN)或氮化钽(TaN)。
半导体元件2的栅极结构12还包括设置于介电层12d2与栅极电极12e2之间的阻障层12b2。阻障层12b2可以设置于介电层12d2的该基部部分上。
阻障层12b2与基底10之间的距离t2可以大于阻障层12b1与基底10之间的距离t1。譬如，阻障层12b2和阻障层12b1可以以不同的距离与基底10间隔开。
阻障层12b1和12b2可包含相同或不同的材料。在一些实施例中，阻障层12b2可包括一金属基础材料。阻障层12b2可包括金属氮化物。阻障层12b2可包括氮化钛(TiN)或氮化钽(TaN)、氮化钨(WN)或其组合。
图3为剖视图，例示本公开一些实施例的半导体元件3。图3的半导体元件3与图1的半导体元件1相似，除了下面描述的差异。
半导体元件3还可包括隔离层30、接触插塞31、33、位元线结构32、和存储器元素34。
隔离层30可以是一单层或多层。隔离层30可包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(N2OSi2)、氮化硅氧化物(N2OSi2)等。隔离层30可用以将相邻的接触插塞33彼此隔离。
接触插塞31可与位元线结构32和第一掺杂区101电性连接。位元线结构32可包括位元线32a、位元线硬遮罩层32b和间隙子32c。位元线32a可包括最少一种材料选自多晶硅(poly-Si)、金属硅化物、金属氮化物和金属。位元线硬遮罩层32b可包括氧化硅或氮化硅。间隙子32c可包括一介电材料。
接触插塞33可与存储器元素34和第二掺杂区102电性连接。
在一些实施例中，接触插塞31和33可包括一适合的导电材料。譬如，接触插塞31和33可包括钨(W)、铜(Cu)、铝(Al)、银(Ag)、其合金、或其组合。
存储器元素34可以是一电容器。因此，存储器元素34可包括与接触插塞33接触的一储存节点。该储存节点可以具有一圆柱形或一柱形。在该储存节点的表面上可以形成一电容器介电层。
随着DRAM元件的高度集成化，将存储器单元中的主栅极(如栅极结构12的电极)与相邻存储器单元中的传输栅极(如栅极结构11的电极)隔离变得更加困难。譬如，当一传输栅极被打开(turn on)时，可能产生一反转层，这可能会扩展源极或漏极接面，而产生一内部电场。GIDL可能被该内部电场加速。
借由在上电极(即栅极电极12e2)和基底之间形成较厚的介电层(即介电层12d1和12d2)，可以减少有效电场，因此可以降低GIDL。因此，可以避免不同存储器单元中字元线之间的干扰，可以延长数据保留时间，并且还可以改善半导体元件的操作可靠性。
此外，下栅极(即栅极电极12e1)和上栅极(即栅极电极12e1)可接受不同的电压，这有助于减轻GIDL，同时保持良好的元件性能。
图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、图4I、图4J、图4K、图4L、图4M、图4N和图4O分别例示本公开一些实施例的半导体元件的制备方法的各个阶段。为了更好理解本公开各个方面的内容，这些图中的至少一些已被简化。在一些实施例中，图3中的半导体元件3可以借由以下关于图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、图4I、图4J、图4K、图4L、图4M、图4N和图4O的操作制备。
请参照图4A，可以提供基底10。子层11a可以设置于基底10中。在一些实施例中，子层11a的制作技术可以包含进行沟槽蚀刻后以介电材料填充沟槽。在一些实施例中，子层11a的制作技术可以包含化学气相沉积(CVD)制程。在一些实施例中，子层11a可包括一低k介电材料，如掺氟二氧化硅(FSG)、有机硅玻璃(OSG)、掺碳氧化物(CDO)、多孔二氧化硅等。在一些实施例中，子层11a可以是一介电材料，其介电常数低于二氧化硅(SiO2)，或者其介电材料低于约4.0。
如图4A所示，在基底10中形成隔离区10i。主动区10a由隔离区10i界定。隔离区10i的制作技术可以包含一STI(浅沟隔离)制程。譬如，在基底10上形成一垫层(未示出)之后，使用一隔离遮罩(未示出)，对该垫层和基底10进行蚀刻，以界定一隔离沟槽。该隔离沟槽被填以一介电材料，因此，形成隔离区10i。
可以依次形成一壁(wall)氧化物、一衬垫和一间隙填充介电质以作为隔离区10i。该衬垫的制作技术可以包含堆叠氧化硅(SiO2)和氮化硅(Si3N4)。该间隙填充介电质可包括一SOD材料。在本公开另一实施例中，在隔离区10i中，氮化硅可以作为该间隙填充介电质。借由一化学气相沉积(CVD)制程，该隔离沟槽可被填充一介电材料。此外，可额外执行一平坦化制程，如一化学机械研磨(CMP)。
请参照图4B，然后在基底10中可以形成多个沟槽10t1和10t2。沟槽10t1和10t2中的每一个都可具有穿过主动区10a和隔离区域10i的一线状。沟槽10t1和10t2中的每一个的制作技术可以包含使用硬遮罩层40作为蚀刻遮罩来对基底10的一蚀刻制程。硬遮罩层40可以形成在基底10上，并具有线状的开口。硬遮罩层40可包含一种对基底10具有蚀刻选择性的材料。沟槽10t1和10t2中的每一个可以形成以比该隔离沟槽更浅。在一些实施例中，沟槽10t1和10t2中的每一个的底部边缘可以具有一弧度。
主动区10a和隔离区10i可同时经蚀刻以形成沟槽10t1和10t2。在一些实施例中，由于主动区10a与隔离区10i之间的蚀刻选择性，隔离区10i比主动区10a蚀刻得更深。因此，该栅极沟槽可具有一鳍状结构，其中在该栅极沟槽中，主动区10a比隔离区10i更突出。
请参照图4C，介电层d1可以形成在每个沟槽10t1和10t2的表面上。在形成介电层d1之前，沟槽10t1和10t2中的每个沟槽的内表面在该蚀刻制程被损坏的部分可以被恢复。譬如，可以借由一热氧化处理形成一牺牲氧化物，然后除去该牺牲氧化物。
介电层d1的制作技术可以包含一热氧化制程。在一些实施例中，介电层d1的制作技术可以包含一沉积制程，如一CVD制程或一ALD制程。
请参照图4D，在介电层d1和硬遮罩层40上可以形成阻障层b1。阻障层b1可以共形地形成在介电层d1表面上。阻障层b1的制作技术可以包含ALD或CVD制程。
请参照图4E，在阻障层b1上可以形成导电层e1。导电层e1可以形成在阻障层b1上，以填充每个沟槽10t1和10t2。导电层e1可包括一种低阻抗金属材料。导电层e1可包括钨(W)。导电层e1的制作技术可以包含CVD或ALD制程。
请参照图4F，可以执行一凹陷制程。该凹陷制程的执行技术可以包含一干蚀刻制程，譬如，一回蚀制程。阻障层11b1和12b1的制作技术可以包含对阻障层b1执行该回蚀制程。栅极电极11e1和12e1的制作技术可以包含对导电层e1执行该回蚀制程。
阻障层11b1和栅极电极11e1可以形成在沟槽10t1内。阻障层11b1和栅极电极11e1顶部表面可以实质上共面或可以位于同一水平。在沟槽10t2内可以形成阻障层12b1和栅极电极12e1。阻障层12b1和栅极电极12e1的顶部表面可以实质上共面或可以位于同一水平。
在一些实施例中，可以事先执行一平坦制程以将硬遮罩层40的顶面曝露出来，然后可以执行该回蚀制程。
在形成阻障层12b1和栅极电极12e1之后，介电层12d1的表面12d1s可以被部分地曝露出来。
请参照图4G，在阻障层12b1和栅极电极12e1上可以形成介电层d2。介电层d2可以直接接触阻障层12b1和栅极电极12e1。介电层d2可以直接接触介电层12d1的表面12d1s。介电层d2的制作技术可以包含ALD或CVD。
请参照图4H，阻障层b2可以形成在介电层d2上。介电层d2可以设置于阻障层b2和栅极电极12e1之间。阻障层b2可以是非共形形成的。非共形阻障层b2的制作技术可以包含物理气相沉积(PVD)。
请参照图4I，可以移除阻障层b2的一部分以曝露介电层d2的一部分。譬如，可以对阻障层b2进行蚀刻制程。因此，阻障层11b1和阻障层11b2可以保留在介电层d2的底部表面上。
请参照图4J，在阻障层11b1、阻障层11b2和介电层d2上可以形成导电层e2。导电层e2可以填充每个沟槽。导电层e2可包括一种具有低功函数的材料。导电层e2可包括具有低功函数的多晶硅，譬如，掺有N型杂质的多晶硅。导电层e2的制作技术可以包含CVD或ALD。
请参照图4K，可以执行一凹陷制程。该凹陷制程的执行技术可以包含一干蚀刻制程，譬如，一回蚀制程。栅极电极11e2和12e2的制作技术可以包含对导电层e2执行该回蚀制程。
请参照图4L，在栅极电极11e2和12e2上可以形成封盖层11c和12c。
请参照图4M，可以平坦化封盖层11c、12c，并且可以移除硬遮罩层40，使介电层12d1和12d2的顶部表面因此曝露出来。通过上述一系列制程，可以形成埋入式栅极结构11、12、13和14。
请参照图4N，借由植入或其他掺杂技术执行一掺杂制程。因此，在基底10中形成第一掺杂区101和第二掺杂区102。
在一些实施例中，可以在所描述的其他操作之后形成第一掺杂区101和第二掺杂区102。譬如，第一掺杂区101和第二掺杂区102可以在图A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、图4I、图4J、图4K和图4L中的一个操作之后形成。
请参照图4O，可以通过，譬如，ALD、CVD、PVD、遥距等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、涂层等，在图4N的结构的顶部表面上形成隔离层30。隔离层30可以被图案化以界定在随后操作中形成接触插塞31、33的位置。接触插塞31可以设置于第一掺杂区101上方。接触插塞33可以设置于第二掺杂区域102上方。然后，位元线结构32可以与接触插塞31电性连接。存储器元素34可以与接触插塞33电性连接。
在一些实施例中，在存储器元素34形成之后，在存储器元素34上可以形成一布线层(图中未示出)。譬如，该布线层可以具有多层布线结构，包括多个布线层和层间绝缘膜。
图5为例示本公开一些实施例的半导体元件的制备方法50的流程图。
在一些实施例中，制备方法50可包括步骤S51，在一基底中形成一沟槽。譬如，如图4B所示，在基底10中可以形成多个沟槽10t1和10t2。
在一些实施例中，制备方法50可包括步骤S52，在该沟槽中设置一第一阻障层。譬如，如图4D所示，在介电层d1和硬遮罩层40上可以形成阻障层b1。阻障层b1可以设置于沟槽10t1和10t2中。
在一些实施例中，制备方法50可包括步骤S53，在该沟槽中的该第一阻障层上设置一下栅极电极。譬如，如图4E所示，在阻障层b1上可以形成导电层e1。譬如，如图4F所示，栅极电极11e1和12e1的制作技术可以包含对导电层e1执行该回蚀制程。在一些实施例中，阻障层11b1和12b1的制作技术可以包含对阻障层b1执行该回蚀制程。
在一些实施例中，制备方法50可包括步骤S54，在该沟槽中的该下栅极电极上设置一介电层。譬如，如图4G所示，介电层d2可以形成在阻障层12b1和栅极电极12e1上。同样地，在阻障层11b1和栅极电极11e1上可以形成介电层d2。
在一些实施例中，制备方法50可包括步骤S55，在该沟槽中的该介电层上设置一第二阻障层。譬如，如图4H所示，在介电层d2上可以形成阻障层b2。譬如，如图4I所示，阻障层11b1和阻障层11b2可以保留在介电层d2的底部表面上。
在一些实施例中，制备方法50可包括步骤S56，在该沟槽中的该介电层上设置一上栅极电极。譬如，如图4J所示，导电层e2可以形成在阻障层11b1、阻障层11b2和介电层d2上。譬如，如图4K所示，栅极电极11e2和12e2的制作技术可以包含对导电层e2执行该回蚀制程。
本公开的一个方面提供一种半导体元件。该半导体元件包括具有一沟槽的一基底以及该沟槽中的一栅极结构。该栅极结构包括一下栅极电极、该下栅极电极上方的一上栅极电极、以及部分设置于该下栅极电极与该上栅极电极之间的一第一介电层。
本公开的另一个方面提供一种半导体元件。该半导体元件包括具有一沟槽的一基底以及该沟槽中的一栅极结构。该栅极结构包括一下栅极电极及该下栅极电极上方的一上栅极电极。该下栅极电极及该上栅极电极经配置以接收不同的电压。
本公开的另一个方面提供一种半导体元件的制备方法。该制备方法包括在一基底中形成一沟槽，在该沟槽中设置一下栅极电极，以及在该下栅极电极上设置一第一介电层。该制备方法还包括在该第一介电层上设置一上栅极电极。
借由在上电极与基底之间形成较厚的介电层，有效电场可以减少，因此栅极诱导漏极漏电流(GIDL)可以降低。因此，可以避免不同存储器单元中字元线之间的干扰。可以延长数据保留时间，并且还可以改善半导体元件的操作可靠性。
此外，下栅极电极和上栅极电极可以接受不同的电压，这有助于减轻GIDL，同时保持良好的元件性能。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所界定的本公开的精神与范围。例如，可用不同的方法实施上述的许多过程，并且以其他过程或其组合替代上述的许多过程。
再者，本申请案的范围并不受限于说明书中所述的过程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的过程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等过程、机械、制造、物质组成物、手段、方法、或步骤是包括于本申请案的权利要求内。

Claims (20)

1.一种半导体元件，包括：
一基底，具有一沟槽；以及
一栅极结构，设置于该沟槽中，其中该栅极结构包括：
一下栅极电极；
一上栅极电极，设置于该下栅极电极上方；以及
一第一介电层，部分设置于该下栅极电极与该上栅极电极之间。
2.如权利要求1所述的半导体元件，其中该下栅极电极及该上栅极电极经配置以接收不同的电压。
3.如权利要求2所述的半导体元件，其中该下栅极电极一电压大于该上栅极电极一电压。
4.如权利要求2所述的半导体元件，其中该下栅极电极与该上栅极电极之间一电压差大于0.3伏(V)。
5.如权利要求1所述的半导体元件，更包括：
一第二介电层，部分设置于该下栅极电极与该基底之间；
其中该第一介电层借由该第二介电层与该基底间隔开；并且该第一介电层及该第二介电层包括不同密度。
6.如权利要求1所述的半导体元件，其中该第一介电层直接接触该下栅极电极及该上栅极电极。
7.如权利要求1所述的半导体元件，其中该栅极结构设置于该基底一主动区中。
8.如权利要求1所述的半导体元件，其中该栅极结构设置在该基底一隔离区中。
9.如权利要求1所述的半导体元件，更包括：
一第一阻障层，设置于该下栅极电极与该基底之间；
其中该第一阻障层与该第一介电层接触。
10.如权利要求1所述的半导体元件，更包括：
一第二阻障层，设置于该上栅极电极与该第一介电层之间。
11.一种半导体元件，包括：
一基底，具有一沟槽；以及
一栅极结构，设置于该沟槽中，其中该栅极结构包括：
一下栅极电极；以及
一上栅极电极，设置于该下栅极电极上方；
其中该下栅极电极及该上栅极电极经配置以接收不同的电压。
12.如权利要求11所述的半导体元件，其中该下栅极电极及该上栅极电极以不同的距离与基底间隔开。
13.如权利要求11所述的半导体元件，其中该下栅极电极一电压大于该上栅极电极一电压。
14.如权利要求11所述的半导体元件，其中该下栅极电极与该上栅极电极之间一电压差大于0.3伏(V)。
15.如权利要求11所述的半导体元件，更包括：
一第一介电层，部分设置于该下栅极电极与该基底之间。
16.如权利要求15所述的半导体元件，其中该第一介电层借由一第二介电层与该上栅极电极间隔开，该第一介电层及该第二介电层包括不同的密度，并且该第二介电层直接接触该下栅极电极及该上栅极电极。
17.如权利要求11所述的半导体元件，其中该栅极结构设置于该基底一主动区中。
18.如权利要求11所述的半导体元件，其中该栅极结构设置于该基底一隔离区中。
19.如权利要求11所述的半导体元件，更包括：
一第一阻障层，设置于该下栅极电极与该基底之间；以及
一第二阻障层，设置于该上栅极电极与该下栅极电极之间；
其中该第一阻障层及该第二阻障层以不同的距离与该基底间隔开。
20.一种半导体元件的制备方法，包括：
在一基底中形成一沟槽；
在该沟槽中设置一下栅极电极；
在该下栅极电极上设置一第一介电层；以及
在该第一介电层上设置一上栅极电极。
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