CN117174148B - 存储电路及数据的写入方法 - Google Patents

Abstract

本发明涉及到存储电路及数据的写入方法。写入数据的阶段，通过一第一电平的字线信号和第一位线信号选择待写的静态随机存储单元。由该第一电平的第一位线信号将控制位线电位的位线开关接通、将低侧电压通过位线而锁存进第一存储节点，由一第二电平的第二位线信号将控制位线非电位的位线非开关关闭、将高侧电压通过位线非而锁存进第二存储节点，以将预写数值替代当前数值而写入待写的静态随机存储单元。第一位线信号从该第一电平跳变至该第二电平而关闭位线开关的跳变时刻，瞬时将低于高侧电压的预置电压耦合到位线一次，防止预写数值回弹至当前数值。

Description

存储电路及数据的写入方法

技术领域

本发明主要涉及到数据存储的技术领域，确切的说，涉及到了在数据存储中可以避免数据无法写入或写入错误的存储电路及数据的写入方法。

背景技术

静态随机存储器(SRAM)作为存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于PC、个人通信、消费电子产品、智能卡、数码相机、多媒体播放器等领域。再如工业科学的很多子系统，汽车电子等都用到SRAM。现代设备中很多都嵌入了数千字节的SRAM。实际上几乎所有实现了电子用户界面的现代设备都可能用到了SRAM，如玩具、数码相机、手机、音响合成器等用到几兆字节SRAM。实时信号处理电路往往使用双口(Dual-ported)的SRAM。

和动态随机存储器DRAM(Dynamic Random Access Memory)相比较，静态随机存储器SRAM不需要刷新电路即能保存它内部存储的数据。DRAM每隔一段时间，要刷新充电一次，否则内部的数据即会消失，因此SRAM具有较高的性能，但是SRAM也有它的缺点，即它的集成度较低，功耗较DRAM大，相同容量的DRAM内存可以设计为较小的体积，但静态随机存储器SRAM却需要很大的体积。DRAM在同样面积的硅片可以做出更大容量的存储器并导致SRAM显得更贵。在实现基本存储方面的基础上，静态随机存储器要尽量压缩不必要的电路但又必须保障不能有功能缺陷。

现有技术的SRAM数据写入稳定性较差，容易在数据写入操作中出现使存储的数据跳变或者无法写入数据等情况，因此，如何提高SRAM数据写入的稳定性，成为本领域技术人员亟待解决的问题。存储电路读写功能仍然有待改善。数据写入对存储器而言并非是瞬间完成的，当单个存储单元通过字线和位线被选中之时，字线和位线上的电位变化存在着跳变时间及字线和位线上的电位保持也存在着持久时间。在数据操作时倘若将前述时间设置得较长以求得数据能够顺利写入，随之而来的疑虑是，在高速存储环境下失配的单次写操作时间或单次读操作时间会与数据通信协议产生失衡，结果是发生数据操作失败譬如单个存储单元过久的数据读写时间会与数据协议规定的速度不匹配。

发明内容

本申请涉及一种数据的写入方法，其特征在于，包括：

在对静态随机存储单元写入数据的阶段，通过第一电平的字线信号和通过第一电平的的第一位线信号选择待写的静态随机存储单元：

由该第一电平的第一位线信号将控制位线电位的位线开关接通、将低侧电压通过位线而锁存进第一存储节点，以及由一第二电平的第二位线信号将控制位线非电位的位线非开关关断、将高侧电压通过位线非而锁存进与第一存储节点互补的第二存储节点，藉此将预写数值替代之前保存的当前数值而写入待写的静态随机存储单元；

第一位线信号从该第一电平跳变至该第二电平而关断位线开关的跳变时刻，瞬时的将低于高侧电压的预置电压耦合到位线一次，防止预写数值回弹至当前数值，其中所述预置电压为一个独立的参照电压或为所述低侧电压或为一个负电压。

上述的方法，第一位线信号分成两个支路，其中一者耦合到第一或非门的一个输入端以及另一者通过延时单元和反相器后再耦合到第一或非门的另一输入端，第一或非门的输出控制第一开关的关断或接通、并在所述跳变时刻例如通过将第一开关接通从而将预置电压耦合到位线一次；

在所述预置电压与位线之间设置第一开关和一个源漏短接的第一晶体管，第一晶体管的两端对应分别连接到位线和通过第一开关连接到预置电压(如第一晶体管两端之一连到位线而余下另一端通过第一开关连接到预置电压)。

上述的方法，所述低侧电压为参考地电压、高侧电压为静态随机存储单元工作的电源电压，所述预置电压为负电压时则限制其低于参考地电压。

上述的方法，该第一电平为高电平而该第二电平为低电平，或者该第一电平为低电平而该第二电平为高电平。

上述的方法，静态随机存储单元完成数据写入后，字线信号和第一位线信均从该第一电平跳变至该第二电平，以退出对待写的静态随机存储单元的数据写操作。

上述的方法，当前数值包括数据1、预写数值包括数据0。

上述的方法，所述低侧电压为参考地电压、高侧电压为静态随机存储单元的电源电压以及所述预置电压为一个独立的参照电压或为所述低侧电压或为一个负电压。

上述的方法，在所述跳变时刻由预置电压对位线的瞬时耦合，使第一存储节点趋于接近低侧电压但还未到低侧电压的振荡、第二存储节点趋于接近高侧电压但还未到高侧电压的振荡，向着在第一与第二存储节点之间建立正反馈的趋势发展。

本申请涉及一种数据的写入方法，其特征在于，包括：

在对静态随机存储单元写入数据的阶段，通过第一电平的字线信号和通过第一电平的第二位线信号选择待写的静态随机存储单元：

由该第一电平的第二位线信号将控制位线非电位的位线非开关接通、将低侧电压通过位线非而锁存进第二存储节点，以及由第二电平的第一位线信号将控制位线电位的位线开关关断、将高侧电压通过位线而锁存进与第二存储节点互补的第一存储节点，藉此将预写数值替代之前保存的当前数值而写入待写的静态随机存储单元；

第二位线信号从该第一电平跳变至该第二电平而关断位线非开关的跳变时刻，瞬时的将低于高侧电压的预置电压耦合到位线非一次，防止预写数值回弹至当前数值，其中所述预置电压为一个独立的参照电压或为所述低侧电压或为一个负电压。

上述的方法，第二位线信号分成两个支路，其中一者耦合到第二或非门的一个输入端以及另一者通过延时单元和反相器后再耦合到第二或非门的另一输入端，第二或非门的输出控制第二开关的关断或接通、并在所述跳变时刻例如通过将第二开关接通从而将预置电压耦合到位线非一次；

在所述预置电压与位线非之间设置第二开关和一个源漏短接的第二晶体管，第二晶体管的两端对应分别连接到位线非和通过第二开关连接到预置电压(例如第二晶体管两端之一连到位线非而余下另一端通过第二开关连接到预置电压)。

上述的方法，在所述跳变时刻由预置电压对位线非的瞬时耦合，使第二存储节点趋于接近低侧电压但还未到低侧电压的振荡、第一存储节点趋于接近高侧电压但还未到高侧电压的振荡，向着在第一与第二存储节点之间建立正反馈的趋势发展。

上述的方法，该第一电平为高电平而该第二电平为低电平，或者该第一电平为低电平而该第二电平为高电平。

上述的方法，静态随机存储单元完成数据写入后，字线信号和第二位线信均从第一电平跳变至第二电平，以退出对待写的静态随机存储单元的数据写操作。

上述的方法，所述低侧电压为参考地电压、高侧电压为静态随机存储单元的电源电压以及所述预置电压为一个独立的参照电压或为所述低侧电压或为一个负电压。

上述的方法，当前数值包括数据0、预写数值包括数据1。

本申请涉及一种存储电路，其特征在于，包括：

共用位线及位线非的多个静态随机存储单元，由第一位线信号控制位线开关的关断或接通以调节位线电位，由第二位线信号控制位线非开关的关断或接通以调节位线非的电位，由与任一静态随机存储单元匹配的字线信号来选中该任一静态随机存储单元；

第一位线信号分成两个支路，一者耦合到第一或非门的一个输入端，另一者通过延时单元和反相器后再耦合到第一或非门的另一输入端，第一或非门的输出控制第一开关的关断或接通，在第一位线信号从该第一电平跳变至该第二电平而关断位线开关的时刻将预置电压耦合到位线一次(将第一开关接通而将预置电压耦合到位线一次)，防止写入静态随机存储单元的预写数值回弹至当前数值；

在预置电压与位线之间设置第一开关和一个源漏短接的第一晶体管，第一晶体管的两端对应分别连接到位线和通过第一开关连接到预置电压；和/或

第二位线信号分成两个支路，一者耦合到第二或非门的一个输入端，另一者通过延时单元和反相器后再耦合到第二或非门的另一输入端，第二或非门的输出控制第二开关的关断或接通、在第二位线信号从该第一电平跳变至该第二电平而关断位线非开关的时刻将预置电压耦合到位线非一次(将第二开关接通而将预置电压耦合到位线非一次)，防止写入静态随机存储单元的预写数值回弹至当前数值；

在预置电压与位线非之间设置第二开关和一个源漏短接的第二晶体管，第二晶体管的两端对应分别连接到位线非和通过第二开关连接到预置电压。

本申请涉及一种数据的写入方法，其特征在于，包括：

在对静态随机存储单元写入数据的阶段，通过一第一电平的字线信号和第一位线信号选择待写的静态随机存储单元：

由该第一电平的第一位线信号将控制位线电位的位线开关接通、将低侧电压通过位线而锁存进第一存储节点，以及由一第二电平的第二位线信号将控制位线非电位的位线非开关关断、将高侧电压通过位线非而锁存进与第一存储节点互补的第二存储节点，藉此将预写数值替代之前保存的当前数值而写入待写的静态随机存储单元；

第一位线信号从该第一电平跳变至该第二电平而关断位线开关的跳变时刻，瞬时的将低于高侧电压的预置电压耦合到位线一次，防止预写数值回弹至当前数值；

在所述预置电压与位线之间设置一个开关和一个源漏短接的晶体管，晶体管的两端对应分别连接到位线和通过所述开关连接到预置电压；

第一位线信号分成两个支路，其中一者耦合到一个或非门的一个输入端，另一者通过延时单元和反相器后再耦合到或非门的另一输入端，或非门的输出控制所述开关的关断或接通、并在所述跳变时刻通过将所述开关接通而将预置电压耦合到位线一次。

本申请涉及一种数据的写入方法，其特征在于，包括：

在对静态随机存储单元写入数据的阶段，通过第一电平的字线信号和第二位线信号选择待写的静态随机存储单元：

由该第一电平的第二位线信号将控制位线非电位的位线非开关接通、将低侧电压通过位线非而锁存进第二存储节点，以及由第二电平的第一位线信号将控制位线电位的位线开关关断、将高侧电压通过位线而锁存进与第二存储节点互补的第一存储节点，藉此将预写数值替代之前保存的当前数值而写入待写的静态随机存储单元；

第二位线信号从该第一电平跳变至该第二电平而关断位线非开关的跳变时刻，瞬时的将低于高侧电压的预置电压耦合到位线非一次，防止预写数值回弹至当前数值；

在所述预置电压与位线非之间设置一个开关和一个源漏短接的晶体管，晶体管的两端对应分别连接到位线非和通过所述开关连接到预置电压；

第二位线信号分成两个支路，其中一者耦合到一个或非门的一个输入端，另一者通过延时单元和反相器后再耦合到或非门的另一输入端，或非门的输出控制所述开关的关断或接通、并在所述跳变时刻通过将所述开关接通而将预置电压耦合到位线非一次。

本申请技术方案解决了SRAM数据写入稳定性较差、容易在数据写入操作中出现存储数据跳变或无法写入数据等问题。考量每比特数据写入操作需要时间：单个存储单元通过字线和位线被选中之时，字线和位线上的电位变化存在着跳变时间及字线和位线上的电位保持也存在着延续时间。本申请在数据操作期间，无需过长的跳变时间和延续时间即可将数据顺利写入，字线和位线的电位变化满足高速通信的数据操作时限，数据操作的成功率得以保障并且数据写入操作可与通信协议规定的数据操作速度相匹配。

附图说明

为使上文目的和特征及优点能够更加通俗易懂，后文结合附图对具体实施方式做详细的阐释，阅读以下说明并参照以下附图之后，本申请的特征和优势将显而易见。

图1是当前通用的静态随机存储器的大体电路结构示意图。

图2是当前通用的静态随机存储器构成存储阵列的示意图。

图3是以单独的一列存储单元及设计的数据勘误方案为例。

图4是从单独的一列存储单元选字线并拉低位线中的一者。

图5是从单独的一列存储单元选中字线并从一值跳变零值。

图6是从单独的一列存储单元选字线并拉低位线中另一者。

图7是从单独的一列存储单元选中字线并从零值跳变一值。

图8是静态随机存储器阵列中的存储单元写零或一的范例。

具体实施方式

下面将结合各具体的实施例，对本申请披露的技术方案进行清楚完整的阐述，但所描述的实施例仅是本申请用作叙述说明所用的实施例而非全部的实施例，在基于该等实施例的基础之上，本领域的技术人员应该认识到，在没有做出创造性劳动的前提下所获得的任何方案都属于本申请的保护范围。

参见图1，现有技术的静态随机存储器SRAM单元通常为6T结构，静态随机存储器这里所谓的T是指晶体管(Transistor)的缩写。常见6T结构的SRAM单元通常包括了存储单元和一些读写单元，图中并没有完全给出。存储单元包括串联在VCC电源电压和参考电压VSS之间的T1和T3、串联在VCC和VSS之间的T2和T4。其中存储单元的存储节点N1耦合到T2和T4两者的栅极、存储节点N2耦合到T1和T3两者的栅极以及存储节点N1和N2分别由于存储1信号或0信号。

参见图1，晶体管T5和T6的栅极耦合到字线W，如果字线W被选中则可以将这对晶体管T5和T6接通，晶体管T5和T6又称开关管或传输晶体管或存取管，存取管接通后可以依据字线B1或B2的电位情况而对存储节点N1和N2进行写入操作，存取管接通后可以依据存储节点N1和N2的信号情况而对存储单进行读取操作。

参见图1，存储节点N1和N2互补，如它们的逻辑态相反。晶体管T1和T3两者互连于存储节点N1、晶体管T2和T4两者互连于存储节点N2。

参见图1，晶体管T5的一端与存储单元的存储节点N1相连而晶体管T5另一端则与位线B1相连，用于对存储单元进行读写操作。

参见图1，晶体管T6的一端与存储单元的存储节点N2相连而晶体管T6另一端则与位线B2相连，用于对存储单元进行读写操作。

参见图1，其中T3、T4、T5、T6四者为NMOS，T1、T2为PMOS。

参见图1，其中T1和T3、T2和T4两两构成一个反相器，可以将信号反转后作为输入到另一反相器中。例如第一个反相器(T1和T3)可以将信号1或0反转之后再作为输入给第二反相器中(T2和T4)。这两个反相器通过输入输出接入，共同构成一个锁存器来存储需要的信息。参考电压VSS可称参考地电压。

参见图1，不管是何种SRAM或者是图示SRAM的变形形式，其基本的原理基本都是通过两个首尾相接的反相器来锁存数据的，其中两个反相器大致形成正反馈，使存储单元电路总是趋于恢复到期望的稳定状态。

参见图1，在功能上前述晶体管T5和T6实现存取，用来读取或者写入数据。例如假设通过字线(W)控制存取管的开启，从而将存储数据从位线(B1和B2)传送至外围的读取电路等。反相器和存取电路组成了一个SRAM单元(SRAM Cell)。

参见图1，本申请的存储单元与传统存储单元存在着不同，结合图3，但是也存在着前文描述的共同部分，本申请所言的存储单元或存储电路可称为T-UNIT，它用来表征静态随机存储电路或静态随机存储单元等。

参见图1，半导体的关键技术节点一直都遵循着逐步缩小的发展态势，如从早期百纳米级发展到数十纳米，直至今日的十余纳米甚至数个纳米。当晶体管的关键技术节点发展到十余纳米级甚至数个纳米级的阶段，晶体管天然存在的制备工艺误差和随着工艺节点而逐步降低的工作电压，都使存储电路T-UNIT数据写入操作变得极为棘手。这种数据操作的困难在下文中将一一详细阐述。

参见图2，在由诸多存储电路个体集成而形成的存储阵列中，展示了不同的存储电路存储了不同的数据或信息，字线W0-WN和位线B1-B6的选中，可以对被选中的存储电路进行数据写入操作或者数据读取操作。

参见图2，假设选中字线WK和选中位线B1-B2，那么在整个存储阵列中单独选择的存储电路的位置就确定了，其存储的逻辑数据是1，记作LOGIC_1。下文的实施例将解释如何将逻辑数据1跳变成0，跳变结果记作LOGIC_0。

参见图2，再如选中字线WN和选中位线B3-B4，那么在整个存储阵列中单独选择的存储电路的位置就确定了，其存储的逻辑数据是0，记作LOGIC_0。下文的实施例将解释如何将逻辑数据0跳变成1，跳变结果记作LOGIC_1。

参见图1，关于逻辑数据是1(LOGIC_1)的相关解释：存储节点N1电压为高例如其电压电位等于或者接近于供电电源电压或工作电压VCC，存储节点N2电压为低例如其电压电位等于或者接近于地电压或参考电压VSS，静态随机存储器6T单元中此时所存储的值或数据为逻辑1。存储节点N1-N2的状态为DATA[1:0]。

参见图1，关于逻辑数据是0(LOGIC_0)的相关解释：存储节点N2电压为高例如其电压电位等于或者接近于供电电源电压或工作电压VCC，存储节点N1电压为低例如其电压电位等于或者接近于地电压或参考电压VSS，静态随机存储器6T单元中此时所存储的值或数据为逻辑0。存储节点N1-N2的状态为DATA[0:1]。

参见图1，在传统方案中，如果写入数据0，当前数值是1，在这种数据写入阶段意味着存储节点N1-N2的状态从DATA[1:0]变动到DATA[0:1]。

参见图1，两个位线B1和B2中，B1是位线而B2可称位线反或位线非。如果它们不被下拉到VSS则可以默认将VCC加挂或加载到两个位线上。但是如果VSS加挂或加载到任一位线，那么该任一位线上的VCC同时被移去。

参见图1，从DATA[1:0]变动到DATA[0:1]的具体操作：首先，将字线W充电为高电压例如通常等于电源电压或工作电压VCC，此时晶体管T5和T6接通。

参见图1，从DATA[1:0]变动到DATA[0:1]的具体操作：其次，将位线B1的电压由电源电压VCC下拉为地电压VSS,而位线反B2的电压维持为电源电压VCC，注意此时由于晶体管T5是接通的，存储节点N1趋于被位线B1拉低到地电压VSS。

参见图1，从DATA[1:0]变动到DATA[0:1]的具体操作：再者，存储节点N1会被与其连通的位线B1下拉到一个较低的电压如接近VSS，存储节点N1的电压降低后会又会带动存储节点N2的电压的上升，注意存储节点N2的电压的上升还会进一步的促进存储节点N1的电压的下降，所以会在存储节点N1-N2之间建立一个正反馈。

参见图1，从DATA[1:0]变动到DATA[0:1]的具体操作：最后，前述这样一个正反馈过程会一直将存储节点N1的电压下拉为地电压VSS、和将存储节点N2电压上拉为电源电压VCC。这样便实现了6T单元中存储的逻辑状态从1到0的转变。存在的疑虑是随着工艺节点的减小，PMOS晶体管T1-T2和NMOS晶体管T3-T6的驱动能力在关键尺寸的缩减过程中并不是按照同等比例变化的。譬如在N1被B1拉低的阶段N2的低电压情况也可能会接通驱动能力不稳定的PMOS晶体管T1，存储节点N1的电压就在状态不定的态势下出现各种随机结果。因为VCC通过PMOS晶体管T1可向N1充电，尽管存取管此时也试图将位线B1电压耦合到存储节点N1。在不确定状态下，其随机结果可能是存储电路完成了从DATA[1:0]到DATA[0:1]的变化。在不确定状态下，其随机结果可能是存储电路完成了从DATA[1:0]到DATA[1:0]的变化，例如存储节点N1的电压在稍许拉低之后又回弹至了最初的高电压、存储节点N2回弹至了最初的低电压。

参见图1，如果没有意外，从DATA[1:0]到DATA[0:1]的变化，写入0。如果发生了意外，从DATA[1:0]到DATA[0:1]的变化不确定，是否写入0不确定，而这正是存储电路无法写入正确数据或者写入错误数据的来源之一。

参见图1，在传统方案中，如果写入数据1，当前数值是0，在这种数据写入阶段意味着存储节点N1-N2的状态从DATA[0:1]变动到DATA[1:0]。

参见图1，从DATA[0:1]变动到DATA[1:0]的具体操作：首先，将字线W充电为高电压例如通常等于电源电压或工作电压VCC，此时晶体管T5和T6接通。

参见图1，从DATA[0:1]变动到DATA[1:0]的具体操作：其次，位线反B2的电压由电源电压VCC下拉为地电压VSS,而位线B1的电压维持为电源电压VCC，注意此时由于晶体管T6是接通的，存储节点N2趋于被位线B2拉低到地电压VSS。

参见图1，从DATA[0:1]变动到DATA[1:0]的具体操作：再者，存储节点N2会被与其连通的位线B2下拉到一个较低的电压如接近VSS，存储节点N2的电压降低后会又会带动存储节点N1的电压的上升，注意存储节点N1的电压的上升还会进一步的促进存储节点N2的电压的下降，所以会在存储节点N1-N2之间建立一个正反馈。

参见图1，从DATA[0:1]变动到DATA[1:0]的具体操作：最后，前述这样一个正反馈过程会一直将存储节点N2的电压下拉为地电压VSS、和将存储节点N1电压上拉为电源电压VCC。这样便实现了6T单元中存储的逻辑状态从0到1的转变。存在的疑虑是随着工艺节点的减小，PMOS晶体管T1-T2和NMOS晶体管T3-T6的驱动能力在关键尺寸的缩减过程中并不是按照同等比例变化的。譬如在N2被B2拉低的阶段N1的低电压情况也可能会接通驱动能力不稳定的PMOS晶体管T2，存储节点N2的电压就在状态不定的态势下出现各种随机结果。因为VCC通过PMOS晶体管T2可向N2充电，尽管存取管此时也试图将位线B2电压耦合到存储节点N2。在不确定状态下，其随机结果可能是存储电路完成了从DATA[0:1]到DATA[1:0]的变化。在不确定状态下，其随机结果可能是存储电路完成了从DATA[0:1]到DATA[0:1]的变化，例如存储节点N2的电压在稍许拉低之后又回弹至了最初的高电压、存储节点N1回弹至了最初的低电压。

参见图1，如果没有意外，从DATA[0:1]到DATA[1:0]的变化，写入1。如果发生了意外，从DATA[0:1]到DATA[1:0]的变化不确定，是否写入1不确定，而这正是存储电路无法写入正确数据或者写入错误数据的来源之一。

参见图3，作为避免存储电路无法写入正确数据或写入错误数据的方案，如图所示针对位线B1设置了延迟单元D1和反相器I1及或非门NR1。其中晶体管TB1主要用于操控位线B1的电位情况、晶体管TA1通过源漏短接的晶体管TC1耦合到位线B1。用于操控位线B1的位线控制信号CTL_B1可控制晶体管TB1的关断或导通情况。

参见图3，控制信号CTL_B1两路分叉信号之一通过延迟单元D1和反相器I1耦合到或非门NR1的一个输入端。与此同时，控制信号CTL_B1两路分叉信号的另一者耦合到或非门NR1的另一输入端。或非门NR1的输出控制晶体管TA1的关断或导通。

参见图3，晶体管TA1在导通时将一个参照电位VEE通过图示的晶体管TC1而耦合到位线B1上，并瞬时拉低一次位线B1。参照电位VEE可以是VSS或者比VSS略高的电压或略低的电压、也可以是负电压。但VEE至少应当比VCC低一些。

参见图3，作为避免存储电路无法写入正确数据或写入错误数据的方案，如图所示针对位线B2设置了延迟单元D2和反相器I2及或非门NR2。其中晶体管TB2主要用于操控位线B2的电位情况、晶体管TA2通过源漏短接的晶体管TC2耦合到位线B2。用于操控位线B2的位线控制信号CTL_B2可控制晶体管TB2的关断或导通情况。

参见图3，控制信号CTL_B2两路分叉信号之一通过延迟单元D2和反相器I2耦合到或非门NR2的一个输入端。与此同时，控制信号CTL_B2两路分叉信号的另一者耦合到或非门NR2的另一输入端。或非门NR2的输出控制晶体管TA2的关断或导通。

参见图3，晶体管TA2在导通时将一个参照电位VEE通过图示的晶体管TC2而耦合到位线B2上，并瞬时拉低一次位线B2。参照电位VEE可以是VSS或者比VSS略高的电压或略低的电压、也可以是负电压。但VEE至少应当比VCC低一些。

参见图4，以字线W0为例，字线W0施加高电平以接通晶体管T5-T6，注意没有挂载在字线W0上的其他晶体管T5-T6没有被接通，例如字线WN并没有施加高电平则挂载在字线WN上的其他晶体管T5-T6没有被接通。可将字线W0充电为高电压例如通常等于电源电压或工作电压VCC。此时是试图写入逻辑数据0(LOGIC_0)。

参见图4，以位线B1为例，控制信号CTL_B1从低电平跳变到高电平从而可以接通晶体管TB1并将位线B1的电压由电源电压VCC下拉为地电压VSS。应当注意此时的控制信号CTL_B2仍然为低电平，所以位线反B2的电压维持为电源电压VCC。此时由于晶体管T5是接通的，存储节点N1趋于被位线B1拉低到地电压VSS如虚线。通常情况下字线W0的高电平会尽快释放而切换到低电平。

参见图4，以位线B1为例，晶体管TB1接通而晶体管TB2关断，存储节点N1会被与其连通的位线B1下拉到一个较低的电压如接近VSS，存储节点N1的电压降低后会又会带动存储节点N2的电压的上升，注意存储节点N2的电压的上升还会进一步的促进存储节点N1的电压的下降，所以会在存储节点N1-N2之间建立一个正反馈。

参见图5，以位线B1为例，控制信号CTL_B1从低电平跳变到高电平并略微延迟高电平直至将位线B1下拉到一个较低的电压如接近VSS。控制信号CTL_B1并不能持续长久维持高电平以及字线W0亦不能持续长久维持高电平，否则会与数据通信协议要求的数据写入或读取速度失衡，再者PMOS晶体管和NMOS晶体管的驱动能力并不相同以及在关键尺寸的缩减过程中并不是按照同等比例变化的。所以问题是：存储节点N1的电压在被接通的晶体管TB1和位线B1稍许拉低之后，控制信号CTL_B1从高电平跳变到低电平时存储节点N1的电压回弹至了最初的高电压。相同的道理，存储节点N1-N2之间所存在的正反馈会导致存储节点N2回弹至了最初的低电压。数据写入失败。

参见图5，采用晶体管TA1，控制信号CTL_B1从低电平跳变到高电平并略微延迟高电平直至将位线B1下拉到一个较低的电压如接近VSS。本申请中，无论数据通信协议要求控制信号CTL_B1的高电平有多短暂，控制信号CTL_B1从高电平跳变到低电平时会随之瞬时接通一次晶体管TA1，此时晶体管TB1是关断的，接通的晶体管TA1会将图示的参照电压VEE耦合到位线B1，防止存储节点N1的电压反弹、以及防止此反弹所导致的存储节点N1-N2之间的正反馈所引起的存储节点N1/N2自振荡回最初电压。从而顺利将当前的数值1替换成新写入的数据0。从DATA[1:0]变到DATA[0:1]。瞬时接通一次晶体管意味着晶体管被单次瞬时接通后会马上回归其关断的常态。

参见图6，以字线W0为例，字线W0施加高电平以接通晶体管T5-T6，注意没有挂载在字线W0上的其他晶体管T5-T6没有被接通，例如字线WN并没有施加高电平则挂载在字线WN上的其他晶体管T5-T6没有被接通。可将字线W0充电为高电压例如通常等于电源电压或工作电压VCC。此时是试图写入逻辑数据1(LOGIC_1)。

参见图6，以位线B2为例，控制信号CTL_B2从低电平跳变到高电平从而可以接通晶体管TB2并将位线B2的电压由电源电压VCC下拉为地电压VSS。应当注意此时的控制信号CTL_B1仍然为低电平，所以位线反B1的电压维持为电源电压VCC。此时由于晶体管T6是接通的，存储节点N2趋于被位线B2拉低到地电压VSS如虚线。通常情况下字线W0的高电平会尽快释放而切换到低电平。

参见图6，以位线B2为例，晶体管TB2接通而晶体管TB1关断，存储节点N2会被与其连通的位线B2下拉到一个较低的电压如接近VSS，存储节点N2的电压降低后会又会带动存储节点N1的电压的上升，注意存储节点N1的电压的上升还会进一步的促进存储节点N2的电压的下降，所以会在存储节点N1-N2之间建立一个正反馈。

参见图7，以位线B2为例，控制信号CTL_B2从低电平跳变到高电平并略微延迟高电平直至将位线B2下拉到一个较低的电压如接近VSS。控制信号CTL_B2并不能持续长久维持高电平以及字线W0亦不能持续长久维持高电平，否则会与数据通信协议要求的数据写入或读取速度失衡，再者PMOS晶体管和NMOS晶体管的驱动能力并不相同以及在关键尺寸的缩减过程中并不是按照同等比例变化的。所以问题是：存储节点N2的电压在被接通的晶体管TB2和位线B2稍许拉低之后，控制信号CTL_B2从高电平跳变到低电平时存储节点N2的电压回弹至了最初的高电压。相同的道理，存储节点N1-N2之间所存在的正反馈会导致存储节点N1回弹至了最初的低电压。数据写入失败。

参见图7，采用晶体管TA2，控制信号CTL_B2从低电平跳变到高电平并略微延迟高电平直至将位线B2下拉到一个较低的电压如接近VSS。本申请中，无论数据通信协议要求控制信号CTL_B2的高电平有多短暂，控制信号CTL_B2从高电平跳变到低电平时会随之瞬时接通一次晶体管TA2，此时晶体管TB2是关断的，接通的晶体管TA2会将图示的参照电压VEE耦合到位线B2，防止存储节点N2的电压反弹、以及防止此反弹所导致的存储节点N1-N2之间的正反馈所引起的存储节点N1/N2自振荡回最初电压。从而顺利将当前的数值0替换成新写入的数据1。从DATA[0:1]变到DATA[1:0]。瞬时接通一次晶体管意味着晶体管被单次瞬时接通后会马上回归其关断的常态。

参见图8，在由诸多存储电路个体集成而形成的存储阵列中，展示了不同的存储电路存储了不同的数据或信息，字线W0-WN和位线B1-B2的选中，可以对被选中的存储电路进行数据写入操作或者数据读取操作，可对比图2。

参见图8，假设选中字线WK和选中位线B1-B2，那么在整个存储阵列中单独选择的存储电路的位置就确定了，其存储的逻辑数据是0，记作LOGIC_0。前文的实施例已解释如何将逻辑数据1跳变成0，跳变结果记作LOGIC_0，可对比图2。

参见图8，再如选中字线WN和选中位线B3-B4，那么在整个存储阵列中单独选择的存储电路的位置就确定了，其存储的逻辑数据是1，记作LOGIC_1。前文的实施例已解释如何将逻辑数据0跳变成1，跳变结果记作LOGIC_1，可对比图2。

参见图5，在本申请文中，如果写入数据0，当前数值是1，在这种数据写入阶段意味着存储节点N1-N2的状态从DATA[1:0]变动到DATA[0:1]。

参见图5，从DATA[1:0]变动到DATA[0:1]的具体操作：首先，将字线W0充电为高电压例如通常等于电源电压或工作电压VCC，此时晶体管T5和T6接通。

参见图5，从DATA[1:0]变动到DATA[0:1]的具体操作：其次，将位线B1的电压由电源电压VCC下拉为地电压VSS,而位线反B2的电压维持为电源电压VCC。注意此时因晶体管T5是接通的。控制信号CTL_B1驱动晶体管TB1导通且存储节点N1趋于被下拉的位线B1拉低到地电压VSS。控制信号CTL_B1随后跳变到低电位。

参见图5，从DATA[1:0]变动到DATA[0:1]的具体操作：再者，存储节点N1会被与其连通的位线B1下拉到一个较低的电压如接近VSS，存储节点N1的电压降低后会又会带动存储节点N2的电压的上升，注意存储节点N2的电压的上升还会进一步的促进存储节点N1的电压的下降，所以会在存储节点N1-N2之间建立一个正反馈。

参见图5，从DATA[1:0]变动到DATA[0:1]的具体操作：最后，前述这样一个正反馈过程会一直将存储节点N1的电压下拉为地电压VSS、和将存储节点N2电压上拉为电源电压VCC。这样便实现了6T单元中存储的逻辑状态从1到0的转变。存在的疑虑是随着工艺节点的减小，PMOS晶体管T1-T2和NMOS晶体管T3-T6的驱动能力在关键尺寸的缩减过程中并不是按照同等比例变化的。譬如在N1被B1拉低的阶段N2的低电压情况也可能会接通驱动能力不稳定的PMOS晶体管T1，存储节点N1的电压就在状态不定的态势下出现各种随机结果。控制信号CTL_B1随后跳变到低电位关断TB1后，从高电平跳变到低电平时会随之瞬时接通一次晶体管TA1，此时晶体管TB1是关断的，接通的晶体管TA1会将图示的参照电压VEE耦合到位线B1，防止存储节点N1的电压反弹、以及防止此反弹所导致的存储节点N1-N2之间的正反馈所引起的存储节点N1/N2自振荡回最初电压。从而顺利将当前数值是1替换成新写入的数据0。

参见图7，在本申请文中，如果写入数据1，当前数值是0，在这种数据写入阶段意味着存储节点N1-N2的状态从DATA[0:1]变动到DATA[1:0]。

参见图7，从DATA[0:1]变动到DATA[1:0]的具体操作：首先，将字线W充电为高电压例如通常等于电源电压或工作电压VCC，此时晶体管T5和T6接通。

参见图7，从DATA[0:1]变动到DATA[1:0]的具体操作：其次，位线反B2的电压由电源电压VCC下拉为地电压VSS,而位线B1的电压维持为电源电压VCC。注意此时因晶体管T6是接通的。控制信号CTL_B2驱动晶体管TB2导通且存储节点N2趋于被下拉的位线B2拉低到地电压VSS。控制信号CTL_B2随后跳变到低电位。

参见图7，从DATA[0:1]变动到DATA[1:0]的具体操作：再者，存储节点N2会被与其连通的位线B2下拉到一个较低的电压如接近VSS，存储节点N2的电压降低后会又会带动存储节点N1的电压的上升，注意存储节点N1的电压的上升还会进一步的促进存储节点N2的电压的下降，所以会在存储节点N1-N2之间建立一个正反馈。

参见图7，从DATA[0:1]变动到DATA[1:0]的具体操作：最后，前述这样一个正反馈过程会一直将存储节点N2的电压下拉为地电压VSS、和将存储节点N1电压上拉为电源电压VCC。这样便实现了6T单元中存储的逻辑状态从0到1的转变。存在的疑虑是随着工艺节点的减小，PMOS晶体管T1-T2和NMOS晶体管T3-T6的驱动能力在关键尺寸的缩减过程中并不是按照同等比例变化的。譬如在N2被B2拉低的阶段N1的低电压情况也可能会接通驱动能力不稳定的PMOS晶体管T2，存储节点N2的电压就在状态不定的态势下出现各种随机结果。控制信号CTL_B2随后跳变到低电位关断TB2后，从高电平跳变到低电平时会随之瞬时接通一次晶体管TA2，此时晶体管TB2是关断的，接通的晶体管TA2会将图示的参照电压VEE耦合到位线B2，防止存储节点N2的电压反弹、以及防止此反弹所导致的存储节点N1-N2之间的正反馈所引起的存储节点N1/N2自振荡回最初电压。从而顺利将当前数值是0替换成新写入的数据1。

参见图4，在可选的实施例中，控制信号CTL_B1在通过前次信号的逻辑态电平跳变而写完上一数据或前一比特位之后，随之需要再写下一数据或后一比特位，也即必然存在着后次信号的逻辑态电平跳变事件。在数据存储的通信协议中例如SRAM应用的缓存结构领域通常所用的总线协议规定的数据读写速率极高，控制信号CTL_B1前后两次电平跳变事件之间的时间随着通信协议的速度提高而随之变短。所以本文首要的设计技巧是不能影响控制信号CTL_B1和CTL_B2正常的电平操作，图6亦如此。基于通信协议限制也意味着晶体管TA1和TB1的接通和关断时机点需要针对性的选择，如它们的开关动作不允许影响位线B1和位线反B2在数据读写期间的电压和电流正常变化、而是协助正常数据顺利的写入，这也正是本申请较之传统技术最为突出的优势之一。如若不然会起到影响正常数据写入的负面影响：B1和B2之电压和电流的非期望变化是主因。

参见图4，在可选的实施例中，披露一种数据的写入方法：在对静态随机存储单元写入数据的阶段，通过该第一电平如高电平的字线信号(如字线W0)和通过该第一电平如高电平的第一位线信号(如控制信号CTL_B1)选择待写的静态随机存储单元，此时待写的静态随机存储单元是与字线W0相匹配的一个存储电路T-UNIT。静态随机存储单元写入数据的阶段，如果该第一电平如高电平的字线信号(如字线WN)和通过该第一电平如高电平的第一位线信号(如控制信号CTL_B1)选择待写的静态随机存储单元，此时待写的静态随机存储单元是与字线WN相匹配的一个存储电路T-UNIT。

参见图5，由该第一电平如高电平的第一位线信号(如控制信号CTL_B1)可以将控制位线B1的电位的位线开关(如晶体管TB1)接通、将低侧电压如VSS通过位线而锁存进第一存储节点N1，由该第二电平的第二位线信号(如控制信号CTL_B2)可将控制位线非B2电位的位线非开关(如晶体管TB2)关断、将高侧电压如VCC通过位线非而锁存进与第一存储节点N1互补的第二存储节点N2，藉此将预写数值如0替代之前保存的当前数值如1而写入待写的静态随机存储单元。例如写入DATA[0:1]。此时存储的逻辑数据是0，记作LOGIC_0。

参见图5，在可选的实施例中，第一位线信号(如控制信号CTL_B1)从该第一电平跳变至该第二电平而关断位线开关(如晶体管TB1)的跳变时刻，瞬时的将低于高侧电压如VCC的预置电压如VEE耦合到位线B1一次，防止第一位线信号的逻辑态跳变而写入静态随机存储单元的预写数值回弹至当前数值。

参见图5，在可选的实施例中，该第一电平可为高电平而该第二电平可为低电平或者是该第一电平可为低电平而该第二电平可为高电平。

参见图5，在可选的实施例中，静态随机存储单元T-UNIT完成数据写入之后再将字线信号(如字线W0)和第一位线信(如控制信号CTL_B1)均从该第一电平跳变至该第二电平，以退出对待写的静态随机存储单元T-UNIT的数据写操作。

参见图5，在可选的实施例中，低侧电压例如使用参考地电压VSS、高侧电压例如使用静态随机存储单元的工作电压或电源电压VCC，预置电压如VEE为一个独立的参照电压或为低侧电压VSS或为一个负电压值。

参见图5，在可选的实施例中，第一存储节点N1和第二存储节点N2保存的当前数值包括数据1(如DATA[1:0])、写入的预写数值包括数据0(如DATA[0:1])。

参见图5，在可选的实施例中，第一位线信号(如控制信号CTL_B1)分成两个支路而且两个支路中的一者耦合到一个或非门(Nor Gate)NR1的一个输入端，另一者通过延时单元D1和反相器I1后再耦合到或非门NR1的另一输入端，或非门NR1的输出用于控制一个开关(如晶体管TA1，可称第一开关)的关断或接通、在跳变时刻(第一位线信号从该第一电平跳变至该第二电平而关断位线开关TB1的跳变时刻)可将预置电压耦合到位线B1一次。每写一比特位数据预置电压如VEE就被耦合到B1一次。预置电压耦合到位线B1例如可通过将开关(如晶体管TA1)接通而将VEE耦合到B1。

参见图5，在预置电压如VEE与位线B1之间设置开关(如晶体管TA1)和一个源漏短接的晶体管TC1。晶体管TC1的两端对应分别连接到位线B1和通过开关如TA1连接到预置电压如VEE。晶体管TC1的两端分别是栅极端、源漏短接端。晶体管TC1的两端可以在图5的实施例中进行对调，栅极端与源漏短接端的位置对调。晶体管TC1的两端之一连到位线B1而余下另一端通过第一开关TA1连接到预置电压。

参见图5，在可选的实施例中，跳变时刻(第一位线信号从该第一电平跳变至该第二电平而关断位线开关TB1的时刻)由预置电压VEE对位线B1的瞬时耦合，使第一存储节点N1趋于接近低侧电压VSS但还未到低侧电压VSS的振荡、第二存储节点N2趋于接近高侧电压VCC但还未到高侧电压VCC的振荡，向着在第一存储节点与第二存储节点之间建立正反馈的振荡趋势发展。而不是打破N1和N2之间正反馈的平衡而使第一存储节点N1振荡到高侧电压VCC或第二存储节点N2振荡到低侧电压VSS。不使第一存储节点N1在低侧电压VSS和高侧电压VCC之间持续性的反复振荡、同时亦不使第二存储节点N2在低侧电压VSS和高侧电压VCC之间持续性的反复振荡。

参见图4，在可选的实施例中，披露一种数据的写入方法：在对静态随机存储单元写入数据的阶段，通过该第一电平如高电平的字线信号(如字线W0)和通过该第一电平如高电平的第二位线信号(如控制信号CTL_B2)选择待写的静态随机存储单元，此时待写的静态随机存储单元是与字线W0相匹配的一个存储电路T-UNIT。静态随机存储单元写入数据的阶段，通过该第一电平如高电平的字线信号(如字线WK)和通过该第一电平如高电平的第二位线信号(如控制信号CTL_B2)选择待写的静态随机存储单元，此时待写的静态随机存储单元是与字线WK相匹配的一个存储电路T-UNIT。

参见图7，由该第一电平如高电平的第二位线信号(如控制信号CTL_B2)可将控制位线非B2电位的位线非开关(如晶体管TB2)接通、将低侧电压VSS通过位线非而锁存进第二存储节点N2，由该第二电平的第一位线信号(如控制信号CTL_B1)可以将控制位线B1的电位的位线开关(如晶体管TB1)关断、将高侧电压如VCC通过位线进而锁存进与第二存储节点N2互补的第一存储节点N1，藉此将预写数值如1替代之前保存的当前数值如0而写入待写的静态随机存储单元。例如写入DATA[1:0]。此时存储的逻辑数据是1，记作LOGIC_1。

参见图7，在可选的实施例中，第二位线信号(如控制信号CTL_B2)从该第一电平翻至该第二电平而关断位线非开关(如晶体管TB2)的跳变时刻，瞬时的将低于高侧电压如VCC的预置电压VEE耦合到位线非B2一次，防预写数值回弹至当前数值。

参见图7，在可选的实施例中，该第一电平可为高电平而该第二电平可为低电平或者是该第一电平可为低电平而该第二电平可为高电平。

参见图7，在可选的实施例中，静态随机存储单元T-UNIT完成数据写入之后再将字线信号(如字线W0)和第二位线信(如控制信号CTL_B2)均从该第一电平跳变至该第二电平，以退出对待写的静态随机存储单元T-UNIT的数据写操作。

参见图7，在可选的实施例中，第一存储节点N1和第二存储节点N2保存的当前数值包括数据0(如DATA[0:1])、写入的预写数值包括数据1(如DATA[1:0])。

参见图7，在可选的实施例中，第二位线信号(如控制信号CTL_B2)分成两个支路而且两个支路中的一者耦合到一个或非门(Nor Gate)NR2的一个输入端，另一者通过延时单元D2和反相器I2后再耦合到或非门NR2的另一输入端，或非门NR2的输出用于控制一个开关(如晶体管TA2，可称第二开关)的关断或接通、在跳变时刻(第二位线信号从该第一电平跳变至该第二电平而关断位线非开关TB2的跳变时刻)将预置电压耦合到位线非B2一次。每写一比特位数据预置电压VEE就被耦合到B2一次。预置电压耦合到位线非B2例如可通过将开关(如晶体管TA2)接通而将VEE耦合到B2。

参见图7，预置电压如VEE与位线非B2之间设置开关(如晶体管TA2)和一个源漏短接的晶体管TC2。晶体管TC2两端对应分别连接到位线非B2和通过开关如TA2连接到预置电压如VEE。晶体管TC2的两端分别是栅极端、源漏短接端。晶体管TC2的两端可以在图7的实施例中进行对调，栅极端与源漏短接端的位置对调。晶体管TC2的两端之一连到位线非B2而余下另一端通过第二开关TA2连接到预置电压。

参见图7，在可选的实施例中，跳变时刻(第二位线信号从该第一电平翻至该第二电平而关断位线非开关TB2的时刻)由预置电压VEE对位线非B2的瞬时耦合，使第二存储节点N2趋于接近低侧电压VSS但未到低侧电压VSS的振荡、第一存储节点N1趋于接近高侧电压VCC但还未到高侧电压VCC的振荡，向着在第一存储节点与第二存储节点之间建立正反馈的振荡趋势发展。而不是打破N1和N2之间正反馈的平衡而使第二存储节点N2振荡到高侧电压VCC或第一存储节点N1振荡到低侧电压VSS。不使第二存储节点N2在低侧电压VSS和高侧电压VCC之间持续性的反复振荡、同时亦不使第一存储节点N1在低侧电压VSS和高侧电压VCC之间持续性的反复振荡。

参见图7，在可选的实施例中，存储电路含：共用位线B1及位线非B2的多个静态随机存储单元，第一位线信号(控制信号CTL_B1)控制位线开关如TB1的关断或接通以调节位线B1电位，第二位线信号(控制信号CTL_B2)控制位线非开关如TB2的关断或接通以调节位线非B2电位，由与任一静态随机存储单元匹配的字线信号如WK来选中该任一静态随机存储单元(如与WK匹配的T-UNIT)。0≤K≤N。

参见图7，在可选的实施例中，第一位线信号(控制信号CTL_B1)分成两个支路并且两个支路中的一者耦合到第一或非门如NR1的一个输入端，另一者通过延时单元和反相器后再耦合到第一或非门如NR1的另一输入端，第一或非门如NR1的输出控制第一开关如TA1的关断或接通，第一位线信号(控制信号CTL_B1)从该第一电平跳变至该第二电平而关断位线开关如TB1的时刻将预置电压VEE耦合到位线B1一次，防止写入静态随机存储单元的预写数值回弹至当前数值。

参见图7，在预置电压如VEE与位线B1之间设置第一开关如TA1和一个源漏短接的第一晶体管如TC1，第一晶体管如TC1的两端对应分别连接到位线B1和通过第一开关例如TA1连接到预置电压如VEE。

参见图7，在可选的实施例中，第二位线信号(控制信号CTL_B2)分成两个支路并且两个支路中的一者耦合到第二或非门如NR2的一个输入端，另一者通过延时单元和反相器后再耦合到第二或非门如NR2的另一输入端，第二或非门如NR2的输出控制第二开关如TA2的关断或接通，第二位线信号(控制信号CTL_B2)从该第一电平翻至该第二电平而关断位线非开关如TB2的时刻将预置电压VEE耦合到位线非B2一次，防止第二位线信号的逻辑态跳变而写入静态随机存储单元的预写数值回弹至当前数值。

参见图7，在预置电压如VEE与位线非B2之间设置第二开关如TA2和一个源漏短接的第二晶体管如TC2，第二晶体管如TC2的两端对应分别连接到位线非B2和通过第二开关例如TA2连接到预置电压如VEE。

参见图7，数据的写入方法或者对应的存储电路之作用如下文所述。在高频写入数据的阶段(例如为了迎合高速通信协议)，避免前次数据写入动作的写状态还未稳定下来而相邻后次数据写入动作又来了所导致的无法写入数据和写入错误数据的事件，防止后次数据写入动作是在前次数据写入动作的非稳定数据条件之下所构建的。否则从错误的某个写入动作开始，直至它后续的所有写入数据都有理由被怀疑是错误的，因前次的非稳定数据是不精准的、则后次再次写入数据就是在不精准数据条件所建立的。显然本申请能够避免前次数据写入动作和相邻后次数据写入动作之间的过短时间所导致的无法准确写入数据或写入错误数据的事件发生。在业界基于SRAM的高速缓存(cache)往往是要求使用高速通信协议来执行数据操作。前述负面事件典型的包括：前次数据写入的状态还未稳定下来如第一存储节点与第二存储节点两者的数据还在自行振荡而未稳定，高频的后次数据写入接着来了，那么后续写入的数据均出错。譬如CPU执行任务而利用缓存和内存交互则相关任务在执行过程中会崩溃或运行错误。第一位线信号从该第一电平翻至该第二电平而关断位线开关的时刻，瞬时将预置电压耦合到位线一次；第二位线信号从该第一电平翻至该第二电平而关断位线非开关的时刻，瞬时将预置电压耦合到位线非一次。后次数据写入时第一存储节点与第二存储节点两者由前次数据写入引起的自振荡已平稳。可保障相邻后次数据写入动作是处于前次数据写入动作的写状态稳定期间，亦可保障后次数据写入动作是在前次数据写入动作的数据稳定条件之下所构建的。前次数据写入动作和相邻后次数据写入动作之间的时间随着数据写入速度的提高而减小。通常后次数据写入动作和前次数据写入动作是绝对不允许发生任何时间上的交叠。但是前次数据写入动作利用预置电压耦合到位线或者耦合到位线非的耦合时机设计成和后次数据写入动作在时间上存在交叠或存在部分交叠。尤其是高写入速度条件之下。这种方案的优势是显而易见的，既满足高速写入的要求，又能避免无法写入数据和写入错误数据的负面事件发生。图5的相关实施例同样也可以采用这里关于图7所言的各种技术实施方案。

参见图7，数据的写入方法或者对应的存储电路之作用如下文所言。在高频写入数据的阶段(例如为了迎合高速通信协议)，基于PMOS和NMOS两者在静态随机存储单元内的驱动能力趋同的条件下，在所述跳变时刻(第一位线信号从该第一电平跳变至该第二电平而关断位线开关的跳变时刻)由预置电压对位线的瞬时耦合，使第一存储节点趋于接近低侧电压但还未到低侧电压的振荡、第二存储节点趋于接近高侧电压但还未到高侧电压的振荡，向着在第一与第二存储节点之间建立正反馈的趋势振荡，而不是打破正反馈的平衡而使第一存储节点振荡到高侧电压或第二存储节点振荡到低侧电压。图5的相关实施例同样也可以采用这里关于图7所言的各种技术实施方案。PMOS和NMOS两者在静态随机存储单元内的驱动能力趋同的负面影响表现在：第一存储节点趋于接近低侧电压的振荡阶段有可能被第二存储节点拉向高侧电压的水准、第二存储节点趋于接近高侧电压的振荡阶段有可能被第一存储节点拉向低侧电压的水准，第一存储节点与第二存储节点之间形成了负反馈。PMOS和NMOS用到的关键尺寸(CD)愈小这一后果愈严重。

参见图7，数据的写入方法或者对应的存储电路之作用如下文所言。在高频写入数据的阶段(例如为了迎合高速通信协议)，基于PMOS和NMOS两者在静态随机存储单元内的驱动能力趋同的条件下，在所述跳变时刻(第二位线信号从该第一电平跳变至该第二电平而关断位线非开关的跳变时刻)由预置电压对位线非的瞬时耦合，使第二存储节点趋于接近低侧电压但还未到低侧电压的振荡、第一存储节点趋于接近高侧电压但还未到高侧电压的振荡，向着在第一与第二存储节点之间建立正反馈的趋势振荡，而不是打破正反馈的平衡而使第二存储节点振荡到高侧电压或第一存储节点振荡到低侧电压。图5的相关实施例同样也可以采用这里关于图7所言的各种技术实施方案。PMOS和NMOS两者在静态随机存储单元内的驱动能力趋同的负面影响表现在：第二存储节点趋于接近低侧电压的振荡阶段有可能被第一存储节点拉向高侧电压的水准、第一存储节点趋于接近高侧电压的振荡阶段有可能被第二存储节点拉向低侧电压的水准，第一存储节点与第二存储节点之间形成了负反馈。PMOS和NMOS用到的关键尺寸(CD)愈小这一后果愈严重。

参见图4，第一位线信号如CTL_B1分成两个支路，注值得注意的是，这两个支路是无条件跟随该第一位线信号如CTL_B1的变化而变化。所以对这两个支路而言无需用任何额外的使能信号来操控这两个支路的启用或禁用时间。而TC1隔离直流的效果也能够避免这两个支路的静态电流耦合到位线B1上。也即这两个支路所在的电路部分仅仅只是在写入数据的阶段起到预定效果，在其他时间不影响整个SRAM的运作，这种优势是传统方案或者其他方案所不具备的。例如如果预置电压VEE是低于参考地电压的负电压或者直接就是参考地电压VSS情况，则TC1避免了在位线B1和两个支路所在的电路部分之间产生静态电流，那么位线B1就不至于受到两支路所在的电路的掣肘。

参见图6，第二位线信号如CTL_B2分成两个支路，注值得注意的是，这两个支路是无条件跟随该第二位线信号如CTL_B2的变化而变化。所以对这两个支路而言无需用任何额外的使能信号来操控这两个支路的启用或禁用时间。而TC2隔离直流的效果也能够避免这两个支路的静态电流耦合到位线B2上。也即这两个支路所在的电路部分仅仅只是在写入数据的阶段起到预定效果，在其他时间不影响整个SRAM的运作，这种优势是传统方案或者其他方案所不具备的。例如如果预置电压VEE是低于参考地电压的负电压或者直接就是参考地电压VSS情况，则TC2避免了在位线B2和两个支路所在的电路部分之间产生静态电流，那么位线B2就不至于受到两支路所在的电路的掣肘。

以上通过说明和附图，给出了具体实施方式的特定结构的典型实施例，上述发明提出了现有的较佳实施例，但这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容都应认为仍属本发明的意图和范围内。

Claims (10)

1.一种数据的写入方法，其特征在于，包括：

在对静态随机存储单元写入数据的阶段，通过第一电平的字线信号和第一位线信号选择待写的静态随机存储单元：

由该第一电平的第一位线信号将控制位线电位的位线开关接通、将低侧电压通过位线而锁存进第一存储节点；以及

由第二电平的第二位线信号将控制位线非电位的位线非开关关断、将高侧电压通过位线非而锁存进与第一存储节点互补的第二存储节点；

藉此将预写数值替代之前保存的当前数值而写入待写的静态随机存储单元；

第一位线信号从第一电平跳变至第二电平而关断位线开关的跳变时刻，瞬时将低于高侧电压的一个预置电压耦合到位线一次，以避免预写数值回弹至当前数值，其中所述预置电压为一个独立的参照电压或为所述低侧电压或为一个负电压；

在所述预置电压与位线之间设置一个开关和一个源漏短接的晶体管，晶体管的两端对应分别连接到位线和通过所述开关连接到预置电压；

第一位线信号分成两个支路，其中一者耦合到一个或非门的一个输入端，另一者通过延时单元和反相器后再耦合到或非门的另一输入端，或非门的输出控制所述开关的关断或接通、并在所述跳变时刻通过将所述开关接通而将预置电压耦合到位线一次。

2.根据权利要求1所述的方法，其特征在于：

所述低侧电压为参考地电压、高侧电压为静态随机存储单元工作的电源电压，所述预置电压为负电压时则限制其低于参考地电压。

3.根据权利要求1所述的方法，其特征在于：

该第一电平为高电平而该第二电平为低电平，或者该第一电平为低电平而该第二电平为高电平。

4.根据权利要求1所述的方法，其特征在于：

静态随机存储单元完成数据写入之后，字线信号和第一位线信均从该第一电平跳变至该第二电平，以退出对待写的静态随机存储单元的数据写操作。

5.根据权利要求1所述的方法，其特征在于：

在所述跳变时刻由预置电压对位线的瞬时耦合，使第一存储节点趋于接近低侧电压但还未到低侧电压的振荡、第二存储节点趋于接近高侧电压但还未到高侧电压的振荡，向着在第一存储节点的电压与第二存储节点的电压之间建立正反馈的趋势发展。

6.一种数据的写入方法，其特征在于，包括：

在对静态随机存储单元写入数据的阶段，通过第一电平的字线信号和第二位线信号选择待写的静态随机存储单元：

由该第一电平的第二位线信号将控制位线非电位的位线非开关接通、将低侧电压通过位线非而锁存进第二存储节点；以及

由第二电平的第一位线信号将控制位线电位的位线开关关断、将高侧电压通过位线而锁存进与第二存储节点互补的第一存储节点；

藉此将预写数值替代之前保存的当前数值而写入待写的静态随机存储单元；

第二位线信号从第一电平跳变至第二电平而关断位线非开关的跳变时刻，瞬时将低于高侧电压的一个预置电压耦合到位线非一次，避免预写数值回弹至当前数值，其中所述预置电压为一个独立的参照电压或为所述低侧电压或为一个负电压；

在所述预置电压与位线非之间设置一个开关和一个源漏短接的晶体管，晶体管的两端对应分别连接到位线非和通过所述开关连接到预置电压；

第二位线信号分成两个支路，其中一者耦合到一个或非门的一个输入端，另一者通过延时单元和反相器后再耦合到或非门的另一输入端，或非门的输出控制所述开关的关断或接通、并在所述跳变时刻通过将所述开关接通而将预置电压耦合到位线非一次。

7.根据权利要求6所述的方法，其特征在于：

在所述跳变时刻由预置电压对位线非的瞬时耦合，使第二存储节点趋于接近低侧电压但还未到低侧电压的振荡、第一存储节点趋于接近高侧电压但还未到高侧电压的振荡，向着在第一存储节点的电压与第二存储节点的电压之间建立正反馈的趋势发展。

8.根据权利要求6所述的方法，其特征在于：

该第一电平为高电平而该第二电平为低电平，或者该第一电平为低电平而该第二电平为高电平。

9.根据权利要求6所述的方法，其特征在于：

所述低侧电压为参考地电压、高侧电压为静态随机存储单元工作的电源电压，所述预置电压为负电压时则限制其低于参考地电压。

10.一种存储电路，其特征在于，包括：

共用位线及位线非的多个静态随机存储单元，由第一位线信号控制位线开关的关断或接通以调节位线电位，由第二位线信号控制位线非开关的关断或接通以调节位线非的电位，由与任一静态随机存储单元匹配的字线信号来选中该任一静态随机存储单元；

在预置电压与位线之间设置第一开关和一个源漏短接的第一晶体管，第一晶体管的两端对应分别连接到位线和通过第一开关连接到预置电压；

第一位线信号分成两个支路，一者耦合到第一或非门的一个输入端，另一者通过延时单元和反相器后再耦合到第一或非门的另一输入端，第一或非门的输出控制第一开关的关断或接通，在第一位线信号从第一电平跳变至第二电平而关断位线开关的时刻将预置电压耦合到位线一次，避免写入静态随机存储单元的预写数值回弹至当前数值；以及

在预置电压与位线非之间设置第二开关和一个源漏短接的第二晶体管，第二晶体管的两端对应分别连接到位线非和通过第二开关连接到预置电压；

第二位线信号分成两个支路，一者耦合到第二或非门的一个输入端，另一者通过延时单元和反相器后再耦合到第二或非门的另一输入端，第二或非门的输出控制第二开关的关断或接通，在第二位线信号从第一电平跳变至第二电平而关断位线非开关的时刻将预置电压耦合到位线非一次，避免写入静态随机存储单元的预写数值回弹至当前数值。