CN117121383A - 开关装置、电子设备和车辆 - Google Patents

Abstract

一种开关装置1包括：N型半导体基板201；功率MISFET 9，其具有N型半导体基板201作为其漏极；输入电极13，其接收输入信号IN；控制电路10，其根据所述输入信号IN产生用于所述功率MISFET 9的栅极控制信号SG；以及负电流防止电路100，其被设置在所述输入电极13和所述控制电路10之间。所述负电流防止电路100包括：P沟道MISFET P1，在其漏极朝向输入电极13并且其源极和背栅极朝向控制电路10的情况下连接在所述输入电极13和所述控制电路10之间，其中其栅极被供给有固定电位，其中其背栅极处的电位与所述N型半导体基板201的电位分开；以及二极管D1，在其阳极朝向输入电极13并且其阴极朝向控制电路10的情况下连接在所述输入电极13和所述控制电路10之间。

Description

开关装置、电子设备和车辆

技术领域

本文公开的发明涉及开关装置，并且涉及采用开关装置的电子设备和车辆。

背景技术

本申请人已经开发了与诸如车载IPD(智能功率设备)的开关装置相关的许多新技术(参见例如下面标识的专利文献1)。

现有技术文献

专利文献

专利文献1：国际公开第2017/187785号

发明内容

发明要解决的课题

不方便地，已知的开关装置在负电流防止能力方面留出了进一步研究的空间。

考虑到本发明人所遇到的挑战，本文公开的本发明的目的是提供一种可以防止负电流发生的开关装置，并且提供采用这种开关装置的电子设备和车辆。

用于解决课题的手段

例如，根据本文公开的内容，一种开关装置包括：N型半导体基板；功率MISFET，其构成为将所述N型半导体基板作为其漏极；输入电极，其构成为接收输入信号；控制电路，其构成为根据所述输入信号产生用于所述功率MISFET的栅极控制信号；以及负电流防止电路，其构成为被设置在所述输入电极和所述控制电路之间，以防止负电流流向所述输入电极。所述负电流防止电路包括：P沟道MISFET，其构成为在其漏极朝向所述输入电极并且其源极和背栅极均朝向所述控制电路的情况下连接在所述输入电极与所述控制电路之间，所述P沟道MISFET的栅极被供给有固定电位，所述P沟道MISFET的所述背栅极处的电位与所述N型半导体基板的电位分开；以及二极管，其构成为在其阳极朝向所述输入电极并且其阴极朝向所述控制电路的情况下连接在所述输入电极和所述控制电路之间。

通过结合图示本发明的实施方式的附图对本发明的实施方式的以下描述，其他特征、元件、步骤、益处和特性将变得清楚。

发明的效果

根据本文公开的发明，可以提供一种可以防止负电流发生的开关装置，并且提供采用这种开关装置的电子设备和车辆。

附图说明

图1是从一个方向看到的半导体装置的透视图。

图2是示出半导体装置的电气结构的框图。

图3是图示半导体装置的正常操作和有源钳位操作的示意图。

图4是主要电信号的波形图。

图5是示出负电流防止电路的比较示例的示意图。

图6是示出根据第一实施方式的负电流防止电路的示意图。

图7是示出P沟道MISFET的装置结构的示意图。

图8是示出负电流防止电路的操作的示例的示意图。

图9是示出了关于闩锁的研究结果的示意图。

图10是示出根据第二实施方式的负电流防止电路的示意图。

图11是示出栅极控制电路的连接的示例的示意图。

图12是示出正常启动时的操作的示例的示意图。

图13是示出异常启动时的操作的示例的示意图。

图14是示出沟道宽度和体电流之间的关系的示意图。

图15是示出车辆的一个构造示例的外部视图。

具体实施方式

<半导体装置>

下面将参考附图描述与半导体装置相关的各种实施方式。

图1是从一个方向看到的半导体装置1的透视图。以下描述涉及说明性实施方式，其中半导体装置1是低侧开关装置(所谓的低侧开关LSI)。

参考图1，半导体装置1包括半导体层2。半导体层2包含硅。半导体层2形成为矩形平行六面体形状的芯片。半导体层2具有在一侧的第一主面3、在相对侧的第二主面4、以及连接在第一主面3和第二主面4之间的侧面5A、5B、5C和5D。

如从其法线方向Z看到的(下文中简称为“如在平面图中看到的”)，第一主面3和第二主面4均形成为矩形形状。侧面5A和5C沿着第一方向X延伸，并且沿着与第一方向X相交的第二方向Y彼此背对。侧面5B和5D沿着第二方向Y延伸，并且沿着第一方向X彼此背对。更具体地，第二方向Y与第一方向X正交。

在半导体层2中，限定了输出区域6和输入区域7。输出区域6限定在侧面5C旁边的区域中。输入区域7限定在侧面5A旁边的区域中。如在平面图中看到的，输出区域6的面积SOUT等于或大于输入区域7的面积SIN(SIN≤SOUT)。

面积SOUT与面积SIN的比率SOUT/SIN可以是1或更大但为10或更小(1<SOUT/SIN≤10)。比率SOUT/SIN可以是1或更大但为2或更小，或2或更大但为4或更小，或4或更大但为6或更小，或6或更大但为8或更小，或8或更大但为10或更小。输入区域7和输出区域6均可以具有任何平面形状，而不限于特定形状。不用说，比率SOUT/SIN可以大于0但小于1。

输出区域6包括作为绝缘栅功率晶体管的一个示例的功率MISFET(金属-绝缘体-半导体场效应晶体管)9。功率MISFET 9具有栅极、漏极和源极。

输入区域7包括作为用于控制功率MISFET 9的控制电路的一个示例的控制器10。控制器10包括执行各种功能的多种功能电路。多种功能电路包括根据从外部输入的电信号产生用于驱动和控制功率MISFET 9的栅极控制信号SG的电路。控制器10与功率MISFET 9一起构成所谓的IPD(智能功率装置)。IPD也称为IPM(智能功率模块)。

输入区域7通过区域分开结构8与输出区域6电绝缘。在图1中，区域分开结构8通过阴影线来指示。尽管没有给出对它的具体描述，但是区域分开结构8可以具有沟槽绝缘结构，该沟槽绝缘结构具有嵌入沟槽中的绝缘体。

在半导体层2上形成多个(这里是三个)电极11、12和13。在图1中，多个电极11至13通过阴影线来指示。多个电极11至13形成为通过引线(例如，接合线)连接到外部的端子电极。可以以任何布置和以任何平面形状提供任何数量的电极11至13，而不限制于它们在图1中的出现方式。

根据功率MISFET 9和控制器10中的每一个的规格来调整电极11至13的数量以及其平面形状和布置。在所讨论的实施方式中，多个电极11至13包括漏电极11(输出电极)、源电极12(基准电压电极)和输入电极13。

漏极11形成在半导体层2的第二主面4上。漏极11将由功率MISFET 9产生的电信号递送到外部。

漏电极11可以包括Ti层、Ni层、Au层、Ag层和Al层中的至少一个。漏电极11可以具有包括Ti层、Ni层、Au层、Ag层或Al层的单层结构。漏电极11可以具有其中Ti层、Ni层、Au层、Ag层和Al层中的至少两个以任何方式堆叠在一起的堆叠层结构。

源电极12在输出区域6上方形成在第一主面3上。源电极12将基准电压(例如，接地电压)供给到功率MISFET 9和控制器10中的各种功能电路。

输入电极13在输入区域7上方形成在第一主面3上。输入电极13递送用于驱动控制器10的输入电压。

在半导体层2上还形成作为控制导体的一个示例的栅极控制导体17。栅极控制导体17选择性地位于输出区域6和输入区域7中。栅极控制导体17在输出区域6中电连接到功率MISFET 9的栅极，并且在输入区域7中电连接到控制器10。

栅极控制导体17将由控制器10产生的栅极控制信号SG递送到功率MISFET 9的栅极。栅极控制信号SG包括导通信号Von和关断信号Voff，并且在导通和关断状态之间控制功率MISFET 9。

导通信号Von高于功率MISFET 9的栅极阈值电压Vth(Vth<Von)。关断信号Voff低于功率MISFET 9的栅极阈值电压Vth(Voff＜Vth)。关断信号Voff可以是基准电压(例如，接地电压)。

在所讨论的实施方式中，两个栅极控制导体17位于不同的区域中。可以以任何布置和以任何形状和其他特征提供任何数量的栅极控制导体17，其可以根据栅极控制信号SG的传输距离、要传输的栅极控制信号SG的分叉路径等来调整。

源电极12、输入电极13和栅极控制导体17均可以包含镍、钯、铝、铜、铝合金和铜合金中的至少一种。

源电极12、输入电极13和栅极控制导体17均可以包含Al-Si-Cu(铝-硅-铜)合金、Al-Si(铝-硅)合金和Al-Cu(铝-铜)合金中的至少一种。

源电极12、输入电极13和栅极控制导体17都可以包含相同种类的电极材料，或可以包含相互不同的电极材料。

图2是示出图1中所示的半导体装置1的电气结构的电路框图。以下描述涉及其中半导体装置1包含在车辆中的示例。

半导体装置1包括作为输出电极的漏电极11、作为基准电压电极的源电极12、输入电极13、栅极控制导体17、功率MISFET 9和控制器10。

漏电极11电连接到功率MISFET 9的漏极。漏电极11连接到负载。源电极12电连接到功率MISFET 9的源极。源电极12将基准电压(例如，接地电压GND)供给到功率MISFET 9和控制器10。

输入电极13可以连接到MCU(微控制器单元)、DC/DC转换器、LDO(低压差)调节器等。输入电极13将输入电压供给到控制器10。供给到输入电极13的输入电压可以被理解为用于导通和关断功率MISFET 9的输入信号IN。例如，当输入信号IN处于高电平时，功率MISFET 9导通，而当输入信号IN处于低电平时，功率MISFET 9关断。功率MISFET 9的栅极经由上述栅极控制导体17连接到控制器10(特别是栅极控制电路25，其将在后面描述)。

在所讨论的实施方式中，控制器10包括电流/电压控制电路23、保护电路24、栅极控制电路25和有源钳位电路26。

电流/电压控制电路23连接到源电极12、输入电极13、保护电路24和栅极控制电路25。电流/电压控制电路23基于来自输入电极13的电信号和来自电流/电压控制电路23的电信号产生不同的电流和电压。在所讨论的实施方式中，电流/电压控制电路23包括恒定电压产生电路32和基准电压/基准电流产生电路33。

恒定电压产生电路32产生用于驱动集成在半导体装置1中的各种电路的恒定电压VREG。恒定电压产生电路32可以包括齐纳二极管或调节器电路。恒定电压VREG可以是1V或更高但5V或更低。恒定电压VREG被供给到例如保护电路24。

基准电压/基准电流产生电路33产生用于集成在半导体装置1中的各种电路的基准电压VREF和基准电流IREF。基准电压VREF可以是1V或更高但5V或更低。基准电流IREF可以是1mA或更高但1A或更低。基准电压VREF和基准电流IREF被供给到例如保护电路24。在上述各种电路包括比较器的情况下，基准电压VREF和基准电流IREF可以被供给到该比较器。

保护电路24连接到电流/电压控制电路23、栅极控制电路25和功率MISFET 9的源极。保护电路24包括过电流保护电路34和过热保护电路36。

过电流保护电路34保护功率MISFET 9免受过电流。过电流保护电路34连接到栅极控制电路25。过电流保护电路34可以包括电流监测电路。由过电流保护电路34产生的信号被供给到栅极控制电路25。

过热保护电路36保护功率MISFET 9免受温度的过度升高。过热保护电路36连接到电流/电压控制电路23。过热保护电路36监测半导体装置1的温度。过热保护电路36可以包括温度感测装置，诸如温度敏感二极管或热敏电阻。由过热保护电路36产生的信号被供给到电流/电压控制电路23。

栅极控制电路25在导通和关断状态之间控制功率MISFET 9。栅极控制电路25连接到电流/电压控制电路23、保护电路24和功率MISFET 9的栅极。

根据来自电流/电压控制电路23的电信号和来自保护电路24的电信号，栅极控制电路25产生用于功率MISFET 9的栅极控制信号SG。栅极控制信号SG经由栅极控制导体17供给到功率MISFET 9的栅极。

有源钳位电路26保护功率MISFET 9免受反电动势。有源钳位电路26连接到漏电极11和功率MISFET 9的栅极。有源钳位电路26可以包括多个二极管。

有源钳位电路26可以包括相对于彼此正向偏置连接的多个二极管。有源钳位电路26可以包括相对于彼此反向偏置连接的多个二极管。有源钳位电路26可以包括相对于彼此正向偏置连接的多个二极管和相对于彼此反向偏置连接的多个二极管。

多个二极管可以包括pn结二极管、或齐纳二极管、或pn结二极管和齐纳二极管。有源钳位电路26可以包括相对于彼此偏置连接的多个齐纳二极管。有源钳位电路26可以包括相对于彼此反向偏置连接的齐纳二极管和pn结二极管。

图3是图示图1中所示的半导体装置1的正常操作和有源钳位操作的示意图。图4是与图3的电路图相关的主要电信号的波形图。

这里，将根据其中电感负载L连接到功率MISFET 9的漏极的电路示例来描述半导体装置1的正常操作和有源钳位操作。电感负载L可以是采用绕组(线圈)的装置，诸如螺线管、马达、变压器或继电器。电感负载L也被称为L负载。

参考图3，功率MISFET 9的源极连接到接地。功率MISFET 9的漏极电连接到电感负载L。功率MISFET 9的栅极和漏极连接到有源钳位电路26。功率MISFET 9的栅极和源极连接到电阻器R。在所讨论的电路示例中，有源钳位电路26包括相对于彼此偏置连接的k个齐纳二极管(其中k是自然数)。

参考图3和图4，当导通信号Von被供给到功率MISFET 9的栅极时，功率MISFET 9从关断状态变为导通状态(正常操作)。导通信号Von具有等于或高于栅极阈值电压Vth(Vth≤Von)的电压。功率MISFET 9在预定导通时段TON内保持在导通状态。

当功率MISFET 9变为导通状态时，漏极电流ID开始从功率MISFET 9的漏极流到源极。漏极电流ID与功率MISFET 9的导通时段TON成比例地增加。随着漏极电流ID增加，电感负载L累积电感能量。

当关断信号Voff被供给到功率MISFET 9的栅极时，功率MISFET 9从导通状态变为关断状态。关断信号Voff具有低于栅极阈值电压Vth(Voff<Vth)的电压。关断信号Voff可以具有基准电压(例如，接地电压)。当功率MISFET 9变为关断状态时，电感负载L中的电感能量作为反电动势被施加到功率MISFET 9。

因此，功率MISFET 9进入有源钳位状态(有源钳位操作)。当功率MISFET 9进入有源钳位状态时，其漏极电压VDS急剧上升到钳位电压VDSSCL。

如果钳位电压VDSSCL超过额定最大漏极电压VDSS(VDSS<VDSSCL)，功率MISFET 9击穿。功率MISFET 9被设计为使得钳位电压VDSSCL等于或低于额定最大漏极电压VDSS(VDSSCL≤VDSS)。

如果钳位电压VDSSCL等于或低于额定最大漏极电压VDSS(VDSSCL≤VDSS)，则反向电流IZ通过有源钳位电路26。因此，在有源钳位电路26的端子两端出现极限电压VL。在所讨论的实施方式中，极限电压VL是有源钳位电路26中齐纳二极管两端的端子间电压VZ之和(VL＝k·Vz)。

反向电流IZ通过电阻器R到达接地。因此，在电阻器R的端子两端出现端子间电压VR。电阻器R两端的端子间电压VR(＝IZ×R)被调整为等于或高于栅极阈值电压Vth(Vth≤VR)。端子间电压VR作为钳位导通电压VCLP施加在功率MISFET 9的栅极和源极之间。因此，功率MISFET 9在有源钳位状态下保持在导通状态。钳位导通电压VCLP(端子间电压VR)可以具有低于导通信号Von的电压。

因此，电感负载L中的电感能量被功率MISFET 9消耗(吸收)。在有源钳位时段TAV期间，漏极电流ID从紧接在功率MISFET 9关断之前的其峰值IAV下降到零。现在，栅极电压VGS等于接地电压，并且漏极电压VDS等于电源电压VB；因此，功率MISFET 9从导通状态变为关断状态。

<关于负电流的讨论>

值得注意的是，如果输入电极13由于某种原因具有负电位，则负电流可以从半导体装置1流向输入电极13。因此，优选的是防止这种负电流以保护外部地连接到输入电极13的ECU(电子控制单元)等。

特别地，在期望半导体装置1具有高电流供应容量(因此低导通电阻)的情况下，常见的是采用其中N型半导体基板用作漏电极11(输出电极)的竖直结构作为MISFET 9的装置结构。在这种情况下，如前所述，在具有L负载的有源钳位操作期间，漏极电压VDS急剧上升到钳位电压VDSSCL(几十伏)，并且因此，大的负电流可以从N型半导体基板流向输入电极13。

现在描述可以防止负电流发生的负电流防止电路。

<负电流防止电路(比较示例)>

图5示出了要在半导体装置1中实施的负电流防止电路的比较示例(用于与稍后描述的实施方式进行比较的公共结构示例)。

比较示例的负电流防止电路100包括二极管D0(诸如多晶硅二极管)。二极管D0的阳极连接到用于接收输入信号IN的输入电极13。二极管D0的阴极连接到控制器10的电源节点(即，用于输入电压V10的施加端子)。控制器10是一种根据输入信号IN产生用于功率MISFET 9的栅极控制信号SG的控制电路。

对于该比较示例的负电流防止电路100，当输入电极13具有负电位时，二极管D0被反向偏置。这防止了流向输入电极13的负电流的发生。

不方便的是，对于比较示例的负电流防止电路100，在稳定操作中从输入电极13供应给控制器10的输入电压V10遭受可归因于二极管D0两端的正向压降电压Vf(D0)的压降(即，V10＝IN-Vf(D0))。

例如，在输入电压V10被用作栅极控制信号SG的高电平的情况下，输入电压V10越低，功率MISFET 9的导通电阻越高。对于另一示例，在输入电压V10被用作内部供应电压的情况下，通过被供应有输入电压V10而操作的内部电路(诸如基准电压源、运算放大器、比较器等)具有相应更窄的动态范围。

下面将呈现没有这种不便的新颖实施方式。

<负电流防止电路(第一实施方式)>

图6是示出根据第一实施方式的负电流防止电路的示意图。第一实施方式的负电流防止电路100是被设置在输入电极13和控制器10之间以防止负电流流向输入电极13的电路块，并且包括P沟道MISFET P1(下文中缩写为“晶体管P1”)、二极管D1和电阻器R1。

电阻器R1的第一端子连接到输入电极13。电阻器R1的第二端子连接到晶体管P1的漏极和二极管D1的阳极。晶体管P1的源极和背栅极以及二极管D1的阴极都连接到控制器10的电源节点(即，输入电压V10的施加端子)。晶体管P1的栅极连接到源电极12(对应于接地端子)。

如上所述，晶体管P1连接在输入电极13和控制器10之间，其中漏极朝向输入电极13，并且源极和背栅极都朝向控制器10。二极管D1连接在输入电极13和控制器10之间，其中阳极朝向输入电极13，并且阴极朝向控制器10。晶体管P1的栅极被供给有固定电位(接地电位)。

在输入电极13和控制器10之间(在示意图中，在晶体管P1和二极管D1的上游，更靠近输入电极13)还提供了电阻器R1，该电阻器R1用作电流限制电阻器。因此，如果出现流向输入电极13的负电流，则它可以被限制以便不过高。为了在稳定操作中抑制电阻器R1的端子两端的电压降，可以给予电阻器R1几百欧姆至1千欧姆的电阻值。

半导体装置1在输入电极13和源电极12之间还包括用作静电击穿保护元件的齐纳二极管ZD1。齐纳二极管ZD1的阴极连接到输入电极13。齐纳二极管ZD1的阳极连接到源电极。利用这种结构，即使过高的正浪涌施加到输入电极13，其侵入也可以被钳位在作为上限的齐纳二极管ZD1的击穿电压内。这有助于防止半导体装置1的击穿等。

<晶体管P1的装置结构>

图7是示出晶体管P1的装置结构的示意图。在功率MISFET 9的装置结构以其中N型半导体基板201用作漏电极11(输出电极)的竖直结构实施的情况下，晶体管P1也形成在N型半导体基板201上。

具体地，就示意图中所示的内容而言，晶体管P1包括N型半导体基板201、N型外延层202、高耐电压P型阱203、N型阱204、P型接触区域205、漏极区域206、源极区域207、N型接触区域208、栅极绝缘层209和栅极金属层210。

如前所述，N型半导体基板201导电到功率MISFET 9的漏电极11。

N型外延层202是堆叠在N型半导体基板201的整个表面上的N型半导体区域。

高耐电压P型阱203是在N型外延层202的一部分中从表面向下到预定深度形成为阱形状的P型半导体区域。高耐电压P型阱203经由P型接触区域205连接到固定电位端子(例如，接地端子)。高耐电压P型阱203用作用于将N型半导体基板201和N型外延层202处的电位与N型阱204处的电位分开的电位分开层。

N型阱204是在高耐电压P型阱203的一部分中从表面向下到预定深度形成为阱形状的N型半导体区域。N型阱204对应于晶体管P1的背栅极，并且经由N型接触区域208连接到控制器10的电源节点(即，用于输入电压V10的施加端子)。先前提到的高耐电压P型阱203位于N型阱204和N型外延层202之间。因此，晶体管P1的背栅极处的电位与N型半导体基板201和N型外延层202处的电位分开。

P型接触区域205是形成在高耐电压P型阱203的表面中、在形成N型阱204外部的区域中的高掺杂P型半导体区域。P型接触区域205连接到固定电位端子(例如，接地端子)。

漏极区域206是形成在N型阱204的表面中的高掺杂P型半导体区域。漏极区域206对应于晶体管P1的漏极，并且与二极管D1的阳极一起经由电阻器R1连接到输入电极13。

源极区域207是形成在N型阱204的表面中、与漏极区域206相距预定沟道长度的高掺杂P型半导体区域。源极区域207对应于晶体管P1的源极，并且与二极管D1的阴极一起连接到控制器10的电源节点(即，用于输入电压V10的施加端子)。

N型接触区域208是形成在N型阱204的表面中的高掺杂N型半导体区域。如前所述，N型接触区域208连接到控制器10的电源节点(即，用于输入电压V10的施加端子)。

栅极绝缘层209形成于在漏极区域206与源极区域207之间分开的沟道区域的表面上。

栅极金属层210形成在栅极绝缘层209的表面上。栅极金属层210对应于晶体管P1的栅极，并且连接到固定电位端子(例如，接地端子)。

具有上述装置结构的晶体管P1伴随有pnp型寄生晶体管Q1和npn型寄生晶体管Q2。寄生晶体管Q1具有作为其发射极的漏极区域206、作为其集电极的高耐电压P型阱203、作为其基极的N型阱204和N型接触区域208。寄生晶体管Q2具有作为其集电极的N型阱204、作为其发射极的N型外延层202、以及作为其基极的高耐电压P型阱203和P型接触区域205。这些寄生晶体管Q1和Q2构成pnpn型寄生晶闸管。

晶体管P1还伴随有体二极管D2。如前所述，晶体管P1的背栅极不是在输入电极13侧短路到漏极区域206，而是在控制器10侧短路到源极区域207。即，对于公共P沟道MISFET，其背栅极短路到高电位节点(就示意图中所示的内容而言，漏极区域206)，而对于晶体管P1，其背栅极连接到低电位节点(就示意图中所示的内容而言，源极区域207)。因此，体二极管D2与作为其阳极的漏极区域206以及作为其阴极的N型阱204和N型接触区域208一起寄生到晶体管P1。

<操作的示例>

图8是示出负电流防止电路100的操作的一个示例的示意图。在该示意图

中，实线表示施加到输入电极13的输入信号IN，而虚线表示施加到控制器10

的电源节点的输入电压V10。该示意图示出了随着从左到右的时间流逝，输入信号IN如何从负电位上升到正电位并且然后从正电位回到负电位。

以下描述假设晶体管P1的导通阈值电压为Vth(P1)，寄生晶体管Q1的导通阈值电压(因此寄生晶闸管的导通阈值电压)为Vth(Q1)，晶体管P1的漏极-源极电压为Vds(P1)，二极管D1的正向压降电压为Vf(D1)，并且齐纳二极管ZD1的正向压降电压为Vf(ZD1)。

还假设二极管D1的正向压降电压Vf(D1)低于晶体管P1和寄生晶体管Q1的相应导通阈值电压Vth(P1)和Vth(Q1)中的任一个。还假设晶体管P1的漏极-源极电压Vds(P1)显著低于二极管D1的正向压降电压Vf(D1)。

在时段(1)中(在时间点t11之前和时间点t16之后)，IN≤-Vf(ZD1)。在该时段期间，在负电流防止电路100中，晶体管P1关断，并且二极管D1和体二极管D2都被反向偏置。因此，没有负电流从控制器10流向输入电极13。晶体管P1的源极和背栅极(即，用于输入电压V10的施加端子)被下拉到接地电位(0V)(参见图11中的电阻器R2)。顺便提及，在时段(1)中，负电流通过从接地端子经由齐纳二极管ZD1通向输入电极13的电流路径(参见图7中的虚线箭头(1))；然而，这不会造成严重的问题。

在时段(2)中(在时间点t11和t12之间以及在时间点t15和t16之间)，-Vf(ZD1)<IN≤Vf(D1)。在该时段期间，如在时段(1)期间，在负电流防止电路100中，晶体管P1关断，并且二极管D1和体二极管D2都被反向偏置。因此，没有负电流从控制器10流向输入电极13。而且，如在时段(1)期间，晶体管P1的源极和背栅极被下拉到接地电位(0V)。在时段(2)中，齐纳二极管ZD1也被反向偏置，并且因此也没有负电流通过齐纳二极管ZD1。

在时段(3)中(在时间点t12和t13之间以及在时间点t14和t15之间)，Vf(D1)<IN≤Vth(P1)。在该时段期间，在负电流防止电路100中，当晶体管P1保持关断时，二极管D1被正向偏置，并且因此正电流通过从输入电极13经由二极管D1通向控制器10的电流路径(参见图8中的虚线箭头(3))。因此，输入电压V10具有比输入信号IN低二极管D1两端的正向压降电压的值(＝IN-Vf(D1))。

在时段(4)中(在时间点t13和t14之间)，Vth(P1)<IN。在该时段期间，在负电流防止电路100中，晶体管P1导通，并且因此正电流通过从输入电极13经由晶体管P1通向控制器10的电流路径(参见图7中的虚线箭头(4))。因此，输入电压V10具有比输入信号IN低晶体管P1的漏极-源极电压Vds(P1)的值(＝IN-Vds(P1))。通常，二极管D1具有几百毫伏(约0.6至0.7V)的正向压降电压Vf(D1)。相比之下，晶体管P1具有几十毫伏(约0.02至0.07V)的漏极-源极电压Vds(P1)。这有助于极大地降低负电流防止电路100两端的电压降，使得可以向控制器10供应几乎原样的输入信号IN作为输入电压V10。

<二极管D1的功能>

接下来，将简要地描述二极管D1与晶体管P1并联连接的原因。如上所述，晶体管P1伴随有pnpn型寄生晶闸管(即，寄生晶体管Q1和Q2)。因此，如果当高电平输入信号IN被输入时，输入电压V10保持下拉直到晶体管P1导通，则在寄生晶体管Q1的基极和发射极之间出现等于或大于导通阈值电压Vth(Q1)的电位差，并且这可以导通寄生晶闸管。

相比之下，在二极管D1与晶体管P1并联连接的情况下，寄生晶体管Q1的基极和发射极之间的电势差可以被钳位在二极管D1两端的正向压降电压Vf。因此，将二极管D1两端的正向压降电压Vf(D1)设置在低于寄生晶体管Q1的导通阈值电压Vth(Q1)的电压值防止寄生晶闸管导通。

<电阻器R1两端的电压降>

接下来，将简要地描述电阻器R1两端的电压降。如前所述，为了在稳定操作中抑制电阻器R1两端的电压降，优选的是给予用作电流限制电阻器的电阻器R1几百欧姆至1千欧姆的电阻值。例如，考虑电阻器R1为1kΩ并且从输入电极13经由电阻器R1流到控制器10的电路电流为80μA的情况。在这种情况下，电阻器R1两端的电压降约为80mV，并且将晶体管P1的漏极-源极电压Vds(P1)加到其上至多约为100mV。相比之下，在比较示例中，二极管D0两端的正向压降电压为几百毫伏(约0.6至0.7V)，并且因此，即使在插入电阻器R1的情况下，也可以令人满意地降低负电流防止电路100两端的电压降。

<关于闩锁的研究>

如前面几次提到的，晶体管P1伴随有pnpn型寄生晶闸管。因此，如果施加到N型半导体基板201的电压，也就是施加到漏电极11的输出电压OUT(即，功率MISFET 9的漏极电压VDS)处于低到等于或低于稍后将描述的闩锁恢复电压Vrec的电位(例如，接地电位、负电位或断开状态电位)，则寄生晶闸管可以导通并且引起闩锁。现在，参考相关附图，将给出关于闩锁的研究结果的描述。

图9是示出了关于闩锁的研究结果的示意图，从上到下描绘了输入信号IN和输出电压OUT。

如时间点t21和t22处所描绘的，在半导体装置1的正常启动时，当输出电压OUT处于高电平(≈负载电源电压)时，输入信号IN从低电平上升到高电平。在这种情况下，晶体管P1的寄生晶闸管不导通，不引起闩锁。

现在，考虑如时间点t23处所描绘的情况，其中在半导体装置1的正常启动之后，响应于负浪涌等，输入信号IN瞬间下降到低电平。在这种情况下，当输出电压OUT已经下降到接地电位(0V)时，输入信号IN从低电平上升到高电平。因此，晶体管P1的寄生晶闸管可以导通，引起闩锁。

特别值得注意的是，通过密切研究，本发明人已经发现，如果当输出电压OUT的电位低到等于或低于闩锁恢复电压Vrec(例如，3.8V)时，输入信号IN从低电平上升到高电平，则晶体管P1的寄生晶闸管导通并且引起闩锁。

如果发生如上所述的闩锁，则半导体装置1不能正常操作，导致功率MISFET 9没有完全导通的状态，换句话说，导致功率MISFET 9的导通电阻与在正常操作中相比升高的状态。然而，在这种状态下，输出电压OUT开始升高，直到当OUT>Vrec时，闩锁被消除，并且半导体装置1自动恢复。

鉴于上述结果，优选的是输入信号IN的最大驱动频率fsw_max(即，驱动频率fsw的最大值)被设置在使得在输入信号IN从高电平(对应于导通时段的逻辑电平)变为低电平(对应于关断时段的逻辑电平)之后输入信号IN在功率MISFET 9的漏极电压(即，输出电压OUT)变得至少高于闩锁恢复电压Vrec之前不会从低电平变回到高电平的值。

例如，输入信号IN的最大驱动频率fsw_max可以被设置在十到几十千赫兹(例如，18kHz)。在这种驱动条件下，在输入信号IN下降到低电平之后、在它在下一个周期中升高到高电平之前的时段期间，输出电压OUT变得高于闩锁恢复电压Vrec。因此，可以适当地启动半导体装置1而不会引起如上所述的闩锁。

<负电流防止电路(第二实施方式)>

图10是示出根据第二实施方式的负电流防止电路的示意图。第二实施方式的负电流防止电路100基于先前描述的第一实施方式(图6)的负电流防止电路，但与其不同之处在于包括P沟道MISFET P1a和P1b(在下文中分别缩写为“晶体管P1a和P1b”)、二极管D1a和D1b以及电阻器R1a和R1b，P沟道MISFET P1a和P1b、二极管D1a和D1b以及电阻器R1a和R1b中的一个在输入电极13和电流/电压控制电路23之间，并且P沟道MISFET P1a和P1b、二极管D1a和D1b以及电阻器R1a和R1b中的一个在输入电极13和栅极控制电路25之间。

电阻器R1a的第一端子连接到输入电极13。电阻器R1a的第二端子连接到晶体管P1a的漏极和二极管D1a的阳极。晶体管P1a的源极和背栅极以及二极管D1a的阴极都连接到电流/电压控制电路23的电源节点(即，用于输入电压IN_CNT的施加端子)。晶体管P1a的栅极连接到源电极12(对应于接地端子)。

电阻器R1b的第一端子连接到输入电极13。电阻器R1b的第二端子连接到晶体管P1b的漏极和二极管D1b的阳极。晶体管P1b的源极和背栅极以及二极管D1b的阴极都连接到栅极控制电路25的电源节点(即，用于输入电压IN_GATE的施加端子)。晶体管P1b的栅极连接到源电极12(对应于接地端子)。

晶体管P1a中的沟道宽度W与沟道长度L的比率(被称为W/L)可以被设计为大约100μm/1.2μm。电阻器R1a可以被设计为大约800Ω。晶体管P1a两端的电压降(即，在导通状态下晶体管P1a中的漏极-源极电压)可以被设计为大约0.07V。

这种设计有助于减小对应于用于电流/电压控制电路23的内部电源电压的输入电压IN_CNT的电压降。这有助于避免减小构成电流/电压控制电路23的内部电路(基准电压源、运算放大器、比较器等)的操作动态范围，并使得它能够通过被供应有更低的输入信号IN来操作。换句话说，可以在更低电压下操作的微型计算机(例如，在3.3V下操作的微型计算机)然后可以用作输入信号IN的供应源。

另一方面，晶体管P1b的W/L可以被设计为约10μm/1.2μm。电阻器R1b可以被设计为约1kΩ。晶体管P1b两端的电压降(即，在导通状态下晶体管P1b中的漏极-源极电压)可以被设计为约0.02V。

这种设计有助于减小对应于用于栅极控制电路25的内部电源电压的输入电压IN_GATE的电压降。例如，在输入电压IN_GATE用作栅极控制信号SG的高电平的情况下，这使得可以在输入电压IN_GATE更高时减小功率MISFET 9的导通电阻，并且因此抑制高功率输出期间的损耗(发热)。

<关于电路设计的注释>

图11是示出栅极控制电路25如何被连接的示例的示意图。该结构示例的栅极控制电路25包括P沟道MISFET P2(下文中简称为“晶体管P2”)、电阻器R2至R5以及模拟开关SW作为构成用于栅极控制信号SG的输出级的电路元件。

模拟开关SW和电阻器R2的第一端子都连接到负电流防止电路100的输出端子(即，用于输入电压IN_GATE的施加端子)。模拟开关SW的第二端子连接到电阻器R3的第一端子。电阻器R3的第二端子和晶体管P2的源极都连接到电阻器R5的第一端子。电阻器R5的第二端子作为用于栅极控制信号SG的输出端子连接到功率MISFET 9的栅极。晶体管P2的漏极连接到电阻器R4的第一端子。电阻器R2和R4的第二端子都连接到接地端子(即，源电极12)。

这里的负电流防止电路100基本上类似于前面描述的第一实施方式的负电流防止电路，除了图7中的晶体管P1、二极管D1和电阻器R1在这里用晶体管P1b、二极管D1b和电阻器R1b代替。

在该结构示例的栅极控制电路25中，如果输入信号IN处于高电平，则模拟开关SW导通并且晶体管P2关断。因此，充电电流Ichg从输入电极13经由负电流防止电路100、模拟开关SW以及电阻器R3和R5流向功率MISFET9的栅极。因此，未图示的栅极电容被充电；因此，栅极控制信号SG上升到高电平，并且功率MISFET 9导通。现在，输出电流Iout通过功率MISFET 9。

相比之下，如果输入信号IN处于低电平，则模拟开关SW关断，并且晶体管P2导通，因此，放电电流Idchg从MISFET 9的栅极经由电阻器R5、晶体管P2和电阻器R4流向接地端子。因此，未图示的栅极电容被放电；因此，栅极控制信号SG下降到低电平，并且功率MISFET9关断。现在，输入电压IN_GATE经由电阻器R2被下拉。

图12是示出当半导体装置1正常启动(例如，Ta＝160℃，IN＝5V)时观察到的半导体装置1的操作的示例的示意图，从上到下描绘了输入信号IN、栅极控制信号SG、输出电压OUT和输出电流Iout。

如示意图中所示，当半导体装置1正常启动时，响应于输入信号IN上升到高电平，栅极控制信号SG上升到高电平，功率MISFET 9完全导通，并且输出电流Iout通过。现在，输出电压OUT下降到接近接地电位(0V)。

图13是示出当半导体装置1异常启动(例如，Ta＝160℃，IN＝7.5V)时观察到的半导体装置1的操作的示例的示意图，类似于先前提到的图12，从上向下描绘了输入信号IN、栅极控制信号SG、输出电压OUT和输出电流Iout。示意图中的虚线指示正常启动期间的行为(即，图12中所示的行为)。

如示意图中所示，如果由于高温，输入信号IN的高电平电位变得更高，则栅极控制信号SG不会完全上升到其假定的高电平，并且停滞在功率MISFET 9的栅极阈值电压Vth附近(SG≥Vth)。因此，当输出电流Iout通过时，功率MISFET 9不会完全导通。推测原因是栅极电容充电期间的闩锁。

更具体地，当紧接在半导体装置1启动之后栅极电容被充电时，在稳定操作期间远高于电路电流(几十微安)的充电电流Ichg(毫安量级)瞬时通过晶体管P1b。同时，当晶体管P1b的漏-源电压Vds(P1b)变得高于体二极管D2的正向压降电压Vf(D2)时，寄生晶体管Q1可以导通。

此外，如前所述，栅极控制信号SG变得高于功率MISFET 9的栅极阈值电压Vth；因此，功率MISFET 9导通并且输出电压OUT下降。因此，在输出电压OUT变得低于更早提到的闩锁恢复电压Vrec的时刻，伴随晶体管P1b的寄生晶闸管导通并且引起闩锁。

通过相对于布置在充电电流Ichg通过的电流路径中的晶体管P1b(1)将电阻器R3布置在晶体管P1b之前的级中或(2)增加晶体管P1b的沟道宽度W，可以有效地防止在半导体装置1的启动期间的上述闩锁。

图14是示出晶体管P1b的沟道宽度W和通过体二极管D2的主体电流I(D2)之间的关系的示意图。该示意图特别地描绘了在IN＝5V、5.5V、6V、6.5V、7V、7.5V和8V的每种情况下观察到的行为。

在该示意图中，假设充电电流Ichg的方向(即，朝向功率MISFET 9的栅极的方向)是负的，定义体电流I(D2)的极性，无论它是正的还是负的。也就是说，该示意图揭示了，随着晶体管P1b的沟道宽度W增加，通过体二极管D2的主体电流I(D2)的电流值减小。

例如，考虑已经确认的情况，如果体电流I(D2)的电流值小于预定阈值i(例如，35μA)，则当半导体装置1启动时将不会发生闩锁。在这种情况下，如果输入信号IN的最大值(即，可以作为输入信号IN的高电平被施加的最大电压值)为6V，则需要做的是将沟道宽度W设计为使得W≥w1(例如，大约10μA)。对于另一示例，如果输入信号IN的最大值是8V，则沟道宽度W可以被设计为使得W≥w2(例如，大约18μA)。

如上所述，对于被设置在输入电极13和栅极控制电路25之间的晶体管P1b，优选的是进行装置设计使得它具有适合于输入信号IN的最大值的沟道宽度W。

另一方面，被设置在输入电极13和电流/电压控制电路23之间的晶体管P1a在半导体装置1启动时没有暴露于过大浪涌电流的风险。因此，不需要考虑在启动时预防闩锁的措施的装置设计。

<应用于车辆>

图15是示出车辆的一个结构示例的外部视图。该结构示例的车辆X包含电池(图中未示出)和通过从电池被供应电力而操作的各种电子装置X11至X18。

车辆X可以是发动机车辆或电动车辆(xEV，诸如BEV[电池电动车辆]、HEV[混合动力电动车辆]、PHEV/PHV[插电式混合动力电动车辆/插电式混合动力车辆]或FCEV/FCV[燃料电池电动车辆/燃料电池车辆])。

为了方便起见，在示意图中，电子装置X11至X18可以被示出在与它们实际布置的位置不同的位置处。

电子装置X11是执行关于发动机的控制(喷射控制、电子节气门控制、怠速控制、氧传感器加热器控制、自动巡航控制等)或关于马达的控制(转矩控制、动力再生控制等)的电子控制单元。

电子装置X12是控制HID(高强度放电灯)、DRL(日间行车灯)等的点亮和熄灭的灯控制单元。

电子装置X13是执行关于传输的控制的传输控制单元。

电子装置X14是执行关于车辆X的移动的控制(ABS[防抱死制动系统]控制、EPS[电动助力转向]控制、电子悬架控制等)的车身控制单元。

电子装置X15是驱动和控制门锁、防盗报警器等的安全控制单元。

电子装置X16包括在工厂装运阶段作为标准或制造商安装的设备并入车辆X中的电子装置，诸如雨刷器、电动侧视镜、电动窗、阻尼器(减震器)、电动天窗和电动座椅。

电子装置X17包括可选地作为用户安装的设备安装到车辆X的电子装置，例如A/V(音频/视频)设备、汽车导航系统和ETC(电子收费控制系统)。

电子装置X18包括被设置有高耐电压马达的电子装置，诸如车载鼓风机、油泵、水泵和电池冷却风扇。

先前描述的半导体装置1(即，低侧开关LSI)可以内置到电子装置X11至X18中的任一个中。

<附记>

以下是本文描述的各种实施方式的概述。

例如，根据本文公开的内容的一个方面，一种开关装置包括：N型半导体基板；功率MISFET，其构成为将所述N型半导体基板作为其漏极；输入电极，其构成为接收输入信号；控制电路，其构成为根据所述输入信号产生用于所述功率MISFET的栅极控制信号；以及负电流防止电路，其构成为被设置在所述输入电极和所述控制电路之间，以防止负电流流向所述输入电极。所述负电流防止电路包括：P沟道MISFET，所述P沟道MISFET构成为在其漏极朝向所述输入电极并且其源极和背栅极均朝向所述控制电路的情况下连接在所述输入电极与所述控制电路之间，所述P沟道MISFET的栅极被供给固定电位，所述P沟道MISFET的所述背栅极处的电位与所述N型半导体基板的电位分开；以及二极管，其构成为在其阳极朝向所述输入电极并且其阴极朝向所述控制电路的情况下连接在所述输入电极和所述控制电路之间。(第一结构)

在上述第一结构的开关装置中，所述二极管两端的正向压降电压可以低于伴随所述P沟道MISFET的寄生晶体管的导通阈值电压。(第二结构)

在上述第一或第二结构的开关装置中，所述输入信号的最大驱动频率可以被设置在如下的值：该值使得输入信号在从对应于导通时段的逻辑电平变为对应于关断时段的逻辑电平之后，直到所述功率MISFET的漏极电压变得至少高于闩锁恢复电压为止，才从对应于所述关断时段的所述逻辑电平转变回对应于所述导通时段的所述逻辑电平。(第三结构)

在上述第一至第三结构中的任一个的开关装置中，所述控制电路可以包括：电流/电压控制电路，其构成为产生各种电流和电压作为与所述输入信号相对应的电信号；以及栅极控制电路，其构成为根据来自所述电流/电压控制电路的所述电信号产生所述栅极控制信号。(第四结构)

在上述第四结构的开关装置中，所述负电流防止电路可以包括所述P沟道MISFET和所述二极管，所述P沟道MISFET和所述二极管在所述输入电极与所述电流/电压控制电路之间各有一个，并且所述P沟道MISFET和所述二极管在所述输入电极与所述栅极控制电路之间各有一个。(第五结构)

在上述第五结构的开关装置中，被设置在所述输入电极与所述栅极控制电路之间的所述P沟道MISFET可以具有与输入信号的最大值相对应的沟道宽度。(第六结构)

在上述第一至第六结构中的任一个的开关装置中，所述负电流防止电路还可以包括电阻器，所述电阻器构成为被设置在所述输入电极和所述控制电路之间以限制所述负电流。(第七结构)

上述第一至第七结构中任一个的开关装置还可以包括静电击穿保护元件，其构成为连接在所述输入电极和接地端子之间。(第八结构)

例如，根据本文公开的内容的另一方面，一种电子设备包括：上述第一至第八结构中任一个的开关装置；以及连接到开关装置的负载。(第九结构)

例如，根据本文公开的内容的又一方面，一种车辆包括上述第九结构的电子设备。(第十结构)

<另外的修改>

虽然上述实施方式涉及用于车辆车载使用的低侧开关LSI，但这并不意味着限制本文公开的负电流防止电路的应用范围，其可以应用于除了用于车辆车载使用的低侧开关LSI之外的任何低侧开关LSI。

本文公开的各种技术特征可以以不同于上述实施方式的任何方式实施，并且在不脱离其技术创新的精神的情况下允许许多修改。也就是说，上述实施方式应当被理解为在每一个方面都是说明性的而不是限制性的，并且本发明的技术范围不是由上面给出的实施方式的描述而是由所附权利要求限定，并且包含在意义上等同于所要求保护的内容的范围内的任何修改。

附图标记列表

1半导体装置(开关装置)

2半导体层

3第一主面

4第二主面

5A-5D侧面

6输出区域

7输入区域

8区域分开结构

9功率MISFET

10控制器(控制电路)

11漏极电极

12 源电极

13 输入电极

17 栅极控制导体

23电流/电压控制电路

24 保护电路

25 栅极控制电路

26 有源钳位电路

32 恒定电压产生电路

33基准电压/基准电流产生电路

34 过电流保护电路

36 过热保护电路

100 负电流防止电路

201 N型半导体基板

202 N型外延层

203高耐电压P型阱

204 N型阱

205 P型接触区域

206漏极区域(P型)

207源极区域(P型)

208 N型接触区域

209 栅极绝缘层

210 栅极金属层

D1、D1a、D1b二极管

D2 体二极管

DZ 齐纳二极管

L电感负载

P1、P1a、P1b、P2 P沟道MISFET

Q1、Q2寄生晶体管

R、R1-R5、R1a、R1b电阻器

SW模拟开关

X车辆

X11-X18电子设备

ZD1齐纳二极管(静电击穿保护元件)。

Claims (10)

1.一种开关装置，包括：

N型半导体基板；

功率MISFET，其构成为将所述N型半导体基板作为其漏极；

输入电极，其构成为接收输入信号；

控制电路，其构成为根据所述输入信号产生用于所述功率MISFET的栅极控制信号；以及

负电流防止电路，其构成为被设置在所述输入电极和所述控制电路之间，以防止负电流流向所述输入电极，

其中

所述负电流防止电路包括：

P沟道MISFET，其构成为在其漏极朝向所述输入电极并且其源极和背栅极均朝向所述控制电路的情况下连接在所述输入电极与所述控制电路之间，所述P沟道MISFET的栅极被供给固定电位，所述P沟道MISFET的所述背栅极处的电位与所述N型半导体基板的电位分开；以及

二极管，其构成为在其阳极朝向所述输入电极并且其阴极朝向所述控制电路的情况下连接在所述输入电极和所述控制电路之间。

2.根据权利要求1所述的开关装置，其中

所述二极管两端的正向压降电压低于伴随所述P沟道MISFET的寄生晶体管的导通阈值电压。

3.根据权利要求1或2所述的开关装置，其中

所述输入信号的最大驱动频率被设置在如下的值：该值使得所述输入信号在从对应于导通时段的逻辑电平变为对应于关断时段的逻辑电平之后，直到所述功率MISFET的漏极电压变得至少高于闩锁恢复电压为止，才从对应于所述关断时段的所述逻辑电平转变回对应于所述导通时段的所述逻辑电平。

4.根据权利要求1至3中任一项所述的开关装置，其中

所述控制电路包括：

电流/电压控制电路，其构成为产生各种电流和电压作为与所述输入信号相对应的电信号；以及

栅极控制电路，其构成为根据来自所述电流/电压控制电路的所述电信号产生所述栅极控制信号。

5.根据权利要求4所述的开关装置，其中

所述负电流防止电路包括所述P沟道MISFET和所述二极管，

所述P沟道MISFET和所述二极管在所述输入电极与所述电流/电压控制电路之间各有一个，并且

所述P沟道MISFET和所述二极管在所述输入电极与所述栅极控制电路之间各有一个。

6.根据权利要求5所述的开关装置，其中

被设置在所述输入电极与所述栅极控制电路之间的所述P沟道MISFET具有与所述输入信号的最大值相对应的沟道宽度。

7.根据权利要求1至6中任一项所述的开关装置，其中

所述负电流防止电路还包括电阻器，所述电阻器构成为被设置在所述输入电极和所述控制电路之间以限制所述负电流。

8.根据权利要求1至7中任一项所述的开关装置，还包括静电击穿保护元件，所述静电击穿保护元件构成为连接在所述输入电极和接地端子之间。

9.一种电子设备，包括：

根据权利要求1至8中任一项所述的开关装置；以及

负载，所述负载连接到所述开关装置。

10.一种车辆，包括根据权利要求9所述的电子设备。