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CN116936615A - 晶体管结构及其制造方法 - Google Patents

晶体管结构及其制造方法 Download PDF

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CN116936615A
CN116936615A CN202210807041.6A CN202210807041A CN116936615A CN 116936615 A CN116936615 A CN 116936615A CN 202210807041 A CN202210807041 A CN 202210807041A CN 116936615 A CN116936615 A CN 116936615A
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CN
China
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regions
source
doping
gate structure
drain
Prior art date
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Application number
CN202210807041.6A
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廖政华
柯宗杰
林幸如
谢荣裕
杨令武
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Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
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Publication date
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Abstract

本公开提供了一种晶体管结构及其制备方法，该晶体管结构包括衬底、栅极结构、多个第一口袋掺杂区、多个第二口袋掺杂区、多个源极/漏极延伸区与多个源极/漏极区。栅极结构位于衬底上。多个第一口袋掺杂区位于栅极结构旁的衬底中。第一口袋掺杂区的掺杂包括IVA族元素。多个第二口袋掺杂区位于栅极结构旁的衬底中。第二口袋掺杂区的深度大于第一口袋掺杂区的深度。多个源极/漏极延伸区位于多个第一口袋掺杂区中。多个源极/漏极区位于栅极结构旁的衬底中。源极/漏极延伸区位于源极/漏极区与栅极结构之间。

Description

晶体管结构及其制造方法
技术领域
本公开关于一种半导体元件及其制造方法，尤其涉及一种晶体管结构及其制造方法。
背景技术
随着半导体技术的进步，晶体管元件的尺寸也不断地缩小。然而，晶体管元件的掺杂区中的掺杂容易因为热工艺而扩散。如此一来，会造成晶体管元件有效通道长度的缩减，而发生短通道效应(short channel effect)，进而降低晶体管元件的电性特征。
发明内容
本公开提供一种晶体管结构及其制造方法，其可有效地抑制短通道效应。
本公开提出了一种晶体管结构，包括：衬底、栅极结构、多个第一口袋掺杂区(pocket doped region)、多个第二口袋掺杂区、多个源极/漏极延伸区(source/drainextension(SDE)region)与多个源极/漏极区。栅极结构位于衬底上。多个第一口袋掺杂区位于栅极结构旁的衬底中。第一口袋掺杂区的掺杂包括IVA族元素。多个第二口袋掺杂区位于栅极结构旁的衬底中。第二口袋掺杂区的深度大于第一口袋掺杂区的深度。多个源极/漏极延伸区位于多个第一口袋掺杂区中。多个源极/漏极区位于栅极结构旁的衬底中。源极/漏极延伸区位于源极/漏极区与栅极结构之间。
根据本公开的一实施例，在上述晶体管结构中，第一口袋掺杂区的掺杂包括可为碳(C)或锗(Ge)。
根据本公开的一实施例，在上述晶体管结构中，源极/漏极区可连接于源极/漏极延伸区。上述晶体管结构还包括多个间隙壁。多个间隙壁位于栅极结构的侧壁上。源极/漏极延伸区可位于间隙壁下方。
根据本公开的一实施例，在上述晶体管结构中，还包括多个第一接触窗掺杂区(contact doped region)与多个第二接触窗掺杂区。多个第一接触窗掺杂区位于栅极结构旁的衬底中。源极/漏极区可位于第一接触窗掺杂区中。第一接触窗掺杂区的掺杂包括IVA族元素。第二接触窗掺杂区位于多个第一接触窗掺杂区中。第二接触窗掺杂区的深度可大于源极/漏极区的深度。
本公开提出了另一种晶体管结构，包括：衬底、栅极结构、多个源极/漏极区与多个接触窗掺杂区。栅极结构位于衬底上。多个源极/漏极区位于栅极结构旁的衬底中。多个接触窗掺杂区位于栅极结构旁的衬底中。源极/漏极区位于接触窗掺杂区中。接触窗掺杂区的掺杂包括IVA族元素。
本公开提出一种晶体管结构的制造方法，该方法包括以下步骤：提供衬底。在衬底上形成栅极结构。在栅极结构旁的衬底中形成多个第一口袋掺杂区。第一口袋掺杂区的掺杂包括IVA族元素。在栅极结构旁的衬底中形成多个第二口袋掺杂区。第二口袋掺杂区的深度大于第一口袋掺杂区的深度。在多个第一口袋掺杂区中形成多个源极/漏极延伸区。在栅极结构旁的衬底中形成多个源极/漏极区。源极/漏极延伸区位于源极/漏极区与栅极结构之间。
根据本公开的一实施例，在上述晶体管结构的制造方法中，第一口袋掺杂区的形成方法可为冷注入(cold implant)。冷注入的温度可为-20℃至-100℃。
根据本公开的一实施例，在上述晶体管结构的制造方法中，还包括以下步骤。在栅极结构旁的衬底中形成多个第一接触窗掺杂区。源极/漏极区位于第一接触窗掺杂区中。第一接触窗掺杂区的掺杂可包括IVA族元素。
根据本公开的一实施例，在上述晶体管结构的制造方法中，第一接触窗掺杂区的形成方法可为冷注入。冷注入的温度可为-20℃至-100℃。
根据本公开的一实施例所述，在上述晶体管结构的制造方法中，还包括以下步骤。在多个第一接触窗掺杂区中形成多个第二接触窗掺杂区。第二接触窗掺杂区的深度可大于源极/漏极区的深度。
基于上述，在本公开的一些实施例的晶体管结构中，多个源极/漏极延伸区位于多个第一口袋掺杂区中，且第一口袋掺杂区的掺杂包括IVA族元素。因此，可通过第一口袋掺杂区来抑制源极/漏极延伸区中的掺杂扩散出去，以此可有效地抑制短通道效应与击穿效应(punch through effect)，且可降低漏电流。在本公开的一些实施例的晶体管结构中，源极/漏极区位于接触窗掺杂区中，且接触窗掺杂区的掺杂包括IVA族元素。因此，可通过接触窗掺杂区来抑制源极/漏极区中的掺杂扩散出去，以此可有效地抑制短通道效应与击穿效应，且可降低阻值。在本公开的一些实施例的晶体管结构的制造方法中，在多个第一口袋掺杂区中形成多个源极/漏极延伸区，且第一口袋掺杂区的掺杂包括IVA族元素。因此，可通过第一口袋掺杂区来抑制源极/漏极延伸区中的掺杂扩散出去，以此可有效地抑制短通道效应与击穿效应，且可降低漏电流。
为让本公开的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A至图1F为根据本公开的一些实施例的晶体管结构的制造流程剖面图；
附图标记说明：
10：晶体管结构；
100：衬底；
102：隔离结构；
104：栅极结构；
106，124：介电层；
108：导电层；
110：金属硅化物层；
112：硬掩模层；
114，116：口袋掺杂区；
118：源极/漏极延伸区；
120：间隙壁；
122：源极/漏极区；
126，128：接触窗掺杂区；
OP：升口。
具体实施方式
下文列举实施例并配合附图来进行详细地说明，但所提供的实施例并非用以限制本公开所涵盖的范围。为了方便理解，在下述说明中相同的构件将以相同的符号标示来说明。此外，附图仅以说明为目的，并未根据原尺寸作图。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A至图1F为根据本公开的一些实施例的晶体管结构的制造流程剖面图。
请参照图1A，提供衬底100。衬底100可为半导体衬底，如硅衬底。在一些实施例中，可在衬底100中形成隔离结构102。隔离结构102例如是浅沟道隔离(shallow trenchisolation，STI)结构。隔离结构102的材料例如是氧化硅。
接着，在衬底100上形成栅极结构104。栅极结构104可包括介电层106与导电层108。介电层106位于衬底100上。介电层106可用于做为栅介电层。介电层106的材料例如是氧化硅。导电层108位于介电层106上。导电层108可用于作为栅极。导电层108的材料例如是掺杂多晶硅。在一些实施例中，栅极结构104还包括金属硅化物层110与硬掩模层112中的至少一个。金属硅化物层110位于导电层108上。金属硅化物层110的材料例如是硅化钨(WSi)。硬掩模层112位于金属硅化物层110上。硬掩模层112的材料例如是氧化硅。
在一些实施例中，介电层106、导电层108、金属硅化物层110与硬掩模层112的形成方法可包括以下步骤。首先，可依次在衬底100上形成介电材料层(未示出)、导电材料层(未示出)、金属硅化物材料层(未示出)与硬掩模材料层(未示出)。接着，可通过光刻工艺与刻蚀工艺对硬掩模材料层、金属硅化物材料层、导电材料层与介电材料层进行图案化，而形成硬掩模层112、金属硅化物层110、导电层108与介电层106。
请参照图1B，在栅极结构104旁的衬底100中形成多个口袋掺杂区114。在一些实施例中，口袋掺杂区114的深度例如是170埃至300埃。口袋掺杂区114的掺杂包括IVA族元素。口袋掺杂区114的掺杂可包括碳、硅、锗、锡或铅。在一些实施例中，口袋掺杂区114的掺杂可为碳或锗。在本实施例中，口袋掺杂区114的掺杂是以碳为例，但本公开并不以此为限。口袋掺杂区114的形成方法可为冷注入。在本公开的实施例中，术语「冷注入」是指在低温下进行的离子注入工艺。在一些实施例中，用于形成口袋掺杂区114的冷注入的温度可为-20℃至-100℃。在一些实施例中，用于形成口袋掺杂区114的冷注入的注入能量可为5千电子伏特至15千电子伏特。在一些实施例中，用于形成口袋掺杂区114的冷注入的注入剂量可为5×1013原子/平方公分至5×1015原子/平方公分。在一些实施例中，用于形成口袋掺杂区114的冷注入的倾斜角可为3度至15度。在一些实施例中，当口袋掺杂区114的掺杂为碳时，冷注入的气体源可为二氧化碳气体(CO2 gas)。
接着，在栅极结构104旁的衬底100中形成多个口袋掺杂区116。口袋掺杂区116的深度大于口袋掺杂区114的深度。口袋掺杂区116可具有第一导电型(如，N型导电型)。以下，第一导电型与第二导电型可分别为N型导电型与P型导电型中的一个与另一个。在本实施例中，第一导电型是以N型导电型为例，且第二导电型是以P型导电型为例，但本公开并不以此为限。在另一些实施例中，第一导电型可为P型导电型，且第二导电型可为N型导电型。在本实施例中，口袋掺杂区116可具有N型导电型，且口袋掺杂区116的掺杂例如是砷(As)。口袋掺杂区116的形成方法例如是离子注入法。
然后，在多个口袋掺杂区114中形成多个源极/漏极延伸区118。在一些实施例中，源极/漏极延伸区亦可称为「轻掺杂漏极(lightly doped drain，LDD)区」。源极/漏极延伸区118可具有第二导电型(如，P型导电型)。在本实施例中，源极/漏极延伸区118可具有P型导电型，且源极/漏极延伸区118的掺杂例如是硼(B)或二氟化硼(BF2)。源极/漏极延伸区118的形成方法例如是离子注入法。
请参照图1C，可在栅极结构104的侧壁上形成多个间隙壁120。间隙壁120可为单层结构或多层结构。间隙壁120的材料例如是氧化硅、氮化硅或其组合。在一些实施例中，间隙壁120的形成方法可包括以下步骤。首先，可在衬底100、隔离结构102与栅极结构104上共形地形成间隙壁材料层(未示出)。接着，再对间隙壁材料层进行回刻蚀工艺(如，干法刻蚀工艺)，而形成间隙壁120。
然后，在栅极结构104旁的衬底100中形成多个源极/漏极区122。源极/漏极延伸区118位于源极/漏极区122与栅极结构104之间。源极/漏极区122可连接于源极/漏极延伸区118。源极/漏极区122的深度可大于源极/漏极延伸区118的深度。源极/漏极区122可具有第二导电型(如，P型导电型)。在本实施例中，源极/漏极区122可具有P型导电型，且源极/漏极区122的掺杂例如是硼(B)或二氟化硼(BF2)。源极/漏极区122的形成方法例如是离子注入法。
请参照图1D，可在衬底100、隔离结构102、栅极结构104与间隙壁120上形成介电层124。介电层124可为单层结构或多层结构。介电层124的材料例如是氧化硅、氮化硅或其组合。介电层124的形成方法例如是化学气相沉积法。
请参照图1E，可在介电层124中形成多个开口OP。开口OP可暴露出源极/漏极区122。在一些实施例中，可通过光刻工艺与刻蚀工艺移除部分介电层124而形成开口OP。在一些实施例中，在形成开口OP的工艺中，可能移除部分源极/漏极区122。
请参照图1F，可在栅极结构104旁的衬底100中形成多个接触窗掺杂区126。源极/漏极区122位于接触窗掺杂区126中。在一些实施例中，接触窗掺杂区126的深度例如是250埃至400埃。接触窗掺杂区126的掺杂可包括IVA族元素。接触窗掺杂区126的掺杂可包括碳、硅、锗、锡或铅。
在一些实施例中，接触窗掺杂区126的掺杂可为碳或锗。在本实施例中，接触窗掺杂区126的掺杂是以碳为例，但本公开并不以此为限。接触窗掺杂区126的形成方法可为冷注入。在一些实施例中，用于形成接触窗掺杂区126的冷注入的温度可为-20℃至-100℃。在一些实施例中，用于形成接触窗掺杂区126的冷注入的注入能量可为10千电子伏特至20千电子伏特。在一些实施例中，用于形成接触窗掺杂区126的冷注入的注入剂量可为1×1014原子/平方公分至1×1016原子/平方公分。在一些实施例中，用于形成接触窗掺杂区126的冷注入的倾斜角可为0度。在一些实施例中，当接触窗掺杂区126的掺杂碳时，冷注入的气体源可为二氧化碳气体。
接着，可在多个接触窗掺杂区126中形成多个接触窗掺杂区128。接触窗掺杂区128的深度可大于源极/漏极区122的深度。在一些实施例中，接触窗掺杂区128的深度例如是100埃至200埃。接触窗掺杂区128可具有第二导电型(如，P型导电型)。在本实施例中，接触窗掺杂区128可具有P型导电型，且接触窗掺杂区128的掺杂例如是硼(B)或二氟化硼(BF2)。接触窗掺杂区128的形成方法例如是离子注入法。
基于上述可知，在一些实施例的晶体管结构10的制造方法中，在多个口袋掺杂区114中形成多个源极/漏极延伸区118，且口袋掺杂区114的掺杂包括IVA族元素。因此，可通过口袋掺杂区114来抑制源极/漏极延伸区118中的掺杂扩散出去，以此可有效地抑制短通道效应与击穿效应，且可降低漏电流。此外，在一些实施例的晶体管结构10的制造方法中，在栅极结构104旁的衬底100中形成多个接触窗掺杂区126，源极/漏极区122位于接触窗掺杂区126中，且接触窗掺杂区126的掺杂可包括IVA族元素。因此，可通过接触窗掺杂区126来抑制源极/漏极区122中的掺杂扩散出去，以此可有效地抑制短通道效应与击穿效应，且可降低阻值。在一些实施例中，晶体管结构10的制造方法还包括在多个接触窗掺杂区126中形成多个接触窗掺杂区128。由于接触窗掺杂区126可抑制接触窗掺杂区128中的掺杂扩散出去，因此可有效地抑制短通道效应与击穿效应，且可降低阻值。
以下，通过图1F来说明上述实施例的晶体管结构10。此外，虽然晶体管结构10的形成方法是以上述方法为例来进行说明，但本公开并不以此为限。
请参照图1F，晶体管结构10包括衬底100、栅极结构104、多个口袋掺杂区114、多个口袋掺杂区116、多个源极/漏极延伸区118与多个源极/漏极区122。晶体管结构10可为P型金属氧化物半导体(P-type metal oxide semiconductor，PMOS)晶体管结构或N型金属氧化物半导体(N-type metal oxide semiconductor，NMOS)晶体管结构。在本实施例中，晶体管结构10是以P型金属氧化物半导体晶体管结构为例，但本公开并不以此为限。栅极结构104位于衬底100上。多个口袋掺杂区114位于栅极结构104旁的衬底100中。口袋掺杂区114的掺杂包括IVA族元素。多个口袋掺杂区116位于栅极结构104旁的衬底100中。口袋掺杂区116的深度大于口袋掺杂区114的深度。多个源极/漏极延伸区118位于多个口袋掺杂区114中。多个源极/漏极区122位于栅极结构104旁的衬底100中。源极/漏极延伸区118位于源极/漏极区122与栅极结构104之间。
在一些实施例中，晶体管结构10还包括多个接触窗掺杂区126。多个接触窗掺杂区126位于栅极结构104旁的衬底100中。源极/漏极区122可位于接触窗掺杂区126中。接触窗掺杂区126的掺杂可包括IVA族元素。在一些实施例中，晶体管结构10还包括多个接触窗掺杂区128。多个接触窗掺杂区128位于多个接触窗掺杂区126中。接触窗掺杂区128的深度可大于源极/漏极区122的深度。在一些实施例中，晶体管结构10还包括多个间隙壁120。多个间隙壁120位于栅极结构104的侧壁上。源极/漏极延伸区118可位于间隙壁120下方。
在上述实施例中，虽然晶体管结构10同时包括口袋掺杂区114与接触窗掺杂区126，但本公开并不以此为限。在另一些实施例中，晶体管结构10包括口袋掺杂区114，但不包括接触窗掺杂区126。在另一些实施例中，晶体管结构10包括接触窗掺杂区126，但不包括口袋掺杂区114。
在一些实施例中，晶体管结构10可应用于阵列下互补式金属氧化物半导体(complementary metal oxide semiconductor(CMOS)under array，CuA)的架构或邻近阵列的互补式金属氧化物半导体(CMOS near array，CnA)的架构中。
此外，晶体管结构10中的其余构件可参照上述实施例的说明。另外，晶体管结构10中的各构件的详细内容(如，材料与形成方法等)已在上述实施例进行详尽地说明，在此不再说明。
基于上述可知，在一些实施例的晶体管结构10中，多个源极/漏极延伸区118位于多个口袋掺杂区114中，且口袋掺杂区114的掺杂包括IVA族元素。因此，可通过口袋掺杂区114来抑制源极/漏极延伸区118中的掺杂扩散出去，以此可有效地抑制短通道效应与击穿效应，且可降低漏电流。在一些实施例的晶体管结构10中，源极/漏极区122位于接触窗掺杂区126中，且接触窗掺杂区126的掺杂包括IVA族元素。因此，可通过接触窗掺杂区126来抑制源极/漏极区122中的掺杂扩散出去，以此可有效地抑制短通道效应与击穿效应，且可降低阻值。在一些实施例中，晶体管结构10还包括多个接触窗掺杂区128，且多个接触窗掺杂区128位于多个接触窗掺杂区126中。由于接触窗掺杂区126可抑制接触窗掺杂区128中的掺杂扩散出去，因此可有效地抑制短通道效应与击穿效应，且可降低阻值。
综上所述，在上述实施例的晶体管结构及其制造方法中，由于包括IVA族元素的掺杂区可抑制源极/漏极延伸区及/或源极/漏极区中的掺杂扩散出去，因此可有效地抑制短通道效应。
虽然本公开已以实施例公开如上，然其并非用以限定本公开，任何所属技术领域中技术人员，在不脱离本公开的精神和范围内，当可作些许的更动与润饰，故本公开的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种晶体管结构，其特征在于，包括：
衬底；
栅极结构，位于所述衬底上；
多个第一口袋掺杂区，位于所述栅极结构旁的所述衬底中，其中所述第一口袋掺杂区的掺杂包括IVA族元素；
多个第二口袋掺杂区，位于所述栅极结构旁的所述衬底中，其中所述第二口袋掺杂区的深度大于所述第一口袋掺杂区的深度；
多个源极/漏极延伸区，位于多个所述第一口袋掺杂区中；以及
多个源极/漏极区，位于所述栅极结构旁的所述衬底中，其中所述源极/漏极延伸区位于所述源极/漏极区与所述栅极结构之间。
2.根据权利要求1所述的晶体管结构，其中所述第一口袋掺杂区的掺杂包括碳或锗。
3.根据权利要求1所述的晶体管结构，其中所述源极/漏极区连接于所述源极/漏极延伸区，且所述晶体管结构还包括：
多个间隙壁，位于所述栅极结构的侧壁上，其中所述源极/漏极延伸区位于所述间隙壁下方。
4.根据权利要求1所述的晶体管结构，还包括：
多个第一接触窗掺杂区，位于所述栅极结构旁的所述衬底中，其中所述源极/漏极区位于所述第一接触窗掺杂区中，且所述第一接触窗掺杂区的掺杂包括所述IVA族元素；以及
多个第二接触窗掺杂区，位于多个所述第一接触窗掺杂区中，其中所述第二接触窗掺杂区的深度大于所述源极/漏极区的深度。
5.一种晶体管结构，其特征在于，包括：
衬底；
栅极结构，位于所述衬底上；
多个源极/漏极区，位于所述栅极结构旁的所述衬底中；以及
多个接触窗掺杂区，位于所述栅极结构旁的所述衬底中，其中所述源极/漏极区位于所述接触窗掺杂区中，且所述接触窗掺杂区的掺杂包括IVA族元素。
6.一种晶体管结构的制造方法，其特征在于，包括：
提供衬底；
在所述衬底上形成栅极结构；
在所述栅极结构旁的所述衬底中形成多个第一口袋掺杂区，其中所述第一口袋掺杂区的掺杂包括IVA族元素；
在所述栅极结构旁的所述衬底中形成多个第二口袋掺杂区，其中所述第二口袋掺杂区的深度大于所述第一口袋掺杂区的深度；
在多个所述第一口袋掺杂区中形成多个源极/漏极延伸区；以及
在所述栅极结构旁的衬底中形成多个源极/漏极区，其中所述源极/漏极延伸区位于所述源极/漏极区与所述栅极结构之间。
7.根据权利要求6所述的晶体管结构的制造方法，其中所述第一口袋掺杂区的形成方法包括冷注入，且所述冷注入的温度为-20℃至-100℃。
8.根据权利要求6所述的晶体管结构的制造方法，还包括：
在所述栅极结构旁的所述衬底中形成多个第一接触窗掺杂区，其中所述源极/漏极区位于所述第一接触窗掺杂区中，且所述第一接触窗掺杂区的掺杂包括所述IVA族元素。
9.根据权利要求8所述的晶体管结构的制造方法，其中所述第一接触窗掺杂区的形成方法包括冷注入，且所述冷注入的温度为-20℃至-100℃。
10.根据权利要求8所述的晶体管结构的制造方法，还包括：
在多个所述第一接触窗掺杂区中形成多个第二接触窗掺杂区，其中所述第二接触窗掺杂区的深度大于所述源极/漏极区的深度。
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