[go: up one dir, main page]

CN116936518A - 半导体结构及其制造方法 - Google Patents

半导体结构及其制造方法 Download PDF

Info

Publication number
CN116936518A
CN116936518A CN202210544021.4A CN202210544021A CN116936518A CN 116936518 A CN116936518 A CN 116936518A CN 202210544021 A CN202210544021 A CN 202210544021A CN 116936518 A CN116936518 A CN 116936518A
Authority
CN
China
Prior art keywords
layer
insulating layer
dielectric layer
semiconductor
growth rate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210544021.4A
Other languages
English (en)
Inventor
高庆良
吴文杰
柯立苓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN116936518A publication Critical patent/CN116936518A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

一种半导体结构的制造方法包括：在绝缘层上形成介电层；蚀刻绝缘层及介电层，使绝缘层及介电层中具有开口，其中绝缘层的内侧壁与底部以及介电层的内侧壁从开口中裸露；注入复数个掺杂物于绝缘层的内侧壁与底部以及介电层的内侧壁上；以及在开口中及介电层上形成半导体层，其中半导体层形成在绝缘层上的第一生长速率不同于半导体层形成在介电层上的第二生长速率。当半导体层形成在开口中时，半导体层将不具有长条状的缝隙，可改善半导体层漏电及效能不佳等问题，因此提高了半导体结构的整体效能。

Description

半导体结构及其制造方法
技术领域
本发明关于一种半导体结构及一种半导体结构的制造方法。
背景技术
一般而言，半导体结构的基板上通常具有绝缘层与位于绝缘层上的介电层。然而，半导体结构的半导体层通常在绝缘层上形成的速率与在介电层上形成的速率相同。举例来说，在绝缘层与介电层中的开口形成半导体层时，由于沉积特性的关系，半导体层无法完全填满开口，使得形成在开口中的半导体层具有长条状的缝隙。由于缝隙的产生，造成半导体层产生漏电及效能不佳等问题，因此降低了半导体结构的整体效能。
发明内容
本发明的一技术态样为一种半导体结构的制造方法。
根据本发明一实施方式，一种半导体结构的制造方法包括：在绝缘层上形成介电层；蚀刻绝缘层及介电层，使绝缘层及介电层中具有开口，其中绝缘层的内侧壁与底部以及介电层的内侧壁从开口中裸露；注入复数个掺杂物于绝缘层的内侧壁与底部以及介电层的内侧壁上；以及在开口中及介电层上形成半导体层，其中半导体层形成在绝缘层上的第一生长速率不同于半导体层形成在介电层上的第二生长速率。
在本发明一实施方式中，上述形成半导体层使用平衡控制沉积(Balance controldeposition,BCD)法。
在本发明一实施方式中，上述第一生长速率快于第二生长速率。
在本发明一实施方式中，上述半导体层的第一生长速率快于半导体层直接形成于绝缘层的生长速率。
在本发明一实施方式中，上述半导体层的第二生长速率慢于半导体层直接形成于介电层的生长速率。
在本发明一实施方式中，上述注入掺杂物于绝缘层的内侧壁与底部以及介电层的内侧壁上使用硼、磷、砷或锗。
本发明的另一技术态样为一种半导体结构。
根据本发明一实施方式，一种半导体结构包括绝缘层、介电层以及半导体层。绝缘层具有底部及邻接底部的内侧壁。介电层位于绝缘层上。介电层的内侧壁以及绝缘层的底部与内侧壁被注入复数个掺杂物。半导体层覆盖介电层以及绝缘层的底部与内侧壁。掺杂物配置以使半导体层形成在绝缘层上的第一生长速率不同于半导体层形成在介电层上的第二生长速率。
在本发明一实施方式中，上述半导体结构还包括基板。绝缘层位于基板与介电层之间。
在本发明一实施方式中，上述绝缘层与介电层具有不同材质。
在本发明一实施方式中，上述介电层的内侧壁与绝缘层的内侧壁在垂直方向上大致对齐。
在本发明上述实施方式中，半导体结构具有绝缘层、介电层以及半导体层，并且半导体结构的掺杂物配置以使半导体层形成在绝缘层上的第一生长速率不同于半导体层形成在介电层上的第二生长速率。因此，当半导体层形成在开口中时，半导体层将不具有长条状的缝隙，可改善半导体层漏电及效能不佳等问题，因此提高了半导体结构的整体效能。
附图说明
当结合随附诸图阅读时，得自以下详细描述最佳地理解本发明的一实施方式。应强调，根据工业上的标准实务，各种特征并未按比例绘制且仅用于说明目的。事实上，为了论述清楚，可任意地增大或减小各种特征的尺寸。
图1绘示根据本发明一实施方式的半导体结构的剖面图。
图2绘示根据本发明一实施方式的半导体结构的制造方法的流程图。
图3至图5绘示根据本发明一实施方式的半导体结构的制造方法在不同阶段的剖面图。
具体实施方式
以下揭示的实施方式内容提供了用于实施所提供的目标的不同特征的许多不同实施方式，或实例。下文描述了元件和布置的特定实例以简化本案。当然，该等实例仅为实例且并不意欲作为限制。此外，本案可在各个实例中重复元件符号及/或字母。此重复用于简便和清晰的目的，且其本身不指定所论述的各个实施方式及/或配置之间的关系。
诸如“在……下方”、“在……之下”、“下部”、“在……之上”、“上部”等等空间相对术语可在本文中为了便于描述的目的而使用，以描述如附图中所示的一个元件或特征与另一元件或特征的关系。空间相对术语意欲涵盖除了附图中所示的定向之外的在使用或操作中的装置的不同定向。装置可经其他方式定向(旋转90度或以其他定向)并且本文所使用的空间相对描述词可同样相应地解释。
图1绘示根据本发明一实施方式的半导体结构100的剖面图。半导体结构100包括基板110、绝缘层120、介电层130以及半导体层140。在一些实施方式中，半导体结构100的基板110的材质可包括硅。举例来说，基板110具有易加工以及良好的导电性、导热性以及热稳定性等优点。半导体结构100的绝缘层120位于基板110与介电层130之间。举例来说，绝缘层120的材质可包括绝缘材料，例如氮化物、低k介电材料或上述材料的组合。绝缘层120具有底部124及邻接底部124的内侧壁122。半导体结构100的介电层130位于绝缘层120上。举例来说，介电层130的材质可包括介电材料，例如氧化硅、氮化硅、氮氧化硅、高k介电材料或上述材料的组合。
值得注意的是，介电层130的内侧壁132以及绝缘层120的内侧壁122与底部124被注入复数个掺杂物I。在一些实施方式中，注入掺杂物I于绝缘层120的内侧壁122与底部124以及介电层130的内侧壁132上使用硼、磷、砷或锗。半导体结构100的半导体层140覆盖介电层130以及绝缘层120的内侧壁122与底部124。举例来说，半导体结构100的半导体层140可包括掺杂的多晶硅、金属、导电金属氮化物以及上述材料的组合，但并不用以限制本发明。
由于介电层130的内侧壁132以及绝缘层120的内侧壁122与底部124被注入掺杂物I，掺杂物I配置以使半导体层140形成在绝缘层120上的第一生长速率不同于半导体层140形成在介电层130上的第二生长速率。详细来说，第一生长速率快于第二生长速率。半导体层140的第一生长速率快于半导体层140直接形成于绝缘层120的生长速率，并且半导体层140的第二生长速率慢于半导体层140直接形成于介电层130的生长速率。举例来说，使用硼注入绝缘层120的内侧壁122与底部124时，半导体层140的第一生长速率较半导体层140直接形成于绝缘层120的生长速率快约1.55％。使用硼注入介电层130的内侧壁132时，半导体层140的第二生长速率较半导体层140直接形成于介电层130的生长速率慢约0.43％。
在一些实施方式中，半导体结构100的绝缘层120与介电层130具有不同材质。举例来说，绝缘层120的材质可包括绝缘材料，例如氮化物或低k介电材料。介电层130的材质可包括介电材料，例如氧化硅、氮化硅、氮氧化硅或高k介电材料。此外，介电层130的内侧壁132与绝缘层120的内侧壁122在垂直方向V上大致对齐，并且介电层130的顶面134、内侧壁132以及绝缘层120的内侧壁122与底部124形成阶梯状结构。
具体而言，半导体结构100具有基板110、绝缘层120、介电层130以及半导体层140，并且半导体结构100的半导体层140形成在绝缘层120上的第一生长速率不同于半导体层140形成在介电层130上的第二生长速率。因此，当半导体层140形成在开口O(将于图4详细说明)中时，半导体层140将不具有长条状的缝隙，可改善半导体层140漏电及效能不佳等问题，因此提高了半导体结构100的整体效能。
在以下叙述中，将说明半导体结构100的形成方法。已叙述的元件连接关系与材料将不重复赘述，合先叙明。
图2绘示根据本发明一实施方式的半导体结构的制造方法的流程图。半导体结构的形成方法包括下列步骤。首先在步骤S1中，在绝缘层上形成介电层。接着在步骤S2中，蚀刻绝缘层及介电层，使绝缘层及介电层中具有开口，其中绝缘层的内侧壁与底部以及介电层的内侧壁从开口中裸露。之后在步骤S3中，注入复数个掺杂物于绝缘层的内侧壁与底部以及介电层的内侧壁上。接着在步骤S4中，在开口中及介电层上形成半导体层，其中半导体层形成在绝缘层上的第一生长速率不同于半导体层形成在介电层上的第二生长速率。在以下叙述中，将详细说明上述各步骤。
图3至图5绘示根据本发明一实施方式的半导体结构的制造方法在不同阶段的剖面图。请参照图3，首先，在基板110上形成绝缘层120，并在绝缘层120上形成介电层130，使绝缘层120位于基板110与介电层130之间。举例来说，基板110具有易加工以及良好的导电性、导热性以及热稳定性等优点。在一些实施方式中，半导体结构100的绝缘层120与介电层130具有不同材质。绝缘层120的材质可包括绝缘材料，例如氮化物或低k介电材料。介电层130的材质可包括介电材料，例如氧化硅、氮化硅、氮氧化硅或高k介电材料。
请参照图4，在绝缘层120上形成介电层130后，蚀刻基板110上的绝缘层120及介电层130，使绝缘层120及介电层130中具有开口O。绝缘层120的内侧壁122与底部124以及介电层130的内侧壁132从开口O中裸露。在一些实施方式中，可从介电层130正上方往下蚀刻，以在绝缘层120及介电层130中形成开口O。介电层130的内侧壁132与绝缘层120的内侧壁122在垂直方向V上大致对齐，并且介电层130的顶面134、内侧壁132以及绝缘层120的内侧壁122与底部124形成阶梯状结构。
同时参照图1与图5，蚀刻基板110上的绝缘层120及介电层130，使绝缘层120及介电层130中具有开口O后，注入复数个掺杂物I于绝缘层120的内侧壁122与底部124以及介电层130的内侧壁132上。在一些实施方式中，注入掺杂物I于绝缘层120的内侧壁122与底部124以及介电层130的内侧壁132上使用硼、磷、砷或锗。
在注入绝缘层120的内侧壁122与底部124以及介电层130的内侧壁132后，在开口O中及介电层130上形成半导体层140。在一些实施方式中，形成半导体层140使用平衡控制沉积(Balance control deposition,BCD)法。举例来说，平衡控制沉积法可在380度时进行晶种工艺，接着，可在470度时进行第一次沉积半导体层140。此外，半导体结构100的半导体层140可包括掺杂的多晶硅、金属、导电金属氮化物以及上述材料的组合，但并不用以限制本发明。
值得注意的是，半导体结构100的掺杂物I配置以使半导体层140形成在绝缘层120上的第一生长速率不同于半导体层140形成在介电层130上的第二生长速率。在一些实施方式中，第一生长速率快于第二生长速率。也就是说，半导体层140形成在绝缘层120上的速度快于半导体层140形成在介电层130上的速度。这样的设计，可使形成在开口O中的半导体层140不具有长条状的缝隙。不具有长条状的缝隙的半导体层140可改善漏电及效能不佳等问题，可提高半导体结构100的整体效能。
在一些实施方式中，半导体层140的第一生长速率快于半导体层140直接形成于的绝缘层120的生长速率。举例来说，使用硼注入绝缘层120的内侧壁122与底部124时，半导体层140的第一生长速率较半导体层140直接形成于绝缘层120的生长速率快约1.55％。使用磷注入绝缘层120的内侧壁122与底部124时，半导体层140的第一生长速率较半导体层140直接形成于绝缘层120的生长速率快约1.54％。使用砷注入绝缘层120的内侧壁122与底部124时，半导体层140的第一生长速率较半导体层140直接形成于绝缘层120的生长速率快约0.99％。使用锗注入绝缘层120的内侧壁122与底部124时，半导体层140的第一生长速率较半导体层140直接形成于绝缘层120的生长速率快约1.13％。
在一些实施方式中，半导体层140的第二生长速率慢于半导体层140直接形成于介电层130的生长速率。举例来说，使用硼注入介电层130的内侧壁132时，半导体层140的第二生长速率较半导体层140直接形成于介电层130的生长速率慢约0.43％。使用砷注入介电层130的内侧壁132时，半导体层140的第二生长速率较半导体层140直接形成于介电层130的生长速率慢约4.11％。使用锗注入介电层130的内侧壁132时，半导体层140的第二生长速率较半导体层140直接形成于介电层130的生长速率慢约0.53％。
综上所述，半导体结构100具有基板110、绝缘层120、介电层130以及半导体层140，并且半导体结构100的掺杂物I配置以使半导体层140形成在绝缘层120上的第一生长速率不同于半导体层140形成在介电层130上的第二生长速率。因此，当半导体层140形成在开口O(将于图4详细说明)中时，半导体层140将不具有长条状的缝隙，可改善半导体层140漏电及效能不佳等问题，因此提高了半导体结构100的整体效能。
前述概述了几个实施方式的特征，使得本领域技术人员可以更好地理解本发明的态样。本领域技术人员应当理解，他们可以容易地将本发明用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施方式相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等效构造不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围的情况下，它们可以在这里进行各种改变，替换和变更。
【符号说明】
100:半导体结构
110:基板
120:绝缘层
122:内侧壁
124:底部
130:介电层
132:内侧壁
134:顶面
140:半导体层
I:掺杂物
O:开口
S1:步骤
S2:步骤
S3:步骤
S4:步骤
V:垂直方向。

Claims (10)

1.一种半导体结构的制造方法，其特征在于，包含：
在绝缘层上形成介电层；
蚀刻该绝缘层及该介电层，使该绝缘层及该介电层中具有开口，其中该绝缘层的内侧壁与底部以及该介电层的内侧壁从该开口中裸露；
注入复数个掺杂物于该绝缘层的该内侧壁与该底部以及该介电层的该内侧壁上；以及
在该开口中及该介电层上形成半导体层，其中该半导体层形成在该绝缘层上的第一生长速率不同于该半导体层形成在该介电层上的第二生长速率。
2.根据权利要求1所述的方法，其中形成该半导体层使用平衡控制沉积法。
3.根据权利要求1所述的方法，其中该第一生长速率快于该第二生长速率。
4.根据权利要求1所述的方法，其中该半导体层的该第一生长速率快于该半导体层直接形成于该绝缘层的生长速率。
5.根据权利要求1所述的方法，其中该半导体层的该第二生长速率慢于该半导体层直接形成于该介电层的生长速率。
6.根据权利要求1所述的方法，其中注入该些掺杂物于该绝缘层的该内侧壁与该底部以及该介电层的该内侧壁上使用硼、磷、砷或锗。
7.一种半导体结构，其特征在于，包含：
绝缘层，具有底部与邻接该底部的内侧壁；
介电层，位于该绝缘层上，其中该介电层的内侧壁以及该绝缘层的该底部与该内侧壁被注入复数个掺杂物；以及
半导体层，覆盖该介电层以及该绝缘层的该底部与该内侧壁，其中该些掺杂物配置以使该半导体层形成在该绝缘层上的第一生长速率不同于该半导体层形成在该介电层上的第二生长速率。
8.根据权利要求7所述的半导体结构，其中，还包含：
基板，其中该绝缘层位于该基板与该介电层之间。
9.根据权利要求7所述的半导体结构，其中该绝缘层与该介电层具有不同材质。
10.根据权利要求7所述的半导体结构，其中该介电层的该内侧壁与该绝缘层的该内侧壁在垂直方向上大致对齐。
CN202210544021.4A 2022-04-01 2022-05-18 半导体结构及其制造方法 Pending CN116936518A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW111112871A TWI809806B (zh) 2022-04-01 2022-04-01 半導體結構及其製造方法
TW111112871 2022-04-01

Publications (1)

Publication Number Publication Date
CN116936518A true CN116936518A (zh) 2023-10-24

Family

ID=88149624

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210544021.4A Pending CN116936518A (zh) 2022-04-01 2022-05-18 半导体结构及其制造方法

Country Status (2)

Country Link
CN (1) CN116936518A (zh)
TW (1) TWI809806B (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6362040B1 (en) * 2000-02-09 2002-03-26 Infineon Technologies Ag Reduction of orientation dependent oxidation for vertical sidewalls of semiconductor substrates
CN100470841C (zh) * 2005-03-30 2009-03-18 台湾积体电路制造股份有限公司 类平面及类鳍式场效晶体管的晶体管元件及其制造方法
US8415718B2 (en) * 2009-10-30 2013-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming epi film in substrate trench
CN103295901B (zh) * 2012-03-02 2016-08-03 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
US11233120B2 (en) * 2020-04-16 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
TWI809806B (zh) 2023-07-21
TW202341249A (zh) 2023-10-16

Similar Documents

Publication Publication Date Title
KR100657098B1 (ko) 전계 효과 트랜지스터 및 전계 효과 트랜지스터 제조 방법
CN102446972B (zh) 具有带凹口的鳍片结构的晶体管及其制造方法
JP7383760B2 (ja) 半導体装置
CN107887264A (zh) 在半导体条中形成掺杂区
US11251273B2 (en) Non-volatile memory device and method for manufacturing the same
CN101145576A (zh) 沟槽型mos晶体管及其制造方法
US10164037B2 (en) Semiconductor device structure and method for forming the same
CN106024767A (zh) 半导体器件结构的结构和形成方法
CN107564953A (zh) 变容晶体管及其制造方法
TWI749363B (zh) 在閘極與源極/汲極接觸之間具有絕緣層的ｆｉｎｆｅｔ
CN107919281A (zh) 具有非平面侧壁的半导体装置结构
US7888234B2 (en) Method for manufacturing a semiconductor body with a trench and semiconductor body with a trench
CN113053752A (zh) 半导体器件及其制造方法
CN110783409A (zh) 具有低闪烁噪声的半导体装置和其形成方法
TW201637175A (zh) 電容器帶體連接結構及製作方法
CN116936518A (zh) 半导体结构及其制造方法
CN115863411B (zh) 一种屏蔽栅功率器件及其制备方法
CN111384143B (zh) 晶体管结构
CN106558615B (zh) 被保护抵抗闩锁的垂直导电集成电子器件和相关制造工艺
CN113906550A (zh) 一种半导体器件及其制备方法
CN115910795B (zh) 一种屏蔽栅功率器件及其制备方法
CN115172276B (zh) 半导体结构及其形成方法
US10998321B1 (en) Semiconductor device having a stacked nanowire structure disposed over a buried word line and method of manufacturing the same
US20240322032A1 (en) Power mosfet and manufacturing method thereof
CN111863969B (zh) 屏蔽栅沟槽型mosfet器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination