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CN116918477A - 三维存储器件及其形成方法 - Google Patents

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CN116918477A
CN116918477A CN202180002722.9A CN202180002722A CN116918477A CN 116918477 A CN116918477 A CN 116918477A CN 202180002722 A CN202180002722 A CN 202180002722A CN 116918477 A CN116918477 A CN 116918477A
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CN
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forming
layer
contact
memory array
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CN202180002722.9A
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杨远程
周文犀
夏志良
刘威
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Yangtze Memory Technologies Co Ltd
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Yangtze Memory Technologies Co Ltd
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Abstract

一种三维(3D)存储器件包括第一衬底、第一半导体结构和第二半导体结构。第一半导体结构设置在第一衬底上。第一半导体结构包括第二衬底和设置在第二衬底之上的外围器件，并且外围器件面向第一衬底形成。第二半导体结构设置在第一半导体结构上。第二半导体结构包括掺杂半导体层和设置在掺杂半导体层和第一半导体结构之间的存储器阵列结构。

Description

三维存储器件及其形成方法
技术领域
本公开涉及存储器件以及用于形成存储器件的方法，更具体而言，涉及三维(3D)存储器件以及用于形成3D存储器件的方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面半导体器件(例如存储单元)缩放到更小的尺寸。然而，随着半导体器件的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。3D半导体器件架构可以解决一些平面半导体器件中的密度限制，例如闪存器件。
可以通过堆叠半导体晶圆或管芯并将它们垂直互连来形成3D半导体器件，使得所得到的结构用作单个器件从而以与常规平面工艺相比降低的功率和更小的占用面积来实现性能改进。在用于堆叠半导体衬底的各种技术中，键合(例如，混合键合)由于其形成高密度互连的能力而被认为是有前途的技术之一。
发明内容
在一方面，公开了一种3D存储器件。所述3D存储器件包括第一衬底、第一半导体结构和第二半导体结构。第一半导体结构设置在第一衬底上。第一半导体结构包括第二衬底和设置在第二衬底之上的外围器件，并且外围器件面向第一衬底形成。第二半导体结构设置在第一半导体结构上。第二半导体结构包括掺杂半导体层和设置在掺杂半导体层和第一半导体结构之间的存储器阵列结构。
在另一方面，公开了一种系统。所述系统包括被配置为存储数据的3D存储器件和存储器控制器。所述3D存储器件包括第一衬底、第一半导体结构和第二半导体结构。第一半导体结构设置在第一衬底上。第一半导体结构包括第二衬底和设置在第二衬底之上的外围器件，并且外围器件面向第一衬底形成。第二半导体结构设置在第一半导体结构上。第二半导体结构包括掺杂半导体层和设置在掺杂半导体层和第一半导体结构之间的存储器阵列结构。存储器控制器耦合到所述3D存储器件，并且被配置为控制所述3D存储器件的操作。
在又一方面，公开了一种用于形成3D存储器件的方法。形成存储器阵列结构。在存储器阵列结构之上形成第一衬底。形成与第一衬底接触的外围器件。在外围器件之上的第一电介质层中形成第一互连层。在第一电介质层之上形成第二衬底。形成与存储器阵列结构接触的掺杂半导体层。
在再一方面，公开了一种用于形成3D存储器件的方法。在第一衬底上形成第一电介质层。在第一电介质层中形成存储器阵列结构。将第二衬底键合到第一电介质层，第二衬底包括第二电介质层，并且第二电介质层键合到第一电介质层。在第二衬底中形成异质界面。沿着异质界面去除第二衬底的一部分以在存储器阵列结构之上形成第三衬底。形成与第三衬底接触的外围器件。在外围器件和第三衬底之上形成第一互连层。去除第一衬底以暴露存储器阵列结构。形成与存储器阵列结构接触的掺杂半导体层。
在再一方面，公开了一种用于形成3D存储器件的方法。在第一衬底上形成第一电介质层。在第一电介质层中形成存储器阵列结构。将复合衬底键合到第一电介质层，复合衬底包括第二电介质层，并且将第二电介质层键合到第一电介质层。去除复合衬底的一部分以在存储器阵列结构之上形成第二衬底。形成与第二衬底接触的外围器件。在外围器件和第二衬底之上形成第一互连层。去除第一衬底以暴露存储器阵列结构。形成与存储器阵列结构接触的掺杂半导体层。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开容的各方面，并且与说明书一起进一步用于解释本公开并且使得相关领域技术人员能够实施和使用本公开。
图1示出了根据本公开的一些方面的示例性3D存储器件的横截面。
图2-16示出了根据本公开的一些方面的示例性3D存储器件在制造过程中的不同阶段的横截面。
图17示出了根据本公开的一些方面的用于形成3D存储器件的示例性方法的流程图。
图18示出了根据本公开的一些方面的用于形成3D存储器件的另一示例性方法的流程图。
图19示出了根据本公开的一些方面的用于形成3D存储器件的又一示例性方法的流程图。
图20示出了根据本公开的一些方面的具有存储器件的示例性系统的框图。
图21A示出了根据本公开的一些方面的具有存储器件的示例性存储卡的示图。
图21B示出了根据本公开的一些方面的具有存储器件的示例性固态驱动器(SSD)的示图。
将参考附图来说明本公开。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这样做仅仅是为了说明的目的。因此，在不脱离本公开的范围的情况下，可以使用其他配置和布置。此外，本公开还可以用于各种其他应用。如本公开中所描述的功能和结构特征可以相互地且以未在附图中具体示出的方式组合、调整和修改，使得这些组合、调整和修改在本公开的范围内。
通常，可以至少部分地从上下文中的用法理解术语。例如，至少部分取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在表达排他性的因素集合，而是可以允许存在不一定明确描述的其他因素，这同样至少部分地取决于上下文。
应当容易理解的是，本公开中的“在……上”、“在……上方”和“在……之上”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在……上方”或“在……之上”不仅意味着“在某物上方”或“在某物之上”的含义，而且还可以包括其间没有中间特征或层的“在某物上方”或“在某物之上”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文中使用诸如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等的空间相对术语来描述如图所示的一个元件或特征与另一个(些)元件或特征的关系。除了附图中所示的取向之外，空间相对术语还旨在涵盖器件在使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或在其他取向)并且同样可以相应地解释本文所使用的空间相对描述语。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构之上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或在其顶表面和底表面处的任何一对水平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触部层(其中形成有互连线和/或过孔接触部)以及一个或多个电介质层。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部上的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅，锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“3D存储器件”是指具有在横向取向的衬底上的垂直取向的存储单元晶体管串(本文中称为“存储器串”，例如NAND存储器串)以使得存储器串在相对于衬底的垂直方向上延伸的半导体器件。如本文所使用的，术语“垂直/垂直地”表示标称上垂直于衬底的横向表面。
在一些3D存储器件(例如，3D NAND存储器件)中，器件的堆叠体包括存储器阵列器件和外围器件，例如互补金属氧化物半导体(CMOS)芯片。随着存储器阵列器件中的层的数量不断增加，存储器阵列器件或外围器件的尺寸不断减小。因此，需要减小CMOS芯片的面积以确保阵列效率不会显著降低。
图1示出了根据本公开的一些方面的示例性3D存储器件100的横截面。3D存储器件100包括衬底102、第一半导体结构103、第二半导体结构106和接触部焊盘128。衬底102可以是掺杂半导体层，并且可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或任何其他适当的材料。在一些实施方式中，衬底102可以是硅或玻璃处理晶圆，或可以支撑管芯、部件、晶体管或其他器件的其他适当的材料。在一些实施方式中，3D存储器件100可以是非单片式3D存储器件的一部分，其中部件(例如，外围器件和存储器阵列器件)可以单独地形成在不同的衬底上并且然后被键合。
第一半导体结构103设置在衬底102上。第一半导体结构103包括衬底108和形成在衬底108中的外围器件层104。第一半导体结构103还可以包括形成在外围器件层104上的电介质层118，例如氧化硅。衬底108可以是掺杂单晶硅层。在一些实施方式中，外围器件层104可以包括形成在衬底108中的一个或多个外围器件，并且被配置为控制和感测3D存储器件100。外围器件可以包括用于有助于3D存储器件100的操作的任何适当的数字、模拟和/或混合信号控制和感测电路，包括但不限于页缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压基准，或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。
外围器件层104可以包括形成在衬底108中的晶体管，其中晶体管的全部或部分形成在衬底108中，例如，完全或部分地在衬底108的顶表面下方。应理解，此处使用空间相对术语“下方”来描述形成在衬底108中或部分地形成在衬底108中的晶体管，并且第一半导体结构103可以在图1中翻转。根据一些实施方式，晶体管是高速的且具有先进逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技术节点)。应当理解，在一些实施方式中，外围器件层104还可以包括与先进逻辑工艺兼容的任何其他电路，包括诸如处理器和可编程逻辑器件(PLD)的逻辑电路、或者诸如静态随机存取存储器(SRAM)和动态RAM(DRAM)的存储器电路。
在一些实施方式中，3D存储器件100的第一半导体结构103还包括在外围器件层104与衬底102之间的互连层116以往来于外围器件层104传送电信号。互连层116可以包括多个互连(本文也称为接触部)，包括横向互连线和垂直互连通路(VIA)接触部。如本文所使用的，术语互连可以广泛地包括任何适当类型的互连，例如中段制程(MEOL)互连和后段制程(BEOL)互连。互连层还可以包括一个或多个层间电介质(ILD)层(又称金属间电介质(IMD)层)，其中可以形成互连线和VIA接触部。即，互连层可以包括多个ILD层中的互连线和VIA接触部。互连层中的互连线和VIA接触部可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。互连层中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。
第二半导体结构106设置在第一半导体结构103上。第二半导体结构可以包括衬底122(例如，掺杂多晶硅层)以及存储器阵列结构。在一些实施方式中，3D存储器件100是NAND闪存器件，其中以各自垂直延伸的NAND存储器串的阵列的形式设置存储单元。如图1中所示，存储器阵列结构可以包括存储器堆叠体124和沟道结构126。存储器堆叠体124包括交错的导电层和电介质层，并且导电层可以包括至少一条源极选择栅极线、多条字线和至少一条漏极选择栅极线。
沟道结构126在y方向上垂直延伸穿过存储器堆叠体124。沟道结构126可以包括填充有半导体材料(例如，作为半导体沟道)和电介质材料(例如，作为存储膜)的沟道孔。在一些实施方式中，半导体沟道包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施方式中，存储膜是包括隧穿层、存储层(也称为“电荷捕获层”)和阻挡层的复合层。在一些实施方式中，沟道结构的剩余空间可以部分或完全填充有包括诸如氧化硅的电介质材料的填充层。沟道结构126可以具有圆柱形状(例如，柱形)。根据一些实施方式，填充层、半导体沟道、隧穿层、存储层和阻挡层从柱的中心朝向外表面依次径向排列。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储膜可以包括氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。
衬底122可以是掺杂半导体层，并且可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或任何其他适当的材料。在一些实施方式中，衬底122包括掺杂多晶硅层。在一些实施方式中，衬底122可以电连接多个沟道结构126。例如，掺杂半导体层(衬底122)可以在相同块中的NAND存储器串的阵列的源极之间提供电连接，即，阵列公共源极(ACS)。
在第一半导体结构103和第二半导体结构106之间的键合表面上形成键合界面120。在一些实施方式中，在第一半导体结构103的电介质层118(例如，氧化硅)和第二半导体结构106的电介质层(例如，氧化硅)之间形成键合界面120。第一接触部焊盘128设置在第二半导体结构106上，并且电耦合到第二半导体结构106的掺杂多晶硅层(衬底122)。
在一些实施方式中，在第一半导体结构103和第二半导体结构106之间形成穿硅接触部(TSC)结构132和TSC结构134。如图1所示，存储器堆叠体124的至少一个导电层(字线)电耦合到TSC结构132。在一些实施方式中，外围器件层104包括具有第一源极/漏极端子112、第二源极/漏极端子114以及栅极端子110的晶体管。第一源极/漏极端子112可以通过互连层116、TSC结构134、穿阵列接触部(through array contact，TAC)136和VIA结构138电连接到接触部焊盘130。
图2-16示出了根据本公开的一些方面的示例性3D存储器件100在制造过程中的不同阶段的横截面。图17示出了根据本公开的一些方面的用于形成3D存储器件100的示例性方法200的流程图。为了更好地描述本公开，将一起讨论图2-16中的3D存储器件100的横截面和图17中的方法200。应当理解，方法200中所示的操作不是详尽无遗的，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图2-16和图17所示的不同顺序执行。
如图2和图17的操作202所示，在衬底上形成存储器阵列结构。衬底包括载体衬底150、形成在载体衬底150上的第一停止层152以及形成在第一停止层152上的第二停止层154。当从背面蚀刻沟道结构的存储膜时，第二停止层154可以用作蚀刻停止层，因此可以包括不同于在存储膜中使用的氧化硅的任何适当的材料，例如多晶硅或氮化硅。当从正面蚀刻沟道孔时，第一停止层152可以用作蚀刻停止层，因此可以包括相对于直接位于第一停止层152上的材料具有高蚀刻选择性(例如，大于约5)的任何适当的材料，例如氧化硅或多晶硅。应理解，也可以在载体衬底150上形成更多的停止层。例如，蚀刻停止层也可以形成在载体衬底150上，其在从背面去除载体衬底150时用作蚀刻停止层。
为了在载体衬底150上形成存储器阵列结构(第二半导体结构106)，在一些实施方式中，形成在x方向上延伸的包括在第二停止层154上交错的多个电介质层和多个牺牲层的电介质堆叠体。沟道结构126形成为垂直延伸穿过电介质堆叠体与第二停止层154接触。然后，可以用多个导电层替换多个牺牲层以形成字线。在一些实施方式中，每个电介质层可以包括氧化硅层，并且每个牺牲层可以包括氮化硅层。电介质堆叠体可以通过一种或多种薄膜沉积工艺形成，包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。在一些实施方式中，通过在第二停止层154上沉积诸如氧化硅的电介质材料而在第二停止层154和电介质堆叠体之间形成焊盘氧化物层(未示出)。
沟道结构126形成为在y方向上垂直延伸穿过电介质堆叠体。在一些实施方式中，可以执行蚀刻工艺以在电介质堆叠体中形成垂直延伸穿过交错的电介质层/牺牲层的沟道孔。在一些实施方式中，用于形成沟道孔的制造工艺可以包括湿法蚀刻和/或干法蚀刻，例如深反应离子蚀刻(DRIE)。在一些实施方式中，沟道孔可以进一步延伸到第二停止层154的顶部部分中。穿过电介质堆叠体的蚀刻工艺可以在第一停止层152的顶表面处停止。然后，可以在沟道接触部上形成包括隧穿层、存储层和阻挡层的存储膜以及半导体沟道。在一些实施方式中，沟道结构126可以不包括沟道接触部。
在一些其他实施方式中，为了在第二停止层154上形成第二半导体结构106，在衬底108上形成包括多条字线的堆叠体结构。然后，形成垂直延伸穿过堆叠体结构与第二停止层154接触的沟道结构126。
如图3和图17的操作204所示，在第二半导体结构106之上形成掺杂半导体层，例如衬底108。掺杂半导体层包括单晶硅。第二半导体结构106包括形成在存储器阵列结构上的电介质层119，并且电介质层119键合到电介质层118。在电介质层119和电介质层118之间的键合表面上形成键合界面120，如图3所示。
在一些实施方式中，在第二半导体结构106上键合衬底108可以包括图4-7中所示的一系列操作。在图4-7中，例如使用剥离工艺将单晶硅层(衬底108)从衬底156(“施主衬底”)转移到第二半导体结构106上。图18是根据本公开的一些方面的用于转移单晶硅层的示例性方法300的流程图。
如图4和图18中的操作302所示，提供包括电介质层118的衬底156，然后将衬底156键合到第二半导体结构106上，如图5所示。衬底156包括单晶硅层。在电介质层118和电介质层119之间的键合表面上形成键合界面120。
如图6和图18中的操作304所示，在衬底156中形成异质界面158。在一些实施方式中，执行离子注入工艺至衬底156中以在衬底156中形成异质界面158，该异质界面158将掺杂单晶硅层(衬底108)与衬底156的剩余部分分离。在一些实施例中，掺杂剂是氢，包括氢离子和/或氢原子。应当理解，也可以使用可以在衬底156中形成异质界面158的任何其他适当的掺杂剂。例如，轻离子注入可以用于将轻离子(例如，质子或氦离子)注入到衬底156中，其随后可以从衬底156中去除。衬底108的厚度，即在y方向上异质界面158和键合界面120之间的距离，可以通过离子注入的各种参数(例如，能量、掺杂剂、剂量、时间等)以及后退火的参数(例如，离子注入之后的热扩散的温度和时间)来控制。在一些实施例中，衬底108的厚度在约1μm和约100μm之间，例如在1μm和100μm之间(例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、15μm、20μm、25μm、30μm、35μm、40μm、45μm、50μm、55μm、60μm、65μm、70μm、75μm、80μm、85μm、90μm、95μm、100μm、由这些值中的任一个为下限所界定的任何范围、或由这些值中的任意两个所限定的任何范围)。厚度的一致性可以通过微调控制在衬底156的整个表面之上注入的掺杂剂来控制。
异质界面158是衬底156中的具有不同材料的两层之间的界面，所述不同材料例如为如图6所示的氢注入的单晶硅和未掺杂单晶硅。异质界面158在衬底156中的存在可以有助于稍后在剥离工艺中的两个材料层的分离，例如衬底108和衬底156的剩余部分。
如图7和图18中的操作306所示，沿异质界面158从衬底108去除衬底156的剩余部分。然后，在第二半导体结构106之上形成衬底108，并且衬底108是掺杂的单晶硅，如图3所示。衬底156的剩余部分沿着衬底156中的异质界面158从衬底108分离以离开衬底108。衬底108保持键合在第二半导体结构106上。
如图7所示，例如，由于在键合界面120处的键合强度大于在异质界面158处的断裂力，所以通过在衬底156上施加机械力沿异质界面158将衬底156与衬底108分离。换言之，衬底156可以沿着异质界面158断裂并从衬底108剥离。结果，可以使用上述剥离工艺将衬底108从其施主衬底(衬底156)转移到第二半导体结构106。在一些实施方式中，在将衬底156从衬底108分离之后，可以在衬底108的表面上进一步执行平坦化操作(例如，化学机械抛光(CMP)工艺)以使衬底108的表面平滑。
在一些实施方式中，将衬底108键合在电介质层119上可以包括图8-10中所示的另一系列操作。在图8-10中，将单晶硅层(衬底108)从复合衬底160转移到电介质层119上。图19是根据本公开的一些方面的用于转移单晶硅层的示例性方法400的流程图。
如图8和图19中的操作402所示，提供复合衬底160，然后将复合衬底160键合在第二半导体结构106上，如图9所示。复合衬底160可以包括电介质层118、单晶硅层166、绝缘层162和顶部上的牺牲层164。在一些实施方式中，复合衬底160可以独立于半导体衬底而作为硅晶圆来制造，例如绝缘体上硅(SOI)晶圆。例如，由单晶硅制成的晶圆可以首先通过从大的圆柱形硅锭切割来提供。然后，可以在晶圆上执行高能量离子注入，以便在晶圆内形成富氧层，随后将其氧化以形成绝缘层162(例如，氧化硅层)。在一些实施方式中，将氧注入到单晶硅晶圆中，并且将其转换成二氧化硅掩埋层(绝缘层162)。电介质层118(例如，氧化硅层)可以进一步形成在单晶硅层108上。由此，获得包括异质材料(例如，单晶硅、氧化硅等)的复合衬底160。
复合衬底160以面对面的方式键合到第二半导体结构106，其中电介质层118和电介质层119键合在一起，并且键合界面120形成在电介质层118和电介质层119之间的键合表面上。
如图10和图19中的操作404所示，去除复合衬底160的一部分以形成掺杂半导体层(衬底108)。在一些实施方式中，复合衬底160的包括牺牲层164和绝缘层162的部分可以随后在剥离工艺中沿着分隔异质材料的层的异质界面(例如，绝缘层162和单晶硅层166之间的界面)断裂并从复合衬底160的其余部分剥离。因此，仅单晶硅层166留在电介质层118和119的顶部上。单晶硅层166的剩余部分形成衬底108，并且衬底108是掺杂单晶硅，如图3所示。
如图11和图17中的操作206所示，在衬底108中形成外围器件层104。外围器件层104可以包括通过稍后形成的互连层116电连接到存储器阵列结构(第二半导体结构106)的多个外围电路。在一些实施方式中，外围器件层104可以包括多个晶体管，如图11所示。每个晶体管可以包括形成在衬底108中作为掺杂区的第一源极/漏极端子112、第二源极/漏极端子114和栅极端子110。在一些实施方式中，还在衬底108中通过湿法蚀刻和/或干法蚀刻以及薄膜沉积形成隔离区(例如，浅沟槽隔离(STI))。晶体管可以在外围器件层104中形成外围电路。在一些实施方式中，具有不同掺杂类型的两个晶体管可以形成CMOS结构，如图11所示。
在一些实施方式中，TSC结构132和134也可以形成在衬底108中并穿透衬底108到达第二半导体结构106。TSC结构132和134可以在异质材料的部件之间提供电连接，例如将外围电路与存储单元组合。在一些实施方式中，TSC结构132和134可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。TSC结构134可以接触第二半导体结构106中的TAC 136，并且TSC结构132可以接触第二半导体结构106中的字线。
如图12和图17中的操作208所示，在外围器件层104上形成互连层116。互连层116可以位于第二源极/漏极端子114上方并通过TSC结构134和TAC 136将其电连接到第二半导体结构106。在一些实施方式中，互连层116还可以连接3D存储器件100中的多个外围器件。在一些实施方式中，互连层116可以包括一个或多个层间电介质(ILD)层以及设置在ILD层中以电连接器件的一个或多个再分布层。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。再分布层可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。
如图13和图17中的操作210所示，在互连层116上形成衬底102。衬底102可以是掺杂半导体层，并且可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或任何其他适当的材料。在一些实施方式中，衬底102可以是硅或玻璃处理晶圆，或可以支撑管芯、部件、晶体管或其他器件的其他适当材料。
接着，如图14和图17中的操作212所示，去除载体衬底150、第一停止层152和第二停止层154以暴露存储器阵列结构。在一些实施方式中，从背面去除载体衬底150直到由第一停止层152(例如，氮化硅或氧化硅层)停止为止。可以使用CMP、研磨、干法蚀刻和/或湿法蚀刻完全去除载体衬底150。在一些实施方式中，剥离载体衬底150。在载体衬底150包括硅并且第一停止层152包括氧化硅的一些实施方式中，使用硅CMP去除载体衬底150，当到达具有不同于硅的材料的第一停止层152(即，用作背面CMP停止层)时，所述硅CMP可以自动停止。在一些实施方式中，使用通过氢氧化四甲铵(TMAH)的湿法蚀刻来去除载体衬底150(硅衬底)，当到达具有不同于硅的材料的第一停止层152(即，用作背面蚀刻停止层)时，所述湿法蚀刻自动停止。第一停止层152可以确保载体衬底150的完全去除，而不用考虑减薄之后的厚度一致性。
在一些实施方式中，第一停止层152可以使用利用适当的蚀刻剂(例如，磷酸和氢氟酸)的湿法蚀刻来去除，直到由具有与第一停止层152不同的材料(例如，氮化硅)的第二停止层154停止为止。在一些实施方式中，在使用通过磷酸的湿法蚀刻去除第一停止层152之后去除第二停止层154。
如图15和图17中的操作214所示，在暴露的存储器阵列结构之上形成衬底122。衬底122与半导体沟道的暴露部分接触。在一些实施方式中，为了形成衬底122，使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其他适当工艺或其任何组合)将半导体层(例如，多晶硅)沉积在暴露的存储器阵列结构上。沉积的半导体层可以使用离子注入和/或热扩散利用N型掺杂剂(例如P、As或Sb)掺杂。
在一些实施方式中，局部地激活衬底122和半导体沟道的与衬底122接触的部分。在一些实施方式中，为了局部激活，在具有掺杂半导体层(衬底122)和半导体沟道的部分的受限区域中施加热以激活掺杂半导体层和半导体沟道的部分中的掺杂剂。受限区域可以在堆叠体结构和掺杂半导体层之间。在一些实施方式中，在激活之后，掺杂半导体层的掺杂浓度和半导体沟道的与掺杂半导体层接触的部分的掺杂浓度均在1019cm-3和1021cm-3之间。
在一些实施方式中，在具有掺杂半导体层和半导体沟道的部分的受限区域中施加热以激活其中的掺杂剂，例如N型掺杂剂(例如，P、As或Sb)。可以通过任何适当的技术(例如，退火、激光、超声或任何其他适当的热处理)来施加和聚焦热。局部激活工艺可以激活掺杂到衬底122和半导体沟道的部分中的掺杂剂。
如图16和图17中的操作216所示，在第二半导体结构106下方形成接触部焊盘128和130。接触部焊盘128通过VIA结构140与阵列公共源极(ACS)(衬底122)电接触。接触部焊盘130通过互连层116、TSC结构134、TAC 136和VIA结构138与第一源极/漏极端子112电接触。
存储器阵列结构(第二半导体结构106)形成在接触部焊盘128/130和包括一个或多个外围器件的外围器件层104之间。换言之，3D存储器件100处于“核心在外围下方(coreunder periphery)”(CUP)架构中，并且且该结构从存储器阵列结构的底侧焊盘输出。另外，外围器件的有源层(例如，外围器件层104的衬底108)通过转移键合方法300或400键合到第二半导体结构106，并且外围器件可以通过TSC结构132或134电连接到存储器阵列结构。由于在完成存储器阵列结构的制造过程之后，将外围器件层104键合到存储器阵列结构上，因此外围器件层104中的外围器件可以避免在存储器阵列结构的制造过程中通常使用的高温下被处理。因此，可改进外围器件的可靠性，并且外围器件中所使用的导电材料也可以具有更多的选择。例如，由于将不在高温下处理外围器件，因此外围器件层104或互连层116中的导线或导电层可以由Cu形成，以改进3D存储器件100的可靠性和性能。
图20示出了根据本公开的一些方面的具有存储器件的示例性系统500的框图。系统500可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或其中具有存储的任何其他适当的电子设备。如图20所示，系统500可以包括主机508和具有一个或多个存储器件504和存储器控制器506的存储器系统502。主机508可以是电子设备的处理器，例如中央处理单元(CPU)，或者片上系统(SoC)，例如应用处理器(AP)。主机508可以被配置为将数据发送到存储器件504或从其接收数据。
存储器件504可以是本公开中所公开的任何存储器件。如上文详细公开的，存储器件504(例如，NAND闪存器件)可以在对位线放电的放电操作中具有受控且预定义的放电电流。根据一些实施方式，存储器控制器506耦合到存储器件504和主机508，并且被配置为控制存储器件504。存储器控制器506可以管理存储在存储器件504中的数据并且与主机508通信。例如，存储器控制器506可以耦合到存储器件504(例如，上文描述的3D存储器件100)，并且存储器控制器506可以被配置为通过外围器件层104、互连层116和接触部焊盘128控制存储器阵列结构106的操作。通过形成根据本公开的结构，3D存储器件100的信号可以从外围器件的上侧焊盘输出。另外，可以改进外围器件的可靠性，并且外围器件中所使用的导电材料也可以具有更多的选择。
在一些实施方式中，存储器控制器506被设计用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于诸如个人计算机、数码相机、移动电话等电子设备中的其他介质。在一些实施方式中，存储器控制器506被设计用于在高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作，所述SSD和eMMC用作移动设备(例如，智能电话、平板电脑、膝上型计算机等)和企业存储阵列的数据存储。存储器控制器506可以被配置为控制存储器件504的操作，例如读取、擦除和编程操作。存储器控制器506还可以被配置为管理关于存储器件504中存储的或要存储的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器506还被配置为针对从存储器件504中读取的数据或向其写入的数据处理纠错码(ECC)。也可以由存储器控制器506执行任何其他适当的功能，例如，格式化存储器件504。存储器控制器506可以根据特定通信协议与外部设备(例如，主机508)通信。例如，存储器控制器506可以通过各种接口协议中的至少一种与外部设备通信，所述接口协议例如为USB协议、MMC协议、外围部件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、火线协议等。
存储器控制器506和一个或多个存储器件504可以集成到各种类型的存储装置中，例如，包括在相同的封装中，如通用闪存(UFS)封装或eMMC封装。即，存储器系统502可以实施并封装到不同类型的终端电子产品中。在如图21A所示的一个示例中，存储器控制器506和单个存储器件504可以集成到存储卡602中。存储卡602可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储卡602还可以包括将存储卡602与主机(例如，图20中的主机508)耦合的存储卡连接器604。在如图21B所示的另一示例中，存储器控制器506和多个存储器件504可以集成到SSD 606中。SSD 606还可以包括将SSD 606与主机(例如，图20中的主机508)耦合的SSD连接器608。在一些实施方式中，SSD 606的存储容量和/或操作速度大于存储卡602的存储容量和/或操作速度。
根据本公开的一方面，公开了一种3D存储器件。所述3D存储器件包括第一衬底、第一半导体结构和第二半导体结构。第一半导体结构设置在第一衬底上。第一半导体结构包括第二衬底和设置在第二衬底之上的外围器件，并且外围器件面向第一衬底形成。第二半导体结构设置在第一半导体结构上。第二半导体结构包括掺杂半导体层和设置在掺杂半导体层和第一半导体结构之间的存储器阵列结构。
在一些实施方式中，所述3D存储器件还包括互连层。第二半导体结构设置在互连层和第一半导体结构之间，并且第一接触部焊盘形成在电耦合到第二半导体结构的掺杂半导体层的互连层中。在一些实施方式中，所述3D存储器件还包括第一半导体结构和第二半导体结构之间的键合界面。在一些实施方式中，第二衬底包括设置在第一衬底和掺杂半导体层之间的单晶硅层。
在一些实施方式中，存储器阵列结构还包括具有多个交错的导电层和电介质层的存储器堆叠体以及延伸穿过存储器堆叠体的沟道结构。沟道结构包括存储膜和半导体沟道。半导体沟道与掺杂半导体层接触。
在一些实施方式中，所述3D存储器件还包括设置在第一半导体结构和第二半导体结构之间的第一穿硅接触部结构。导电层中的至少一个通过第一穿硅接触部结构电耦合到外围器件。在一些实施方式中，所述3D存储器件还包括设置在第一半导体结构和第二半导体结构之间的第二穿硅接触部结构，以及延伸穿过第二半导体结构的穿阵列连接线。外围器件通过第二穿硅接触部结构和穿阵列连接线电耦合到互连层中的第二接触部焊盘。
在一些实施方式中，所述外围器件还包括晶体管，并且第二接触部焊盘通过第二穿硅接触部结构和穿阵列连接线电耦合到晶体管的第一源极/漏极端子。
根据本公开的另一方面，公开了一种系统。所述系统包括被配置为存储数据的3D存储器件和存储器控制器。所述3D存储器件包括第一衬底、第一半导体结构和第二半导体结构。第一半导体结构设置在第一衬底上。第一半导体结构包括第二衬底和设置在第二衬底之上的外围器件，并且外围器件面向第一衬底形成。第二半导体结构设置在第一半导体结构上。第二半导体结构包括掺杂半导体层和设置在掺杂半导体层和第一半导体结构之间的存储器阵列结构。存储器控制器耦合到所述3D存储器件，并且被配置为控制所述3D存储器件的操作。
根据本公开的又一方面，公开了一种用于形成3D存储器件的方法。形成存储器阵列结构。在存储器阵列结构上方形成第一衬底。形成与第一衬底接触的外围器件。在外围器件之上的第一电介质层中形成第一互连层。在第一电介质层之上形成第二衬底。形成与存储器阵列结构接触的掺杂半导体层。
在一些实施方式中，在掺杂半导体层之上形成第二互连层。第二互连层的第一接触部焊盘电耦合到掺杂半导体层。在一些实施方式中，形成包括多个电介质层和与多个电介质层交错的多个牺牲层的电介质堆叠体。形成垂直延伸穿过电介质堆叠体的沟道结构。用多个导电层替换多个牺牲层。
在一些实施方式中，形成包括多条字线的堆叠体结构。形成垂直延伸穿过堆叠体结构的沟道结构。
在一些实施方式中，提供包括第二电介质层的第三衬底。第三衬底通过第二电介质层以面对面的方式键合到存储器阵列结构。在第三衬底中形成异质界面。沿着异质界面去除第三衬底的一部分以形成第一衬底。在一些实施方式中，在第三衬底中形成异质界面包括将掺杂剂注入到第三衬底中。在一些实施方式中，掺杂剂包括氢。
在一些实施方式中，复合衬底键合在存储器阵列结构上。去除复合衬底的一部分以形成第一衬底。在一些实施方式中，复合衬底包括绝缘体上硅(SOI)衬底，所述SOI衬底包括单晶硅层、绝缘层和单晶硅衬底。在一些实施方式中，从复合衬底去除单晶硅层上方的单晶硅衬底和绝缘层以形成第一衬底。
在一些实施方式中，在第一衬底中形成晶体管。所述晶体管包括栅极结构、第一源极/漏极端子和第二源极/漏极端子。在一些实施方式中，形成穿透第一衬底的第一穿硅接触部结构。存储器阵列结构通过第一穿硅接触部结构电耦合到外围器件。在一些实施方式中，第一穿硅接触部结构与外围器件电连接。
在一些实施方式中，形成穿透第一衬底的第二穿硅接触部结构。形成延伸穿过存储器阵列结构的穿阵列连接线。外围器件的第一源极/漏极端子通过第二穿硅接触部结构和穿阵列连接线电耦合到第二互连层中的第二接触部焊盘。在一些实施方式中，去除存储器阵列结构的一部分以暴露沟道结构的一部分。
在一些实施方式中，形成与沟道结构的暴露部分接触的掺杂半导体层。局部激活掺杂半导体层和沟道结构的与掺杂半导体层接触的部分。在一些实施方式中，在具有掺杂半导体层和沟道结构的部分的区域中施加热，以激活掺杂半导体层和沟道结构的部分中的掺杂剂。在一些实施方式中，对暴露的存储器阵列结构执行注入操作。
根据本公开的再一方面，公开了一种用于形成3D存储器件的方法。在第一衬底上形成第一电介质层。在第一电介质层中形成存储器阵列结构。将第二衬底键合到第一电介质层，第二衬底包括第二电介质层，并且第二电介质层键合到第一电介质层。在第二衬底中形成异质界面。沿着异质界面去除第二衬底的一部分以在存储器阵列结构之上形成第三衬底。形成与第三衬底接触的外围器件。在外围器件和第三衬底之上形成第一互连层。去除第一衬底以暴露出存储器阵列结构。形成与存储器阵列结构接触的掺杂半导体层。
在一些实施方式中，在掺杂半导体层之上形成第二互连层。第二互连层的第一接触部焊盘电耦合到掺杂半导体层。在一些实施方式中，在第一衬底上形成包括交错的多个电介质层和多个牺牲层的电介质堆叠体。形成垂直延伸穿过电介质堆叠体与第一衬底接触的沟道结构。用多个导电层替换多个牺牲层。
在一些实施方式中，在第一衬底上形成包括多条字线的堆叠体结构。形成垂直延伸穿过堆叠体结构与第一衬底接触的沟道结构。
在一些实施方式中，在第三衬底中形成异质界面包括将掺杂剂注入到第三衬底中。在一些实施方式中，掺杂剂包括氢。
在一些实施方式中，在第三衬底中形成晶体管。所述晶体管包括栅极结构、第一源极/漏极端子和第二源极/漏极端子。在一些实施方式中，形成穿透第三衬底的第一穿硅接触部结构。存储器阵列结构通过第一穿硅接触部结构电耦合到外围器件。在一些实施方式中，第一穿硅接触部结构与外围器件电连接。
在一些实施方式中，形成穿透第三衬底的第二穿硅接触部结构。形成延伸穿过存储器阵列结构的穿阵列连接线。外围器件的第一源极/漏极端子通过第二穿硅接触部结构和穿阵列连接线电耦合到第二互连层中的第二接触部焊盘。在一些实施方式中，依次去除第一衬底、和存储器阵列结构的一部分以暴露沟道结构的一部分。
在一些实施方式中，形成与沟道结构的暴露部分接触的第二掺杂半导体层。局部激活掺杂半导体层和沟道结构的与掺杂半导体层接触的部分。在一些实施方式中，在具有掺杂半导体层和沟道结构的部分的区域中施加热，以激活掺杂半导体层和沟道结构的部分中的掺杂剂。在一些实施方式中，对暴露的存储器阵列结构执行注入操作。
根据本公开的再一方面，公开了一种用于形成3D存储器件的方法。在第一衬底上形成第一电介质层。在第一电介质层中形成存储器阵列结构。将复合衬底键合到第一电介质层，复合衬底包括第二电介质层，并且将第二电介质层键合到第一电介质层。去除复合衬底的一部分以在存储器阵列结构之上形成第二衬底。形成与第二衬底接触的外围器件。在外围器件和第二衬底之上形成第一互连层。去除第一衬底以暴露存储器阵列结构。形成与存储器阵列结构接触的掺杂半导体层。
在一些实施方式中，在掺杂半导体层之上形成第二互连层。第二互连层的第一接触部焊盘电耦合到掺杂半导体层。在一些实施方式中，在第一衬底上形成包括交错的多个电介质层和多个牺牲层的电介质堆叠体。形成垂直延伸穿过电介质堆叠体与第一衬底接触的沟道结构。用多个导电层替换多个牺牲层。
在一些实施方式中，在第一衬底上形成包括多条字线的堆叠体结构。形成垂直延伸穿过堆叠体结构与第一衬底接触的沟道结构。
在一些实施方式中，复合衬底包括绝缘体上硅(SOI)衬底，所述SOI衬底包括单晶硅层、绝缘层和单晶硅衬底。在一些实施方式中，从复合衬底去除单晶硅层上方的单晶硅衬底和绝缘层以形成第二衬底。
在一些实施方式中，在第二衬底中形成晶体管。所述晶体管包括栅极结构、第一源极/漏极端子和第二源极/漏极端子。在一些实施方式中，形成穿透第二衬底的第一穿硅接触部结构。存储器阵列结构通过第一穿硅接触部结构电耦合到外围器件。在一些实施方式中，第一穿硅接触部结构与所述外围器件电连接。
在一些实施方式中，形成穿透第二衬底的第二穿硅接触部结构。形成延伸穿过存储器阵列结构的穿阵列连接线。外围器件的第一源极/漏极端子通过第二穿硅接触部结构和穿阵列连接线电耦合到第二互连层中的第二接触部焊盘。在一些实施方式中，依次去除第一衬底、和存储器阵列结构的一部分以暴露沟道结构的一部分。
在一些实施方式中，形成与沟道结构的暴露部分接触的掺杂半导体层。局部激活掺杂半导体层和沟道结构的与掺杂半导体层接触的部分。在一些实施方式中，在具有掺杂半导体层和沟道结构的部分的区域中施加热，以激活掺杂半导体层和沟道结构的部分中的掺杂剂。在一些实施方式中，对暴露的存储器阵列结构执行注入操作。
可以容易地修改和/或调整特定实施方式的前述描述以用于各种应用。因此，基于本文呈现的教导和指导，这样的调整和修改旨在处于所公开的实施方式的等同方案的含义和范围内。
本公开内容的广度和范围不应受上述示例性实施方式中的任一个限制，而应仅根据所附权利要求及其等同方案换来限定。

Claims (54)

1.一种三维(3D)存储器件，包括：
第一衬底；
第一半导体结构，设置在所述第一衬底上，所述第一半导体结构包括第二衬底和设置在所述第二衬底之上的外围器件，其中，所述外围器件面向所述第一衬底形成；以及
第二半导体结构，设置在所述第一半导体结构上，所述第二半导体结构包括掺杂半导体层和设置在所述掺杂半导体层和所述第一半导体结构之间的存储器阵列结构。
2.根据权利要求1所述的3D存储器件，还包括互连层，其中，所述第二半导体结构设置在所述互连层和所述第一半导体结构之间，并且第一接触部焊盘形成在电耦合到所述第二半导体结构的所述掺杂半导体层的所述互连层中。
3.根据权利要求1所述的3D存储器件，还包括所述第一半导体结构和所述第二半导体结构之间的键合界面。
4.根据权利要求1-3中任一项所述的3D存储器件，其中，所述第二衬底包括设置在所述第一衬底和所述掺杂半导体层之间的单晶硅层。
5.根据权利要求2所述的3D存储器件，其中，所述存储器阵列结构还包括：
存储器堆叠体，具有多个交错的导电层和电介质层；以及
沟道结构，延伸穿过所述存储器堆叠体，所述沟道结构包括存储膜和半导体沟道，
其中，所述半导体沟道与所述掺杂半导体层接触。
6.根据权利要求5所述的3D存储器件，还包括：
第一穿硅接触部结构，设置在所述第一半导体结构和所述第二半导体结构之间，
其中，所述导电层中的至少一个通过所述第一穿硅接触部结构电耦合到所述外围器件。
7.根据权利要求6所述的3D存储器件，还包括：
第二穿硅接触部结构，设置在所述第一半导体结构和所述第二半导体结构之间；以及
穿阵列连接线，延伸穿过所述第二半导体结构，
其中，所述外围器件通过所述第二穿硅接触部结构和所述穿阵列连接线电耦合到所述互连层中的第二接触部焊盘。
8.根据权利要求7所述的3D存储器件，其中，所述外围器件还包括晶体管，并且所述第二接触部焊盘通过所述第二穿硅接触部结构和所述穿阵列连接线电耦合到所述晶体管的第一源极/漏极端子。
9.一种系统，包括：
三维(3D)存储器件，被配置为存储数据，所述3D存储器件包括：
第一衬底；
第一半导体结构，设置在所述第一衬底上，所述第一半导体结构包括第二衬底和设置在所述第二衬底之上的外围器件，其中，所述外围器件面向所述第一衬底形成；以及
第二半导体结构，设置在所述第一半导体结构上，所述第二半导体结构包括掺杂半导体层和设置在所述掺杂半导体层和所述第一半导体结构之间的存储器阵列结构；以及
存储器控制器，耦合到所述3D存储器件并且被配置为控制所述3D存储器件的操作。
10.一种用于形成三维(3D)存储器件的方法，包括：
形成存储器阵列结构；
在所述存储器阵列结构之上形成第一衬底；
形成与所述第一衬底接触的外围器件；
在所述外围器件之上的第一电介质层中形成第一互连层；
在所述第一电介质层之上形成第二衬底；以及
形成与所述存储器阵列结构接触的掺杂半导体层。
11.根据权利要求10所述的方法，还包括：
在掺杂半导体层之上形成第二互连层，
其中，所述第二互连层的第一接触部焊盘电耦合到所述掺杂半导体层。
12.根据权利要求10所述的方法，其中，形成所述存储器阵列结构还包括：
形成包括多个电介质层和与所述多个电介质层交错的多个牺牲层的电介质堆叠体；
形成垂直延伸穿过所述电介质堆叠体的沟道结构；以及
用多个导电层替换所述多个牺牲层。
13.根据权利要求10所述的方法，其中，形成所述存储器阵列结构还包括：
形成包括多条字线的堆叠体结构；以及
形成垂直延伸穿过所述堆叠体结构的沟道结构。
14.根据权利要求10-13中任一项所述的方法，其中，在所述存储器阵列结构之上形成所述第一衬底还包括：
提供包括第二电介质层的第三衬底；
将所述第三衬底通过所述第二电介质层以面对面的方式键合到所述存储器阵列结构；
在所述第三衬底中形成异质界面；以及
沿着所述异质界面去除所述第三衬底的一部分以形成所述第一衬底。
15.根据权利要求14所述的方法，其中，在所述第三衬底中形成所述异质界面包括将掺杂剂注入到所述第三衬底中。
16.根据权利要求15所述的方法，其中，所述掺杂剂包括氢。
17.根据权利要求10-13中任一项所述的方法，其中，在所述存储器阵列结构之上形成所述第一衬底还包括：
将复合衬底键合在所述存储器阵列结构上；以及
去除所述复合衬底的一部分以形成所述第一衬底。
18.根据权利要求17所述的方法，其中，所述复合衬底包括绝缘体上硅(SOI)衬底，所述绝缘体上硅衬底包括单晶硅层、绝缘层和单晶硅衬底。
19.根据权利要求18所述的方法，其中，去除所述复合衬底的所述部分以形成所述第一衬底还包括：
从所述复合衬底去除所述单晶硅层上方的所述单晶硅衬底和所述绝缘层以形成所述第一衬底。
20.根据权利要求10-19中任一项所述的方法，其中，形成与所述第一衬底接触的所述外围器件还包括：
在所述第一衬底中形成晶体管，所述晶体管包括栅极结构、第一源极/漏极端子和第二源极/漏极端子。
21.根据权利要求20所述的方法，还包括：
形成穿透所述第一衬底的第一穿硅接触部结构，
其中，所述存储器阵列结构通过所述第一穿硅接触部结构电耦合到所述外围器件。
22.根据权利要求21所述的方法，其中，在所述外围器件之上的所述第一电介质层中形成所述第一互连层还包括：
将所述第一穿硅接触部结构与所述外围器件电连接。
23.根据权利要求21所述的方法，还包括：
形成穿透所述第一衬底的第二穿硅接触部结构；以及
形成延伸穿过所述存储器阵列结构的穿阵列连接线，
其中，所述外围器件的所述第一源极/漏极端子通过所述第二穿硅接触部结构和所述穿阵列连接线电耦合到所述第二互连层中的第二接触部焊盘。
24.根据权利要求10所述的方法，其中，形成与所述存储器阵列结构接触的所述掺杂半导体层还包括：
去除所述存储器阵列结构的一部分以暴露沟道结构的一部分；
形成与所述沟道结构的暴露部分接触的所述掺杂半导体层；以及
局部激活所述掺杂半导体层和所述沟道结构的与所述掺杂半导体层接触的部分。
25.根据权利要求24所述的方法，其中，局部激活所述掺杂半导体层和所述沟道结构的与所述掺杂半导体层接触的部分还包括：
在具有所述掺杂半导体层和所述沟道结构的所述部分的区域中施加热，以激活所述掺杂半导体层和所述沟道结构的所述部分中的掺杂剂。
26.根据权利要求10所述的方法，还包括：
对所暴露的存储器阵列结构执行注入操作。
27.一种用于形成三维(3D)存储器件的方法，包括：
在第一衬底上形成第一电介质层；
在所述第一电介质层中形成存储器阵列结构；
将第二衬底键合到所述第一电介质层，其中，所述第二衬底包括第二电介质层，并且所述第二电介质层键合到所述第一电介质层；
在所述第二衬底中形成异质界面；
沿着所述异质界面去除所述第二衬底的一部分以在所述存储器阵列结构之上形成第三衬底；
形成与所述第三衬底接触的外围器件；
在所述外围器件和所述第三衬底之上形成第一互连层；
去除所述第一衬底以暴露所述存储器阵列结构；以及
形成与所述存储器阵列结构接触的掺杂半导体层。
28.根据权利要求27所述的方法，还包括：
在所述掺杂半导体层之上形成第二互连层，
其中，所述第二互连层的第一接触部焊盘电耦合到所述掺杂半导体层。
29.根据权利要求27所述的方法，其中，在所述第一电介质层中形成所述存储器阵列结构还包括：
在所述第一衬底上形成包括交错的多个电介质层和多个牺牲层的电介质堆叠体；
形成垂直延伸穿过所述电介质堆叠体与所述第一衬底接触的沟道结构；以及
用多个导电层替换所述多个牺牲层。
30.根据权利要求27所述的方法，其中，在所述第一电介质层中形成所述存储器阵列结构还包括：
在所述第一衬底上形成包括多条字线的堆叠体结构；以及
形成垂直延伸穿过所述堆叠体结构与所述第一衬底接触的沟道结构。
31.根据权利要求27-30中任一项所述的方法，其中，在所述第二衬底中形成所述异质界面包括将掺杂剂注入到所述第二衬底中。
32.根据权利要求31所述的方法，其中，所述掺杂剂包括氢。
33.根据权利要求27-32中任一项所述的方法，其中，形成与所述第三衬底接触的外围器件还包括：
在所述第三衬底中形成晶体管，所述晶体管包括栅极结构、第一源极/漏极端子和第二源极/漏极端子。
34.根据权利要求33所述的方法，还包括：
形成穿透所述第三衬底的第一穿硅接触部结构，
其中，所述存储器阵列结构通过所述第一穿硅接触部结构电耦合到所述外围器件。
35.根据权利要求34所述的方法，还包括：
将所述第一穿硅接触部结构与所述外围器件电连接。
36.根据权利要求34所述的方法，还包括：
形成穿透所述第三衬底的第二穿硅接触部结构；以及
形成延伸穿过存储器阵列结构的穿阵列连接线，
其中，所述外围器件的所述第一源极/漏极端子通过所述第二穿硅接触部结构和所述穿阵列连接线电耦合到所述第二互连层中的第二接触部焊盘。
37.根据权利要求27所述的方法，其中，去除所述第一衬底以暴露所述存储器阵列结构还包括：
依次去除所述第一衬底、和所述存储器阵列结构的一部分以暴露沟道结构的一部分。
38.根据权利要求37所述的方法，其中，在所暴露的存储器阵列结构之上形成所述掺杂半导体层还包括：
形成与所述沟道结构的暴露部分接触的所述掺杂半导体层；以及
局部激活所述掺杂半导体层和所述沟道结构的与所述掺杂半导体层接触的部分。
39.根据权利要求38所述的方法，其中，局部激活所述掺杂半导体层和所述沟道结构的与所述掺杂半导体层接触的部分还包括：
在具有所述掺杂半导体层和所述沟道结构的所述部分的区域中施加热，以激活所述掺杂半导体层和所述沟道结构的所述部分中的掺杂剂。
40.根据权利要求27所述的方法，还包括：
对所暴露的存储器阵列结构执行注入操作。
41.一种用于形成三维(3D)存储器件的方法，包括：
在第一衬底上形成第一电介质层；
在所述第一电介质层中形成存储器阵列结构；
将复合衬底键合到所述第一电介质层，其中，所述复合衬底包括第二电介质层，并且将所述第二电介质层键合到所述第一电介质层；
去除所述复合衬底的一部分以在所述存储器阵列结构之上形成第二衬底；
形成与所述第二衬底接触的外围器件；
在所述外围器件和所述第二衬底之上形成第一互连层；
去除所述第一衬底以暴露出所述存储器阵列结构；以及
形成与所述存储器阵列结构接触的掺杂半导体层。
42.根据权利要求41所述的方法，还包括：
在所述掺杂半导体层之上形成第二互连层，
其中，所述第二互连层的第一接触部焊盘电耦合到所述掺杂半导体层。
43.根据权利要求41所述的方法，其中，在所述第一电介质层中形成所述存储器阵列结构还包括：
在所述第一衬底上形成包括交错的多个电介质层和多个牺牲层的电介质堆叠体；
形成垂直延伸穿过所述电介质堆叠体与所述第一衬底接触的沟道结构；以及
用多个导电层替换所述多个牺牲层。
44.根据权利要求41所述的方法，其中，在所述第一电介质层中形成所述存储器阵列结构还包括：
在所述第一衬底上形成包括多条字线的堆叠体结构；以及
形成垂直延伸穿过所述堆叠体结构与所述第一衬底接触的沟道结构。
45.根据权利要求41-44中任一项所述的方法，其中，所述复合衬底还包括绝缘体上硅(SOI)衬底，所述绝缘体上硅衬底包括单晶硅层、绝缘层和单晶硅衬底。
46.根据权利要求45所述的方法，其中，去除所述复合衬底的所述部分以在所述存储器阵列结构之上形成所述第二衬底还包括：
从所述复合衬底去除所述单晶硅层上方的所述单晶硅衬底和所述绝缘层以形成所述第二衬底。
47.根据权利要求41-46中任一项所述的方法，其中，在所述第二衬底中形成所述外围器件还包括：
在所述第二衬底中形成晶体管，所述晶体管包括栅极结构、第一源极/漏极端子和第二源极/漏极端子。
48.根据权利要求47所述的方法，还包括：
形成穿透所述第二衬底的第一穿硅接触部结构，
其中，所述存储器阵列结构通过所述第一穿硅接触部结构电耦合到所述外围器件。
49.根据权利要求48所述的方法，还包括：
将所述第一穿硅接触部结构与所述外围器件电连接。
50.根据权利要求48所述的方法，还包括：
形成穿透所述第二衬底的第二穿硅接触部结构；以及
形成延伸穿过所述存储器阵列结构的穿阵列连接线，
其中，所述外围器件的所述第一源极/漏极端子通过所述第二穿硅接触部结构和所述穿阵列连接线电耦合到所述第二互连层中的第二接触部焊盘。
51.根据权利要求41所述的方法，其中，去除所述第一衬底以暴露所述存储器阵列结构还包括：
依次去除所述第一衬底、和所述存储器阵列结构的一部分以暴露沟道结构的一部分。
52.根据权利要求51所述的方法，其中，在所暴露的存储器阵列结构之上形成所述掺杂半导体层还包括：
形成与所述沟道结构的暴露部分接触的所述掺杂半导体层；以及
局部激活所述掺杂半导体层和所述沟道结构的与所述掺杂半导体层接触的部分。
53.根据权利要求52所述的方法，其中，局部激活所述掺杂半导体层和所述沟道结构的与所述掺杂半导体层接触的部分还包括：
在具有所述掺杂半导体层和所述沟道结构的所述部分的区域中施加热，以激活所述掺杂半导体层和所述沟道结构的所述部分中的掺杂剂。
54.根据权利要求41所述的方法，还包括：
对所暴露的存储器阵列结构执行注入操作。
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