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CN116910456B - 一种滤波方法、装置、电子设备及计算机可读存储介质 - Google Patents

一种滤波方法、装置、电子设备及计算机可读存储介质 Download PDF

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CN116910456B
CN116910456B CN202311175680.6A CN202311175680A CN116910456B CN 116910456 B CN116910456 B CN 116910456B CN 202311175680 A CN202311175680 A CN 202311175680A CN 116910456 B CN116910456 B CN 116910456B
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Beijing Queentest Technology Co ltd
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Abstract

本申请提供了一种滤波方法、装置、电子设备及计算机可读存储介质，其中，该方法包括：通过串并转换器将数字采样信号序列变换为多组数字采样信号组；数字采样信号序列中的数字采样信号的采样率fs与FPGA内部的主时钟频率clk存在如下关系：；clk不大于FPGA内部可工作的最高主时钟频率；对该组数字采样信号组中的各个数字采样信号进行滤波，得到滤波后的目标数字信号。通过该方法，实现对采样率大于FPGA的系统时钟主频的数字信号进行滤波。

Description

一种滤波方法、装置、电子设备及计算机可读存储介质
技术领域
本申请涉及滤波技术领域，尤其是涉及一种滤波方法、装置、电子设备及计算机可读存储介质。
背景技术
在FPGA（现场可编程逻辑门阵列）中实现数字信号的FIR（Finite ImpulseResponse，非递归型滤波器）滤波时，目前通常使用FPGA芯片厂商提供的FIR滤波器IP core对数字信号进行滤波。该FIR滤波器IP core在使用时，仅能对数字信号采样率不大于FPGA的系统时钟主频的数字信号进行滤波（其中，FPGA的系统时钟主频通常为500MHz），无法对数字信号采样率大于FPGA的系统时钟主频的数字信号进行滤波。
发明内容
有鉴于此，本申请的目的在于提供一种滤波方法、装置、电子设备及计算机可读存储介质，以实现对数字信号采样率大于FPGA的系统时钟主频的数字信号进行滤波。
第一方面，本申请实施例提供了一种滤波方法，包括：
将包含多个数字采样信号的数字采样信号序列按照样点串行方式输入到串并转换器中，通过所述串并转换器将所述数字采样信号序列变换为多组数字采样信号组；其中，每组所述数字采样信号组中均包含并行输出的第一数量个数字采样信号；不同所述数字采样信号组中包含的数字采样信号不同；相邻的两组所述数字采样信号组中包含的数字采样信号在采样时间上是首尾相接关系；其中，所述数字采样信号序列中的数字采样信号的采样率与FPGA内部的主时钟频率存在如下关系：
其中，fs表示所述数字采样信号序列中的数字采样信号的采样率，clk表示FPGA内部的主时钟频率，N表示第一数量；clk不大于FPGA内部可工作的最高主时钟频率；
针对每一组所述数字采样信号组，将该组数字采样信号组中的各个数字采样信号并行传输至FIR滤波器中，通过FIR滤波器对该组数字采样信号组中的各个数字采样信号进行滤波，得到滤波后的目标数字信号。
结合第一方面，本申请实施例提供了第一方面的第一种可能的实施方式，其中，所述方法还包括：
将模拟信号输入到模拟数字转换器中，在所述模拟数字转换器中，每个采样时钟周期内采集一个数字采样信号，以将所述模拟信号变换成数字采样信号序列；其中，所述模拟数字转换器的采样时钟频率和所述数字采样信号序列中的数字采样信号的采样率相同。
结合第一方面，本申请实施例提供了第一方面的第二种可能的实施方式，其中，所述FIR滤波器包含所述第一数量个FIR滤波单元；每个所述FIR滤波单元中包含第二数量个乘法器以及第三数量个加法器。
结合第一方面的第二种可能的实施方式，本申请实施例提供了第一方面的第三种可能的实施方式，其中，所述针对每一组所述数字采样信号组，将该组数字采样信号组中的各个数字采样信号并行传输至FIR滤波器中，通过FIR滤波器对该组数字采样信号组中的各个数字采样信号进行滤波，得到滤波后的目标数字信号，包括：
针对每一组所述数字采样信号组，根据该组数字采样信号组中的各个数字采样信号，构建第一数量个目标数字采样信号序列；每个所述目标数字采样信号序列中包含第二数量个数字采样信号；
针对该组数字采样信号组对应的每个所述目标数字采样信号序列，将该目标数字采样信号序列中包含的所述第二数量个数字采样信号并行传输至其中一个FIR滤波单元中的各个乘法器中，每个乘法器分别输出一个第一数字采样信号；其中，不同的所述目标数字采样信号序列传输至不同的FIR滤波单元中；同一目标数字采样信号序列中的各个数字采样信号传输至同一FIR滤波单元中的不同乘法器中；
通过所述加法器对该目标数字采样信号序列中包含的所述第二数量个数字采样信号各自对应的第一数字采样信号进行累加，得到该目标数字采样信号序列对应的滤波后的目标数字信号。
结合第一方面的第三种可能的实施方式，本申请实施例提供了第一方面的第四种可能的实施方式，其中，所述针对每一组所述数字采样信号组，根据该组数字采样信号组中的各个数字采样信号，构建第一数量个目标数字采样信号序列；每个所述目标数字采样信号序列中包含第二数量个数字采样信号，包括：
针对每一组所述数字采样信号组，根据该组数字采样信号组中各个数字采样信号的先后顺序，从首个数字采样信号开始进行滑窗取值，将每次滑窗取得的第二数量个数字采样信号作为一个目标数字采样信号序列；其中，滑窗取值的窗长为第二数量，相邻的两次滑窗取值中，下一次滑窗取值得到的第一位数字采样信号是上一次滑窗取值得到的第二位数字采样信号。
结合第一方面的第三种可能的实施方式，本申请实施例提供了第一方面的第五种可能的实施方式，其中，每个所述乘法器对应一个乘法器系数；所述将该目标数字采样信号序列中包含的所述第二数量个数字采样信号并行传输至其中一个FIR滤波单元中的各个乘法器中，每个乘法器分别输出一个第一数字采样信号，包括：
将该目标数字采样信号序列中包含的所述第二数量个数字采样信号并行传输至其中一个FIR滤波单元中的各个乘法器中，针对每个乘法器，在该乘法器中，将该乘法器中的乘法器系数与传输的数字采样信号进行相乘，得到该乘法器输出的第一数字采样信号。
结合第一方面的第三种可能的实施方式，本申请实施例提供了第一方面的第六种可能的实施方式，其中，所述第三数量是由所述第二数量决定的；相邻的两个所述乘法器的输出作为该两个乘法器对应的一个所述加法器的输入；相邻的两个所述加法器的输出作为该两个加法器对应的一个所述加法器的输入。
第二方面，本申请实施例还提供一种滤波装置，包括：
输入模块，用于将包含多个数字采样信号的数字采样信号序列按照样点串行方式输入到串并转换器中，通过所述串并转换器将所述数字采样信号序列变换为多组数字采样信号组；其中，每组所述数字采样信号组中均包含并行输出的第一数量个数字采样信号；不同所述数字采样信号组中包含的数字采样信号不同；相邻的两组所述数字采样信号组中包含的数字采样信号在采样时间上是首尾相接关系；其中，所述数字采样信号序列中的数字采样信号的采样率与FPGA内部的主时钟频率存在如下关系：
其中，fs表示所述数字采样信号序列中的数字采样信号的采样率，clk表示FPGA内部的主时钟频率，N表示第一数量；clk不大于FPGA内部可工作的最高主时钟频率；
滤波模块，用于针对每一组所述数字采样信号组，将该组数字采样信号组中的各个数字采样信号并行传输至FIR滤波器中，通过FIR滤波器对该组数字采样信号组中的各个数字采样信号进行滤波，得到滤波后的目标数字信号。
结合第二方面，本申请实施例提供了第二方面的第一种可能的实施方式，其中，所述装置还包括：
转换模块，用于在所述输入模块将包含多个数字采样信号的数字采样信号序列按照样点串行方式输入到串并转换器中之前，将模拟信号输入到模拟数字转换器中，在所述模拟数字转换器中，每个采样时钟周期内采集一个数字采样信号，以将所述模拟信号变换成数字采样信号序列；其中，所述模拟数字转换器的采样时钟频率和所述数字采样信号序列中的数字采样信号的采样率相同。
结合第二方面，本申请实施例提供了第二方面的第二种可能的实施方式，其中，所述FIR滤波器包含所述第一数量个FIR滤波单元；每个所述FIR滤波单元中包含第二数量个乘法器以及第三数量个加法器。
结合第二方面的第二种可能的实施方式，本申请实施例提供了第二方面的第三种可能的实施方式，其中，所述滤波模块在用于针对每一组所述数字采样信号组，将该组数字采样信号组中的各个数字采样信号并行传输至FIR滤波器中，通过FIR滤波器对该组数字采样信号组中的各个数字采样信号进行滤波，得到滤波后的目标数字信号时，具体用于：
针对每一组所述数字采样信号组，根据该组数字采样信号组中的各个数字采样信号，构建第一数量个目标数字采样信号序列；每个所述目标数字采样信号序列中包含第二数量个数字采样信号；
针对该组数字采样信号组对应的每个所述目标数字采样信号序列，将该目标数字采样信号序列中包含的所述第二数量个数字采样信号并行传输至其中一个FIR滤波单元中的各个乘法器中，每个乘法器分别输出一个第一数字采样信号；其中，不同的所述目标数字采样信号序列传输至不同的FIR滤波单元中；同一目标数字采样信号序列中的各个数字采样信号传输至同一FIR滤波单元中的不同乘法器中；
通过所述加法器对该目标数字采样信号序列中包含的所述第二数量个数字采样信号各自对应的第一数字采样信号进行累加，得到该目标数字采样信号序列对应的滤波后的目标数字信号。
结合第二方面的第三种可能的实施方式，本申请实施例提供了第二方面的第四种可能的实施方式，其中，所述滤波模块在用于针对每一组所述数字采样信号组，根据该组数字采样信号组中的各个数字采样信号，构建第一数量个目标数字采样信号序列；每个所述目标数字采样信号序列中包含第二数量个数字采样信号时，具体用于：
针对每一组所述数字采样信号组，根据该组数字采样信号组中各个数字采样信号的先后顺序，从首个数字采样信号开始进行滑窗取值，将每次滑窗取得的第二数量个数字采样信号作为一个目标数字采样信号序列；其中，滑窗取值的窗长为第二数量，相邻的两次滑窗取值中，下一次滑窗取值得到的第一位数字采样信号是上一次滑窗取值得到的第二位数字采样信号。
结合第二方面的第三种可能的实施方式，本申请实施例提供了第二方面的第五种可能的实施方式，其中，每个所述乘法器对应一个乘法器系数；所述滤波模块在用于将该目标数字采样信号序列中包含的所述第二数量个数字采样信号并行传输至其中一个FIR滤波单元中的各个乘法器中，每个乘法器分别输出一个第一数字采样信号时，具体用于：
将该目标数字采样信号序列中包含的所述第二数量个数字采样信号并行传输至其中一个FIR滤波单元中的各个乘法器中，针对每个乘法器，在该乘法器中，将该乘法器中的乘法器系数与传输的数字采样信号进行相乘，得到该乘法器输出的第一数字采样信号。
结合第二方面的第三种可能的实施方式，本申请实施例提供了第二方面的第六种可能的实施方式，其中，所述第三数量是由所述第二数量决定的；相邻的两个所述乘法器的输出作为该两个乘法器对应的一个所述加法器的输入；相邻的两个所述加法器的输出作为该两个加法器对应的一个所述加法器的输入。
第三方面，本申请实施例还提供一种电子设备，包括：处理器、存储器和总线，所述存储器存储有所述处理器可执行的机器可读指令，当电子设备运行时，所述处理器与所述存储器之间通过总线通信，所述机器可读指令被所述处理器执行时执行上述第一方面中任一种可能的实施方式中的步骤。
第四方面，本申请实施例还提供一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，该计算机程序被处理器运行时执行上述第一方面中任一种可能的实施方式中的步骤。
本申请实施例提供的一种滤波方法、装置、电子设备及计算机可读存储介质，在不改变数字采样信号的采样率的情况下，通过将包含多个数字采样信号的数字采样信号序列变换为多组数字采样信号组，其中，每组数字采样信号组中均包含并行输出的第一数量N个数字采样信号。数字采样信号序列中的数字采样信号的采样率fs与FPGA内部的主时钟频率clk存在如下关系：
约束条件是，clk不大于FPGA内部可工作的最高主时钟频率。然后对每一组数字采样信号组进行滤波，从而实现对采样率超过FPGA内部可工作的最高主时钟频率的数字采样信号进行滤波。
为使本申请的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1示出了本申请实施例所提供的一种滤波方法的流程图；
图2示出了本申请实施例所提供的一种串并转换器和数字采样信号组的示意图；
图3示出了本申请实施例所提供的一种FPGA内部的主时钟频率和各组数字采样信号组之间的关系示意图；
图4示出了本申请实施例所提供的一种FIR滤波单元的结构示意图；
图5示出了本申请实施例所提供的一种滤波装置的结构示意图；
图6示出了本申请实施例所提供的一种电子设备的结构示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
考虑到FPGA芯片厂商提供的FIR滤波器IP core无法对数字信号采样率大于FPGA的系统时钟主频的数字信号进行滤波。基于此，本申请实施例提供了一种滤波方法、装置、电子设备及计算机可读存储介质，以实现对数字信号采样率大于FPGA的系统时钟主频的数字信号进行滤波，下面通过实施例进行描述。
实施例一：
为便于对本实施例进行理解，首先对本申请实施例所公开的一种滤波方法进行详细介绍。图1示出了本申请实施例所提供的一种滤波方法的流程图，如图1所示，包括以下步骤S101- S102：
S101：将包含多个数字采样信号的数字采样信号序列按照样点串行方式输入到串并转换器中，通过串并转换器将数字采样信号序列变换为多组数字采样信号组；其中，每组数字采样信号组中均包含并行输出的第一数量个数字采样信号；不同数字采样信号组中包含的数字采样信号不同；相邻的两组数字采样信号组中包含的数字采样信号在采样时间上是首尾相接关系；其中，数字采样信号序列中的数字采样信号的采样率与FPGA内部的主时钟频率存在如下关系：
其中，fs表示数字采样信号序列中的数字采样信号的采样率，clk表示FPGA内部的主时钟频率，N表示第一数量；clk不大于FPGA内部可工作的最高主时钟频率。
该实施例中，数字采样信号序列中包含多个串行连接的数字采样信号，例如：S(0)/ S(1)/ S(2)/ S(3)/ S(4)/……/ S(N-1)/S(N)/ S(N+1)……。图2示出了本申请实施例所提供的一种串并转换器和数字采样信号组的示意图，如图2所示，将数字采样信号序列输入至串并转换器中，通过串并转换器将数字采样信号序列变换为多组数字采样信号组。其中，S(0)/ S(1)/ S(2)/……/ S(N-1)为第一组数字采样信号组，S(N)/ S(N+1)/ S(N+2)/……/ S(2N-1)为第二组数字采样信号组，S(2N)/ S2(N+1)/ S(2N+2)/……/ S(3N-1)为第三组数字采样信号组，以此类推。其中，N表示第一数量。同一组中的数字采样信号是被同时并行传输出来的。
该实施例中，图3示出了本申请实施例所提供的一种FPGA内部的主时钟频率和各组数字采样信号组之间的关系示意图，如图3所示，串并转换器输出各组数字采样信号组时，具体是在每个FPGA内部的时钟周期内，均输出一组数字采样信号组。
该实施例中，FPGA内部可工作的最高主时钟频率通常为500MHz。通过让clk不大于FPGA内部可工作的最高主时钟频率，从而可以保证FPGA内部逻辑能够正常工作。
示例性的，若数字采样信号序列中的数字采样信号的采样率fs为10Gsps，可以选择第一数量N为40，这样FPGA内部的主时钟频率clk为250MHz，也即理解为经过串并转换器处理之后，在每个FPGA内部的时钟周期并行传输40个数字采样信号，即每组数字采样信号组中包含40个数字采样信号。
S102：针对每一组数字采样信号组，将该组数字采样信号组中的各个数字采样信号并行传输至FIR滤波器中，通过FIR滤波器对该组数字采样信号组中的各个数字采样信号进行滤波，得到滤波后的目标数字信号。
在一种可能的实施方式中，在执行步骤S101之前，具体还可以按照以下步骤执行：
将模拟信号输入到模拟数字转换器中，在模拟数字转换器中，每个采样时钟周期内采集一个数字采样信号，以将模拟信号变换成数字采样信号序列；其中，模拟数字转换器的采样时钟频率和数字采样信号序列中的数字采样信号的采样率相同。
该实施例中，模拟数字转换器（ADC芯片）的采样时钟频率为fs。
在一种可能的实施方式中，FIR滤波器包含所述第一数量个FIR滤波单元；每个FIR滤波单元中包含第二数量个乘法器以及第三数量个加法器。
在一种可能的实施方式中，在执行步骤S102时，具体可以按照以下步骤S1021-S1023执行：
S1021：针对每一组数字采样信号组，根据该组数字采样信号组中的各个数字采样信号，构建第一数量个目标数字采样信号序列；每个目标数字采样信号序列中包含第二数量个数字采样信号。
该实施例中，针对每一组数字采样信号组，根据该组数字采样信号组中各个数字采样信号的先后顺序，从首个数字采样信号开始进行滑窗取值，将每次滑窗取得的第二数量个数字采样信号作为一个目标数字采样信号序列；其中，滑窗取值的窗长为第二数量，相邻的两次滑窗取值中，下一次滑窗取值得到的第一位数字采样信号是上一次滑窗取值得到的第二位数字采样信号。
示例性的，第二数量为M，针对数字采样信号组S(0)/ S(1)/ S(2)/……/ S(N-1)，表1示出了本实施例提供的一种数字采样信号组对应的目标数字采样信号序列，如表1所示：
表1
S1022：针对该组数字采样信号组对应的每个目标数字采样信号序列，将该目标数字采样信号序列中包含的第二数量个数字采样信号并行传输至其中一个FIR滤波单元中的各个乘法器中，每个乘法器分别输出一个第一数字采样信号；其中，不同的目标数字采样信号序列传输至不同的FIR滤波单元中；同一目标数字采样信号序列中的各个数字采样信号传输至同一FIR滤波单元中的不同乘法器中。
该实施例中，每组数字采样信号组对应各自的多个目标数字采样信号序列，不同组数字采样信号组对应的目标数字采样信号序列不同。每组数字采样信号组各自对应的目标数字采样信号序列的数量相同，均为第一数量N。每组数字采样信号组对应的目标数字采样信号序列的数量与FIR滤波单元的数量相同，均为第一数量N。同一组对应的各个目标数字采样信号序列对应唯一的一个FIR滤波单元，也就是说，同一组中的各个目标数字采样信号序列分别传输至不同的FIR滤波单元中。
示例性的，表1中序号1对应的目标数字采样信号序列传输至第一个FIR滤波单元中，序号2对应的目标数字采样信号序列传输至第二个FIR滤波单元中，序号N对应的目标数字采样信号序列传输至第N个FIR滤波单元中。
该实施例中，图4示出了本申请实施例所提供的一种FIR滤波单元的结构示意图，如图4所示，在一个FIR滤波单元中，包括第二数量M个乘法器以及第三数量个加法器。其中，第三数量是由第二数量决定的；相邻的两个乘法器的输出作为该两个乘法器对应的一个加法器的输入；相邻的两个加法器的输出作为该两个加法器对应的一个加法器的输入。
在一种可能的实施方式中，每个乘法器对应一个乘法器系数；如图4所示，乘法器系数coe(0)/coe(1)/coe(2)…coe(M-1)。此时，在执行步骤S1022将该目标数字采样信号序列中包含的第二数量个数字采样信号并行传输至其中一个FIR滤波单元中的各个乘法器中，每个乘法器分别输出一个第一数字采样信号时，具体可以：将该目标数字采样信号序列中包含的第二数量个数字采样信号并行传输至其中一个FIR滤波单元中的各个乘法器中，针对每个乘法器，在该乘法器中，将该乘法器中的乘法器系数与传输的数字采样信号进行相乘，得到该乘法器输出的第一数字采样信号。
该实施例中，以表1中序号1对应的目标数字采样信号序列为例，将该目标数字采样信号序列中包含的第二数量个数字采样信号并行传输至该FIR滤波单元中的各个乘法器中，M个乘法器并行运算，针对每个乘法器，在该乘法器中，将该乘法器中的乘法器系数与传输来的数字采样信号进行相乘，得到该乘法器输出的第一数字采样信号。该FIR滤波单元中的每个乘法器分别输出一个第一数字采样信号。
S1023：通过加法器对该目标数字采样信号序列中包含的第二数量个数字采样信号各自对应的第一数字采样信号进行累加，得到该目标数字采样信号序列对应的滤波后的目标数字信号。
该实施例中，如图4所示，为了提高运算吞吐率，累加运算需要做多级流水线处理，累加流水线运算级数SumStageNum为：
在另一种可能的实施方式中，当第三数量为1时，通过这一个加法器对目标数字采样信号序列中包含的第二数量个数字采样信号各自对应的第一数字采样信号进行累加，得到该目标数字采样信号序列对应的滤波后的目标数字信号。
该实施例中，表2示出了本实施例提供的目标数字采样信号序列对应的滤波后的目标数字信号，如表2所示，每个目标数字采样信号序列对应一个目标数字信号，同一组数字采样信号组对应第一数量N个目标数字信号。
表2
该实施例中，第一数量N越大，滤波速度越快。在数字采样信号序列中的数字采样信号的采样率不变的情况下，实现了对数字采样信号序列中的数字采样信号的FIR滤波。
实施例二：
基于相同的技术构思，本申请还提供了一种滤波装置，图5示出了本申请实施例所提供的一种滤波装置的结构示意图，如图5所示，所述装置包括：
输入模块501，用于将包含多个数字采样信号的数字采样信号序列按照样点串行方式输入到串并转换器中，通过所述串并转换器将所述数字采样信号序列变换为多组数字采样信号组；其中，每组所述数字采样信号组中均包含并行输出的第一数量个数字采样信号；不同所述数字采样信号组中包含的数字采样信号不同；相邻的两组所述数字采样信号组中包含的数字采样信号在采样时间上是首尾相接关系；其中，所述数字采样信号序列中的数字采样信号的采样率与FPGA内部的主时钟频率存在如下关系：
其中，fs表示所述数字采样信号序列中的数字采样信号的采样率，clk表示FPGA内部的主时钟频率，N表示第一数量；clk不大于FPGA内部可工作的最高主时钟频率；
滤波模块502，用于针对每一组所述数字采样信号组，将该组数字采样信号组中的各个数字采样信号并行传输至FIR滤波器中，通过FIR滤波器对该组数字采样信号组中的各个数字采样信号进行滤波，得到滤波后的目标数字信号。
可选的，所述装置还包括：
转换模块，用于在所述输入模块501将包含多个数字采样信号的数字采样信号序列按照样点串行方式输入到串并转换器中之前，将模拟信号输入到模拟数字转换器中，在所述模拟数字转换器中，每个采样时钟周期内采集一个数字采样信号，以将所述模拟信号变换成数字采样信号序列；其中，所述模拟数字转换器的采样时钟频率和所述数字采样信号序列中的数字采样信号的采样率相同。
可选的，所述FIR滤波器包含所述第一数量个FIR滤波单元；每个所述FIR滤波单元中包含第二数量个乘法器以及第三数量个加法器。
可选的，所述滤波模块502在用于针对每一组所述数字采样信号组，将该组数字采样信号组中的各个数字采样信号并行传输至FIR滤波器中，通过FIR滤波器对该组数字采样信号组中的各个数字采样信号进行滤波，得到滤波后的目标数字信号时，具体用于：
针对每一组所述数字采样信号组，根据该组数字采样信号组中的各个数字采样信号，构建第一数量个目标数字采样信号序列；每个所述目标数字采样信号序列中包含第二数量个数字采样信号；
针对该组数字采样信号组对应的每个所述目标数字采样信号序列，将该目标数字采样信号序列中包含的所述第二数量个数字采样信号并行传输至其中一个FIR滤波单元中的各个乘法器中，每个乘法器分别输出一个第一数字采样信号；其中，不同的所述目标数字采样信号序列传输至不同的FIR滤波单元中；同一目标数字采样信号序列中的各个数字采样信号传输至同一FIR滤波单元中的不同乘法器中；
通过所述加法器对该目标数字采样信号序列中包含的所述第二数量个数字采样信号各自对应的第一数字采样信号进行累加，得到该目标数字采样信号序列对应的滤波后的目标数字信号。
可选的，所述滤波模块502在用于针对每一组所述数字采样信号组，根据该组数字采样信号组中的各个数字采样信号，构建第一数量个目标数字采样信号序列；每个所述目标数字采样信号序列中包含第二数量个数字采样信号时，具体用于：
针对每一组所述数字采样信号组，根据该组数字采样信号组中各个数字采样信号的先后顺序，从首个数字采样信号开始进行滑窗取值，将每次滑窗取得的第二数量个数字采样信号作为一个目标数字采样信号序列；其中，滑窗取值的窗长为第二数量，相邻的两次滑窗取值中，下一次滑窗取值得到的第一位数字采样信号是上一次滑窗取值得到的第二位数字采样信号。
可选的，每个所述乘法器对应一个乘法器系数；所述滤波模块502在用于将该目标数字采样信号序列中包含的所述第二数量个数字采样信号并行传输至其中一个FIR滤波单元中的各个乘法器中，每个乘法器分别输出一个第一数字采样信号时，具体用于：
将该目标数字采样信号序列中包含的所述第二数量个数字采样信号并行传输至其中一个FIR滤波单元中的各个乘法器中，针对每个乘法器，在该乘法器中，将该乘法器中的乘法器系数与传输的数字采样信号进行相乘，得到该乘法器输出的第一数字采样信号。
可选的，所述第三数量是由所述第二数量决定的；相邻的两个所述乘法器的输出作为该两个乘法器对应的一个所述加法器的输入；相邻的两个所述加法器的输出作为该两个加法器对应的一个所述加法器的输入。
实施例三：
图6为本申请实施例提供的一种电子设备的结构示意图，包括：处理器601、存储器602和总线603，所述存储器602存储有所述处理器601可执行的机器可读指令，当电子设备运行上述的信息处理方法时，所述处理器601与所述存储器602之间通过总线603通信，所述处理器601执行所述机器可读指令，以执行实施例一中所述的方法步骤。
实施例四：
本申请实施例四还提供了一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，该计算机程序被处理器运行时执行实施例一中所述的方法步骤。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的装置、电子设备和计算机可读存储介质的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个模块或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个处理器可执行的非易失的计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器（Read-OnlyMemory，ROM）、随机存取存储器（Random Access Memory，RAM）、磁碟或者光盘等各种可以存储程序代码的介质。
最后应说明的是：以上所述实施例，仅为本申请的具体实施方式，用以说明本申请的技术方案，而非对其限制，本申请的保护范围并不局限于此，尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本申请实施例技术方案的精神和范围，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (8)

1.一种滤波方法，其特征在于，包括：
将包含多个数字采样信号的数字采样信号序列按照样点串行方式输入到串并转换器中，通过所述串并转换器将所述数字采样信号序列变换为多组数字采样信号组；其中，每组所述数字采样信号组中均包含并行输出的第一数量个数字采样信号；不同所述数字采样信号组中包含的数字采样信号不同；相邻的两组所述数字采样信号组中包含的数字采样信号在采样时间上是首尾相接关系；其中，所述数字采样信号序列中的数字采样信号的采样率与FPGA内部的主时钟频率存在如下关系：
其中，fs表示所述数字采样信号序列中的数字采样信号的采样率，clk表示FPGA内部的主时钟频率，N表示第一数量；clk不大于FPGA内部可工作的最高主时钟频率；
针对每一组所述数字采样信号组，将该组数字采样信号组中的各个数字采样信号并行传输至FIR滤波器中，通过FIR滤波器对该组数字采样信号组中的各个数字采样信号进行滤波，得到滤波后的目标数字信号；
所述FIR滤波器包含所述第一数量个FIR滤波单元；每个所述FIR滤波单元中包含第二数量个乘法器以及第三数量个加法器；
所述针对每一组所述数字采样信号组，将该组数字采样信号组中的各个数字采样信号并行传输至FIR滤波器中，通过FIR滤波器对该组数字采样信号组中的各个数字采样信号进行滤波，得到滤波后的目标数字信号，包括：
针对每一组所述数字采样信号组，根据该组数字采样信号组中的各个数字采样信号，构建第一数量个目标数字采样信号序列；每个所述目标数字采样信号序列中包含第二数量个数字采样信号；
针对该组数字采样信号组对应的每个所述目标数字采样信号序列，将该目标数字采样信号序列中包含的所述第二数量个数字采样信号并行传输至其中一个FIR滤波单元中的各个乘法器中，每个乘法器分别输出一个第一数字采样信号；其中，不同的所述目标数字采样信号序列传输至不同的FIR滤波单元中；同一目标数字采样信号序列中的各个数字采样信号传输至同一FIR滤波单元中的不同乘法器中；
通过所述加法器对该目标数字采样信号序列中包含的所述第二数量个数字采样信号各自对应的第一数字采样信号进行累加，得到该目标数字采样信号序列对应的滤波后的目标数字信号。
2.根据权利要求1所述方法，其特征在于，所述方法还包括：
将模拟信号输入到模拟数字转换器中，在所述模拟数字转换器中，每个采样时钟周期内采集一个数字采样信号，以将所述模拟信号变换成数字采样信号序列；其中，所述模拟数字转换器的采样时钟频率和所述数字采样信号序列中的数字采样信号的采样率相同。
3.根据权利要求1所述方法，其特征在于，所述针对每一组所述数字采样信号组，根据该组数字采样信号组中的各个数字采样信号，构建第一数量个目标数字采样信号序列；每个所述目标数字采样信号序列中包含第二数量个数字采样信号，包括：
针对每一组所述数字采样信号组，根据该组数字采样信号组中各个数字采样信号的先后顺序，从首个数字采样信号开始进行滑窗取值，将每次滑窗取得的第二数量个数字采样信号作为一个目标数字采样信号序列；其中，滑窗取值的窗长为第二数量，相邻的两次滑窗取值中，下一次滑窗取值得到的第一位数字采样信号是上一次滑窗取值得到的第二位数字采样信号。
4.根据权利要求1所述方法，其特征在于，每个所述乘法器对应一个乘法器系数；所述将该目标数字采样信号序列中包含的所述第二数量个数字采样信号并行传输至其中一个FIR滤波单元中的各个乘法器中，每个乘法器分别输出一个第一数字采样信号，包括：
将该目标数字采样信号序列中包含的所述第二数量个数字采样信号并行传输至其中一个FIR滤波单元中的各个乘法器中，针对每个乘法器，在该乘法器中，将该乘法器中的乘法器系数与传输的数字采样信号进行相乘，得到该乘法器输出的第一数字采样信号。
5.根据权利要求1所述方法，其特征在于，所述第三数量是由所述第二数量决定的；相邻的两个所述乘法器的输出作为该两个乘法器对应的一个所述加法器的输入；相邻的两个所述加法器的输出作为该两个加法器对应的一个所述加法器的输入。
6.一种滤波装置，其特征在于，包括：
输入模块，用于将包含多个数字采样信号的数字采样信号序列按照样点串行方式输入到串并转换器中，通过所述串并转换器将所述数字采样信号序列变换为多组数字采样信号组；其中，每组所述数字采样信号组中均包含并行输出的第一数量个数字采样信号；不同所述数字采样信号组中包含的数字采样信号不同；相邻的两组所述数字采样信号组中包含的数字采样信号在采样时间上是首尾相接关系；其中，所述数字采样信号序列中的数字采样信号的采样率与FPGA内部的主时钟频率存在如下关系：
其中，fs表示所述数字采样信号序列中的数字采样信号的采样率，clk表示FPGA内部的主时钟频率，N表示第一数量；clk不大于FPGA内部可工作的最高主时钟频率；
滤波模块，用于针对每一组所述数字采样信号组，将该组数字采样信号组中的各个数字采样信号并行传输至FIR滤波器中，通过FIR滤波器对该组数字采样信号组中的各个数字采样信号进行滤波，得到滤波后的目标数字信号；
所述FIR滤波器包含所述第一数量个FIR滤波单元；每个所述FIR滤波单元中包含第二数量个乘法器以及第三数量个加法器；
所述滤波模块在用于针对每一组所述数字采样信号组，将该组数字采样信号组中的各个数字采样信号并行传输至FIR滤波器中，通过FIR滤波器对该组数字采样信号组中的各个数字采样信号进行滤波，得到滤波后的目标数字信号时，具体用于：
针对每一组所述数字采样信号组，根据该组数字采样信号组中的各个数字采样信号，构建第一数量个目标数字采样信号序列；每个所述目标数字采样信号序列中包含第二数量个数字采样信号；
针对该组数字采样信号组对应的每个所述目标数字采样信号序列，将该目标数字采样信号序列中包含的所述第二数量个数字采样信号并行传输至其中一个FIR滤波单元中的各个乘法器中，每个乘法器分别输出一个第一数字采样信号；其中，不同的所述目标数字采样信号序列传输至不同的FIR滤波单元中；同一目标数字采样信号序列中的各个数字采样信号传输至同一FIR滤波单元中的不同乘法器中；
通过所述加法器对该目标数字采样信号序列中包含的所述第二数量个数字采样信号各自对应的第一数字采样信号进行累加，得到该目标数字采样信号序列对应的滤波后的目标数字信号。
7.一种电子设备，其特征在于，包括：处理器、存储器和总线，所述存储器存储有所述处理器可执行的机器可读指令，当电子设备运行时，所述处理器与所述存储器之间通过总线通信，所述机器可读指令被所述处理器执行时执行如权利要求1至5任一所述方法的步骤。
8.一种计算机可读存储介质，其特征在于，该计算机可读存储介质上存储有计算机程序，该计算机程序被处理器运行时执行如权利要求1至5任一所述方法的步骤。
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