CN116886091B - 一种逻辑阈值判断电路及其判断方法 - Google Patents

Abstract

本发明公开了一种逻辑阈值判断电路及其判断方法，包含VIH VIL可调的SMIT触发器电路、超大迟滞SMIT触发器、第一反相器和第二反相器，超大迟滞SMIT触发器用于调控VIH VIL可调的SMIT触发器电路，第一反相器和第二反相器用于缓冲整形增加驱动能力。本发明可以实现宏观意义上VIL高于VIH的SMIT触发器，且电路运行速度快，逻辑阈值判断点早于传统的SMIT触发器，降低了输入信号高低的判断电压范围，可以用于相比于传统SMIT触发器逻辑高和逻辑低都提前判断的系统环境。

Description

一种逻辑阈值判断电路及其判断方法

技术领域

本发明涉及一种判断电路及其判断方法，特别是一种逻辑阈值判断电路及其判断方法，属于半导体集成电路技术领域。

背景技术

现有技术的逻辑阈值判断电路如图3所示，主要通过SMIT触发器的VIH VIL去判断输入信号的逻辑高低而后输出做出相应的变化。SMIT触发器的VIH VIL可以根据系统需求调到合适的数值。如果VIH设置的比较低且小于VCC/2，则降低了逻辑高判断点，那么因为VIH大于VIL，逻辑低判断点则会很低。如果VIL设置的比较高，则VIH就会更高。VIH VIL设置在VCC/2两端对称时，VIH大于VCC/2，VIL小于VCC/2，又无法同时做到VIH小于VCC/2和VIL大于VCC/2。

发明内容

本发明所要解决的技术问题是提供一种逻辑阈值判断电路及其判断方法，实现宏观意义上VIL高于VIH的SMIT触发器。

为解决上述技术问题，本发明所采用的技术方案是：

一种逻辑阈值判断电路，包含VIH VIL可调的SMIT触发器电路、超大迟滞SMIT触发器、第一反相器和第二反相器，VIH VIL可调的SMIT触发器电路的第一输入端连接输入信号VIN，超大迟滞SMIT触发器的输入端连接输入信号VIN，超大迟滞SMIT触发器的输出端连接第一反相器的输入端，第一反相器的输出端连接第二反相器的输入端，第二反相器的输出端连接VIH VIL可调的SMIT触发器电路的第二输入端，VIH VIL可调的SMIT触发器电路的输出端产生输出信号VOUT。

进一步地，所述VIH VIL可调的SMIT触发器电路包含第一PMOS管M1、第二POMS管M5、第三PMOS管M6、第四PMOS管M7、第五PMOS管M8、第一NMOS管M2、第二NMOS管M3、第三NMOS管M4和第三反相器INV1，第一PMOS管M1的源级连接电源，第一PMOS管的漏极连接第二PMOS管M2的漏极、第三NMOS管M4的漏极、第二POMS管M5的漏极、第四PMOS管M7的漏极、第三反相器INV1的输入端以及输出信号VOUT，第一PMOS管M1的栅极连接第一NMOS管M2的栅极、第三NMOS管M4的栅极、第二POMS管M5的栅极和第四PMOS管M7的栅极并连接输入信号VIN，第一NMOS管M2的源极接地，第二NMOS管M3的栅极连接第五PMOS管M8的栅极并连接控制信号SEL，第二NMOS管M3的源极接地，第二NMOS管M3的漏极连接第三NMOS管M4的源极，第二POMS管M5的源极连接第三PMOS管M6的漏极，第三PMOS管M6的源极连接电源，第三PMOS管M6的栅极连接第三反相器INV1的输出端，第四PMOS管M7的源极连接第五PMOS管M8的漏极，第五PMOS管M8的源极连接电源。

进一步地，所述超大迟滞SMIT触发器包含第六PMOS管M9、第七PMOS管M10、第八PMOS管M13、第四NMOS管M11、第五NMOS管M12和第六NMOS管M14，第六PMOS管M9的源极连接电源，第六PMOS管M9的漏极连接第七PMOS管M10的源极和第八PMOS管M13的源极，第六PMOS管M9的栅极连接第七PMOS管M10的栅极、第四NMOS管M11的栅极和第五NMOS管M12的栅极并连接输入信号VIN，第七PMOS管M10的漏极连接第四NMOS管M11的漏极、第八PMOS管M13的栅极和第六NMOS管M14的栅极并连接输出信号VOUT，第四NMOS管M11的源极连接第五NMOS管M12的漏极和第六NMOS管M14的源极，第五NMOS管M12的源极接地，第八PMOS管M13的漏极接地，第六NMOS管M14的漏极连接电源。

进一步地，所述第一反相器和第二反相器分别包含第九PMOS管M15和第七NMOS管M16，第九PMOS管M15的源极连接电源，第九PMOS管M15的漏极连接第七NMOS管M16的漏极并作为第一反相器和第二反相器的输出端，第九PMOS管M15的栅极连接第七NMOS管M16的栅极并作为第一反相器和第二反相器的输入端，第七NMOS管M16的源极接地。

一种逻辑阈值判断电路的判断方法，包含以下步骤：

S1、超大迟滞SMIT触发器的输出信号经过第一反相器和第二反相器缓冲之后得到控制信号SEL，控制信号SEL对VIH VIL可调的SMIT触发器电路进行控制；其中VIH为输入高电平，VIL为输入低电平；

S2、当输入信号VIN为低时，超大迟滞SMIT触发器的输出信号为高，经过缓冲之后的控制信号SEL也为高，此时VIH VIL可调的SMIT触发器电路的VIH1 VIL2较低；

S3、当输入信号VIN的电压升高到VIH1时，输入信号VIN被超大迟滞SMIT触发器判定为高，输出信号VOUT从高变低；

S4、当输入信号VIN的电压继续增加并达到超大迟滞SMIT触发器的VIH时，控制信号SEL跟随超大迟滞SMIT触发器的输出信号由高变低，此时VIH VIL可调的SMIT触发器电路的VIH2 VIL2较高；

S5、当输入信号VIN的电压降低到VIL2时，输入信号VIN被超大迟滞SMIT触发器判定为低，输出信号VOUT从低变高；

S6、当输入信号VIN继续降低并达到超大迟滞SMIT触发器的VIL时，控制信号SEL跟随超大迟滞SMIT触发器的输出信号从低变高，此时回到初始状态。

进一步地，所述VIH VIL可调的SMIT触发器电路包含第一工作状态和第二工作状态。

进一步地，所述第一工作状态为：若控制信号SEL=1，则第二NMOS管M3开启，第五PMOS管M8关断，此时的VIH VIL可调的SMIT触发器电路的NMOS管的尺寸远大于PMOS管的尺寸，VIH VIL可调的SMIT触发器电路的VIH VIL较低。

进一步地，所述第二工作状态为：若控制信号SEL=0，则第二NMOS管M3关断，第五PMOS管M8开启，此时的VIH VIL可调的SMIT触发器电路的PMOS管的尺寸远大于NMOS管的尺寸，VIH VIL可调的SMIT触发器电路的VIH VIL较高。

本发明与现有技术相比，具有以下优点和效果：本发明提供了一种逻辑阈值判断电路及其判断方法，可以实现宏观意义上VIL高于VIH的SMIT触发器；本发明的逻辑阈值判断电路运行速度快，逻辑阈值判断点早于传统的SMIT触发器，降低了输入信号高低的判断电压范围，可以用于相比于传统SMIT触发器逻辑高和逻辑低都提前判断的系统环境。

附图说明

图1是本发明的一种逻辑阈值判断电路的示意图。

图2是本发明的VIH VIL可调的SMIT触发器电路的示意图。

图3是本发明的超大迟滞SMIT触发器的示意图。

图4是本发明的第一反相器和第二反相器的示意图。

具体实施方式

为了详细阐述本发明为达到预定技术目的而所采取的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清晰、完整地描述，显然，所描述的实施例仅仅是本发明的部分实施例，而不是全部的实施例，并且，在不付出创造性劳动的前提下，本发明的实施例中的技术手段或技术特征可以替换，下面将参考附图并结合实施例来详细说明本发明。

如图1所示，本发明的一种逻辑阈值判断电路，包含VIH VIL可调的SMIT触发器电路201、超大迟滞SMIT触发器202、第一反相器203和第二反相器204，VIH VIL可调的SMIT触发器电路201的第一输入端连接输入信号VIN，超大迟滞SMIT触发器202的输入端连接输入信号VIN，超大迟滞SMIT触发器202的输出端连接第一反相器203的输入端，第一反相器203的输出端连接第二反相器204的输入端，第二反相器204的输出端连接VIH VIL可调的SMIT触发器电路201的第二输入端，VIH VIL可调的SMIT触发器电路201的输出端产生输出信号VOUT。超大迟滞SMIT触发器202用于调控VIH VIL可调的SMIT触发器电路201，第一反相器203和第二反相器204用于缓冲整形增加驱动能力。本发明的逻辑阈值判断电路可实现在信号从低变高时选择较低的VIH VIL部分，在信号从高变低时选择较高的VIH VIL，在宏观上出现信号低转高时较低的VIH和信号高转低时较高的VIL。

如图2所示，VIH VIL可调的SMIT触发器电路201包含第一PMOS管M1、第二POMS管M5、第三PMOS管M6、第四PMOS管M7、第五PMOS管M8、第一NMOS管M2、第二NMOS管M3、第三NMOS管M4和第三反相器INV1，第一PMOS管M1的源级连接电源，第一PMOS管的漏极连接第二PMOS管M2的漏极、第三NMOS管M4的漏极、第二POMS管M5的漏极、第四PMOS管M7的漏极、第三反相器INV1的输入端以及输出信号VOUT，第一PMOS管M1的栅极连接第一NMOS管M2的栅极、第三NMOS管M4的栅极、第二POMS管M5的栅极和第四PMOS管M7的栅极并连接输入信号VIN，第一NMOS管M2的源极接地，第二NMOS管M3的栅极连接第五PMOS管M8的栅极并连接控制信号SEL，第二NMOS管M3的源极接地，第二NMOS管M3的漏极连接第三NMOS管M4的源极，第二POMS管M5的源极连接第三PMOS管M6的漏极，第三PMOS管M6的源极连接电源，第三PMOS管M6的栅极连接第三反相器INV1的输出端，第四PMOS管M7的源极连接第五PMOS管M8的漏极，第五PMOS管M8的源极连接电源。

如图3所示，超大迟滞SMIT触发器202包含第六PMOS管M9、第七PMOS管M10、第八PMOS管M13、第四NMOS管M11、第五NMOS管M12和第六NMOS管M14，第六PMOS管M9的源极连接电源，第六PMOS管M9的漏极连接第七PMOS管M10的源极和第八PMOS管M13的源极，第六PMOS管M9的栅极连接第七PMOS管M10的栅极、第四NMOS管M11的栅极和第五NMOS管M12的栅极并连接输入信号VIN，第七PMOS管M10的漏极连接第四NMOS管M11的漏极、第八PMOS管M13的栅极和第六NMOS管M14的栅极并连接输出信号VOUT，第四NMOS管M11的源极连接第五NMOS管M12的漏极和第六NMOS管M14的源极，第五NMOS管M12的源极接地，第八PMOS管M13的漏极接地，第六NMOS管M14的漏极连接电源。本发明的超大迟滞SMIT触发器202采用传统的SMIT触发器的电路结构，设置合理的MOS尺寸即可得到需要的迟滞空间。

如图4所示，第一反相器203和第二反相器204分别包含第九PMOS管M15和第七NMOS管M16，第九PMOS管M15的源极连接电源，第九PMOS管M15的漏极连接第七NMOS管M16的漏极并作为第一反相器和第二反相器的输出端，第九PMOS管M15的栅极连接第七NMOS管M16的栅极并作为第一反相器和第二反相器的输入端，第七NMOS管M16的源极接地。

一种逻辑阈值判断电路的判断方法，包含以下步骤：

S1、超大迟滞SMIT触发器的输出信号经过第一反相器和第二反相器缓冲之后得到控制信号SEL，控制信号SEL对VIH VIL可调的SMIT触发器电路进行控制；其中VIH为输入高电平，VIL为输入低电平。

S2、当输入信号VIN为低时，超大迟滞SMIT触发器的输出信号为高，经过缓冲之后的控制信号SEL也为高，此时VIH VIL可调的SMIT触发器电路的VIH1 VIL2较低。

S3、当输入信号VIN的电压升高到VIH1时，输入信号VIN被超大迟滞SMIT触发器判定为高，输出信号VOUT从高变低。

S4、当输入信号VIN的电压继续增加并达到超大迟滞SMIT触发器的VIH时，控制信号SEL跟随超大迟滞SMIT触发器的输出信号由高变低，此时VIH VIL可调的SMIT触发器电路的VIH2 VIL2较高。

S5、当输入信号VIN的电压降低到VIL2时，输入信号VIN被超大迟滞SMIT触发器判定为低，输出信号VOUT从低变高。

S6、当输入信号VIN继续降低并达到超大迟滞SMIT触发器的VIL时，控制信号SEL跟随超大迟滞SMIT触发器的输出信号从低变高，此时回到初始状态。

其中，VIH VIL可调的SMIT触发器电路包含第一工作状态和第二工作状态。

第一工作状态为：若控制信号SEL=1，则第二NMOS管M3开启，第五PMOS管M8关断，此时的VIH VIL可调的SMIT触发器电路的NMOS管的尺寸远大于PMOS管的尺寸，VIH VIL可调的SMIT触发器电路的VIH VIL较低。

第二工作状态为：若控制信号SEL=0，则第二NMOS管M3关断，第五PMOS管M8开启，此时的VIH VIL可调的SMIT触发器电路的PMOS管的尺寸远大于NMOS管的尺寸，VIH VIL可调的SMIT触发器电路的VIH VIL较高。

这两种状态的VIH VIL之前的差值也就是迟滞，由第二POMS管M5和第三PMOS管M6的尺寸来定。

本发明提供了一种逻辑阈值判断电路及其判断方法，可以实现宏观意义上VIL高于VIH的SMIT触发器；本发明的逻辑阈值判断电路运行速度快，逻辑阈值判断点早于传统的SMIT触发器，降低了输入信号高低的判断电压范围，可以用于相比于传统SMIT触发器逻辑高和逻辑低都提前判断的系统环境。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质，在本发明的精神和原则之内，对以上实施例所作的任何简单的修改、等同替换与改进等，均仍属于本发明技术方案的保护范围之内。

Claims (4)

1.一种逻辑阈值判断电路，其特征在于：包含VIH VIL可调的SMIT触发器电路、超大迟滞SMIT触发器、第一反相器和第二反相器，VIH VIL可调的SMIT触发器电路的第一输入端连接输入信号VIN，超大迟滞SMIT触发器的输入端连接输入信号VIN，超大迟滞SMIT触发器的输出端连接第一反相器的输入端，第一反相器的输出端连接第二反相器的输入端，第二反相器的输出端连接VIH VIL可调的SMIT触发器电路的第二输入端，VIH VIL可调的SMIT触发器电路的输出端产生输出信号VOUT；

所述VIH VIL可调的SMIT触发器电路包含第一PMOS管M1、第二POMS管M5、第三PMOS管M6、第四PMOS管M7、第五PMOS管M8、第一NMOS管M2、第二NMOS管M3、第三NMOS管M4和第三反相器INV1，第一PMOS管M1的源级连接电源，第一PMOS管的漏极连接第二PMOS管M2的漏极、第三NMOS管M4的漏极、第二POMS管M5的漏极、第四PMOS管M7的漏极、第三反相器INV1的输入端以及输出信号VOUT，第一PMOS管M1的栅极连接第一NMOS管M2的栅极、第三NMOS管M4的栅极、第二POMS管M5的栅极和第四PMOS管M7的栅极并连接输入信号VIN，第一NMOS管M2的源极接地，第二NMOS管M3的栅极连接第五PMOS管M8的栅极并连接控制信号SEL，第二NMOS管M3的源极接地，第二NMOS管M3的漏极连接第三NMOS管M4的源极，第二POMS管M5的源极连接第三PMOS管M6的漏极，第三PMOS管M6的源极连接电源，第三PMOS管M6的栅极连接第三反相器INV1的输出端，第四PMOS管M7的源极连接第五PMOS管M8的漏极，第五PMOS管M8的源极连接电源；

所述VIH VIL可调的SMIT触发器电路包含第一工作状态和第二工作状态；

所述第一工作状态为：若控制信号SEL=1，则第二NMOS管M3开启，第五PMOS管M8关断，此时的VIH VIL可调的SMIT触发器电路的NMOS管的尺寸远大于PMOS管的尺寸，VIH VIL可调的SMIT触发器电路的VIH VIL较低；

所述第二工作状态为：若控制信号SEL=0，则第二NMOS管M3关断，第五PMOS管M8开启，此时的VIH VIL可调的SMIT触发器电路的PMOS管的尺寸远大于NMOS管的尺寸，VIH VIL可调的SMIT触发器电路的VIH VIL较高。

2.根据权利要求1所述的一种逻辑阈值判断电路，其特征在于：所述超大迟滞SMIT触发器包含第六PMOS管M9、第七PMOS管M10、第八PMOS管M13、第四NMOS管M11、第五NMOS管M12和第六NMOS管M14，第六PMOS管M9的源极连接电源，第六PMOS管M9的漏极连接第七PMOS管M10的源极和第八PMOS管M13的源极，第六PMOS管M9的栅极连接第七PMOS管M10的栅极、第四NMOS管M11的栅极和第五NMOS管M12的栅极并连接输入信号VIN，第七PMOS管M10的漏极连接第四NMOS管M11的漏极、第八PMOS管M13的栅极和第六NMOS管M14的栅极并连接输出信号VOUT，第四NMOS管M11的源极连接第五NMOS管M12的漏极和第六NMOS管M14的源极，第五NMOS管M12的源极接地，第八PMOS管M13的漏极接地，第六NMOS管M14的漏极连接电源。

3.根据权利要求1所述的一种逻辑阈值判断电路，其特征在于：所述第一反相器和第二反相器分别包含第九PMOS管M15和第七NMOS管M16，第九PMOS管M15的源极连接电源，第九PMOS管M15的漏极连接第七NMOS管M16的漏极并作为第一反相器和第二反相器的输出端，第九PMOS管M15的栅极连接第七NMOS管M16的栅极并作为第一反相器和第二反相器的输入端，第七NMOS管M16的源极接地。

4.一种权利要求1-3任一项所述的逻辑阈值判断电路的判断方法，其特征在于包含以下步骤：

S1、超大迟滞SMIT触发器的输出信号经过第一反相器和第二反相器缓冲之后得到控制信号SEL，控制信号SEL对VIH VIL可调的SMIT触发器电路进行控制；其中VIH为输入高电平，VIL为输入低电平；

S2、当输入信号VIN为低时，超大迟滞SMIT触发器的输出信号为高，经过缓冲之后的控制信号SEL也为高，此时VIH VIL可调的SMIT触发器电路的VIH1 VIL2较低；

S3、当输入信号VIN的电压升高到VIH1时，输入信号VIN被超大迟滞SMIT触发器判定为高，输出信号VOUT从高变低；

S4、当输入信号VIN的电压继续增加并达到超大迟滞SMIT触发器的VIH时，控制信号SEL跟随超大迟滞SMIT触发器的输出信号由高变低，此时VIH VIL可调的SMIT触发器电路的VIH2 VIL2较高；

S5、当输入信号VIN的电压降低到VIL2时，输入信号VIN被超大迟滞SMIT触发器判定为低，输出信号VOUT从低变高；

S6、当输入信号VIN继续降低并达到超大迟滞SMIT触发器的VIL时，控制信号SEL跟随超大迟滞SMIT触发器的输出信号从低变高，此时回到初始状态。