CN116670808A - 芯片封装结构、其制备方法及终端设备 - Google Patents
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Abstract
本申请公开了一种芯片封装结构、其制备方法及终端设备,其中芯片封装结构包括:芯片;芯片的表面具有裸露的多个导电的衬垫;分别位于多个导电的衬垫上的多个凸块结构,多个凸块结构中的每一凸块结构包括金属层和位于金属层上的一个或多个焊帽,且多个凸块结构中至少有一个凸块结构的金属层上设置有多个焊帽。申请实施例中提供的芯片封装结构,通过在至少一个凸块结构的金属层上设置多个焊帽,可以增加芯片上凸块结构的占用面积比例,从而有利于分散在封装制造过程中凸块结构对芯片内部的压力,并且还可以进一步增加凸块结构的散热能力和通电流能力。
Description
本申请涉及半导体封装技术领域,尤其涉及一种芯片封装结构、其制备方法及终端设备。
随着半导体工艺技术的发展,倒装芯片封装(Flip Chip Package)技术以其信号密度大、电阻低、可靠性好等优点成为目前广泛应用的封装技术。然而在半导体制造工艺的演进过程中,当芯片制造工艺使用低介电常数介质或超低介电常数介质后,芯片对封装产生的应力越来越敏感。在倒装芯片封装技术下,从封装对芯片的应力角度看,增加芯片上凸块(Bump)的密度,有利于分散封装制造过程中凸块对芯片内部的压力。此外,随着芯片性能的提升,芯片电源功耗的增加,对芯片上凸块的散热能力和通电流能力需求变高,增加芯片部分区域或整芯片的凸块密度有利于芯片单位面积上的散热和通电流。
但是,芯片在制造过程中,凸块之间需要保持一定的间距才能满足可制造性,因此在芯片面积固定的情况下凸块间距会限制凸块数量的增加,从而限制凸块的占用面积。另外,在芯片通过凸块和封装基板进行物理和电气连接时,每个凸块对应封装基板上的一个焊盘,在凸块和焊盘焊接的过程中,凸块上的焊帽(Solder Tip)融化摊开与焊盘结合,为了形成可靠的连接,焊盘的面积通常要大于凸块面积。因此封装基板上焊盘的面积也限制了凸块的占用面积。
发明内容
本申请实施例提供了一种芯片封装结构、其制备方法及终端设备,用以增加芯片上凸块结构的占用面积比例。
第一方面,本申请实施例提供的一种芯片封装结构,芯片的表面具有裸露的多个导电的衬垫,在所述多个导电的衬垫上设置有多个凸块结构。每一凸块结构可以对应一个衬垫。每一所述凸块结构可以包括金属层和位于所述金属层上的一个或多个焊帽,具体所述一个或多个焊帽可以设置在所述金属层远离所述衬垫一侧,所述多个凸块结构中至少有一个所述凸块结构的所述金属层上设置有多个所述焊帽,例如两个所述焊帽、三个所述焊帽、四个所述焊帽等。
在本申请中,当金属层上设置多个焊帽时,金属层的占用面积相当于现有技术中多个金属层的占用面积以及多个金属层之间间隙的面积。因此,申请实施例提供的芯片封装结构,通过在至少一个凸块结构的金属层上设置多个焊帽,可以增加芯片上凸块结构的占用面积比例,从而有利于分散在封装制造过程中凸块结构对芯片内部的压力,并且还可以进一步增加凸块结构的散热能力和通电流能力。
另外,本申请中,当焊帽面积一致的情况下,单个凸块结构中焊帽的数量越多,单个凸块结构在芯片上的占用面积越大;所有凸块结构中,金属层上设置有多个焊帽的凸块结构越多,所有凸块结构在芯片上的总占用面积比例越大。
在本申请中,所述芯片可包括芯片基板,位于所述芯片基板上多个导电的衬垫、第一 钝化层和第二钝化层,所述衬垫的表面裸露于第一钝化层和第二钝化层的开口区域。其中芯片基板可以硅基芯片,衬垫的材料可以为金属材料,一般为铝,当然也可以为其它金属材料,在此不作限定。第一钝化层的材料可以为氮化硅或氧化硅等绝缘材料,第二钝化层的材料可以为聚乙酰胺类等有机绝缘材料。芯片基板可以包括衬底基板和布设于衬底基板上的电路层。衬垫一般位于芯片基板的有源面,当然衬垫也可以位于芯片基板的无源面,在此不作限定。
本申请对金属层的材料和形成方式不作限定,例如所述金属层可以采用铜或钛等金属材料通过电镀或沉积等方式形成。进一步,本申请对金属层的横截面的形状(即金属层在芯片上的正投影的形状)同样不作限定,例如金属层的横截面可以为长轴形、圆形、多边形等规则图形,也可以为不规则的图形。另外,本申请中,不同金属层的横截面的形状可以相同,也可以不相同,在此不作限定,可以根据实际产品的需求进行设计。
示例性的,在本申请中,至少一个金属层的横截面的形状为长轴形,例如椭圆形、矩形、四个角为均为圆角的矩形或胶囊形等。进一步地,当金属层的横截面的形状为长轴形时,长轴形的长轴延伸方向可以指向芯片的中心,从而有利于应力的均衡分布。
进一步地,在本申请中,当焊帽面积相同时,金属层上设置的焊帽的数量越多,金属层的横截面的面积越大。
本申请对焊帽的材料和形成方式同样不作限定,例如焊帽可以采用含有锡的金属或合金(如锡银合金、锡银铜合金等)通过电镀或沉积等方式形成。
进一步地,本申请对焊帽的形状同样不作限定,当凸块结构中包括一个焊帽时,焊帽的形状可以与金属层的横截面的形状相似,当凸块结构中包括多个焊帽时,焊帽的形状一般为规则图形,例如圆形。
本申请中,不同的焊帽的形状、面积可以一致,也可以不一样。示例性的,至少部分所述焊帽的面积一致、形状一致,例如位于同一金属层上的焊帽的面积一致、形状一致,或者位于同一区域的金属层上的焊帽的面积一致、形状一致。
在本申请中,所述凸块结构中还可以包括位于所述焊帽与所述金属层之间的第一阻挡层;所述焊帽可通过所述第一阻挡层与所述金属层电连接,所述第一阻挡层用于阻挡所述焊帽与所述金属层之间互相扩散。
其中,第一阻挡层的材料可以为金属等导电材料,示例性的,第一阻挡层的材料可以为镍,在此不作限定。
在具体实施时,为了便于在衬垫上形成凸块结构,所述芯片封装结构中还可以包括位于所述衬垫与所述凸块结构之间的凸块底部金属结构(Under Bump Metallurgy,UBM),即所述凸块底部金属结构位于衬垫与凸块结构的金属层之间,所述凸块结构通过所述凸块底部金属结构与所述衬垫电连接。
示例性的,当所述金属层采用电镀方式形成时,所述凸块底部金属结构可以包括位于所述衬垫与所述金属层之间的籽晶层,从而为后续电镀金属层提供导电层。在具体实施时,籽晶层的材料可以与后续电镀的金属层的材料相同,也可以不相同,在此不作限定。例如金属层的材料为铜,籽晶层的材料可以为铜或钛。
其中,籽晶层可以采用物理气相沉积法、蒸镀法等方法形成,在此不作限定。
在本申请实施例提供的芯片封装结构中,所述凸块底部金属结构中还可以包括位于所述衬垫与所述籽晶层之间第二阻挡层,所述第二阻挡层用于阻挡所述衬垫与所述金属层之 间互相扩散。
其中,所述第二阻挡层的材料可以为金属等导电材料,示例性的,所述第二阻挡层的材料可以为钛,在此不作限定。所述第二阻挡层可以采用物理气相沉积法、蒸镀法等方法形成,在此不作限定。
在本申请中,所述芯片封装结构还可以包括位于所述金属层与所述焊帽之间的第三钝化层;所述第三钝化层在与所述焊帽对应的区域具有开口,所述焊帽通过所述开口与所述金属层电连接。当所述凸块结构中包括第一阻挡层时,第三钝化层位于所述第一阻挡层与所述焊帽之间,所述焊帽通过所述第三钝化层中的开口与所述第一阻挡层133电连接。其中所述第三钝化层的设置是为了便于对焊帽进行优化处理,另外第三钝化层还可以对金属层起到保护作用。
芯片通常具有中心区域和包围中心区域的外围区域,其中位于中心区域的凸块结构一般用于向芯片提供电源电压和接地电压,而位于外围区域的凸块结构一般用于向芯片提供各种信号。在本申请中,金属层上设置有多个焊帽的凸块结构可以仅位于中心区域。或者,金属层上设置有多个焊帽的凸块结构也可以仅位于外围区域。或者,金属层上设置有多个焊帽的凸块结构也可以同时位于外围区域和中心区域。
进一步,在本申请中,中心区域中可以是部分凸块结构的金属层上设置有多个焊帽,也可以是全部凸块结构的金属层上设置有多个焊帽,在此不作限定。同样,外围区域中可以是部分凸块结构的金属层上设置有多个焊帽,也可以是全部凸块结构的金属层上设置有多个焊帽,在此不作限定。
在本申请实施例提供的芯片封装结构中,所述芯片封装结构还可以包括封装基板;所述封装基板面向所述焊帽一侧具有裸露的多个焊盘;所述多个焊帽与所述多个焊盘电连接,且每一所述焊帽电连接一个所述焊盘。
其中,所述封装基板的表面一般还具有阻焊层,阻焊层在与焊盘对应的区域具有开窗以露出的焊盘的表面,凸块结构的焊帽与阻焊层开窗露出的焊盘接触,经过回流焊接后,焊帽熔化,与焊盘接触,形成可靠的物理连接。
在具体实施时,封装基板可以为重布线层、基板或者硅中介板(interposer)等设置有的线路的任意结构,在此不作限定。
第二方面,本申请实施例提供一种终端设备,所述终端设备包括电路板和设置在电路板上的如第一方面或第一方面的各种实施方式所述的芯片封装结构。本申请实施例提出的终端设备包括但不限于智能手机、智能电视、智能电视机顶盒、个人电脑(personal computer,PC)、可穿戴设备、智能宽带等,此处不进行一一列举。由于该终端设备解决问题的原理与前述一种芯片封装结构相似,因此该终端设备的实施可以参见前述芯片封装结构的实施,重复之处不再赘述。
第三方面,本申请实施例提供的一种芯片封装结构的制备方法,该制备方法可以包括:首先提供一芯片,所述芯片的表面具有裸露的多个导电的衬垫;然后在每一个导电的衬垫上分别形成一个凸块结构;其中,每一所述凸块结构均包括金属层和位于所述金属层上的一个或多个焊帽,且所有凸块结构中至少有一个所述凸块结构的金属层上设置有多个所述焊帽。其中,所述一个或多个焊帽设置于所述金属层远离所述衬垫一侧。
在一种可行的实现方式中,步骤在所述多个导电的衬垫上形成多个凸块结构,具体可以包括以下步骤:首先在所述芯片具有衬垫一侧形成第一光刻层;然后对所述第一光刻胶 层进行构图,在所述第一光刻胶层形成多个开口区域,以露出需要制备所述多个凸块结构的位置;之后通过电镀方式在所述第一光刻胶层的各开口区域中形成所述金属层;形成所述金属层后接着再形成第二光刻胶层,并在所述第二光刻胶层形成多个开口区域,以露出需要制备所述焊帽的位置;之后在所述第二光刻胶层的各开口区域中形成所述焊帽;最后去除所述第一光刻胶层和所述第二光刻胶层。
可选地,在本申请中,在步骤在所述第二光刻胶层的各开口区域中形成所述焊帽之前,还可以包括:在所述第二光刻胶层的各开口区域中形成第一阻挡层。
在一种可行的实现方式中,在步骤在所述芯片具有衬垫一侧形成第一光刻层之前,还可以包括:在所述芯片具有衬垫一侧依次形成整层覆盖的第二阻挡层和籽晶层;在去除所述第一光刻胶层和所述第二光刻胶层时,还可以包括:去除位于所述第一光刻胶层下方的所述第二阻挡层和所述籽晶层,保留位于所述金属层下方的所述第二阻挡层和所述籽晶层,从而形成位于衬垫与凸块结构之间的凸块底部金属结构。
进一步地,在本申请中,为了对焊帽进行优化处理,在步骤去除所述第一光刻胶层和所述第二光刻胶层之后,还可以包括:形成钝化层,并在所述钝化层形成多个开口区域,以露出所述焊帽;对所述焊帽进行处理,使所述焊帽呈半球形结构。
上述第二方面和第三方面中任一方面可以达到的技术效果可以参照上述第一方面中任一可能设计可以达到的技术效果说明,这里不再重复赘述。
图1为本申请实施例提供的一种应用场景的示意图;
图2为本申请实施例提供的一种芯片封装结构的剖面结构示意图;
图3为本申请实施例提供的一种芯片封装结构的俯视结构示意图;
图4为相关技术中提供的一种芯片封装结构的俯视结构示意图;
图5为本申请实施例提供的一种芯片封装结构的制备方法的流程示意图;
图6为本申请实施例提供的一种芯片的剖面结构示意图;
图7a至图7c分别为本申请实施例提供的凸块结构形状排布的结构示意图;
图8为本申请实施例中凸块结构制备方法的流程示意图;
图9a~9f为本申请实施例中凸块结构的制备过程的结构示意图;
图10为本申请实施例提供的另一种芯片封装结构的剖面结构示意图;
图11为本申请实施例提供的又一种芯片封装结构的剖面结构示意图;
图12为本申请实施例提供的又一种芯片封装结构的制备方法的流程示意图;
图13a~13g为本申请实施例中芯片封装结构的制备过程的结构示意图;
图14为本申请实施例提供的又一种芯片封装结构的剖面结构示意图;
图15为本申请实施例提供的又一种芯片封装结构的俯视结构示意图;
图16为本申请实施例提供的又一种芯片封装结构的俯视结构示意图;
图17为本申请实施例提供的又一种芯片封装结构的俯视结构示意图;
图18为本申请实施例提供的又一种芯片封装结构的剖面结构示意图;
图19为相关技术中长轴形凸块结构的排布方式示意图。
为了使本申请的目的、技术方案和优点更加清楚,下面将结合附图对本申请作进一步地详细描述。
以下实施例中所使用的术语只是为了描述特定实施例的目的,而并非旨在作为对本申请的限制。如在本申请的说明书和所附权利要求书中所使用的那样,单数表达形式“一个”、“一种”、“所述”、“上述”、“该”和“这一”旨在也包括例如“一个或多个”这种表达形式,除非其上下文中明确地有相反指示。
在本说明书中描述的参考“一个实施例”或“一些实施例”等意味着在本申请的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此,在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例,而是意味着“一个或多个但不是所有的实施例”,除非是以其他方式另外特别强调。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”,除非是以其他方式另外特别强调。
另外,在图中相同的附图标记表示相同或类似的结构,因而将省略对它们的重复描述。本申请中所描述的表达位置与方向的词,均是以附图为例进行的说明,但根据需要也可以做出改变,所做改变均包含在本申请保护范围内。本申请的附图仅用于示意相对位置关系不代表真实比例。
本申请实施例提出的埋入式封装结构可以应用于各种终端设备中,例如可以应用于智能手机、智能电视、智能电视机顶盒、个人电脑(personal computer,PC)、可穿戴设备、智能宽带等终端设备。应注意,本申请实施例提出的芯片封装结构旨在包括但不限于应用在这些和任意其它适合类型的终端设备中。如图1中所示,以手机为例,终端设备包含壳体20以及设置在壳体20内的电路板30,该电路板30上设置有芯片封装结构10。其中,电路板30可以为终端设备的主板,芯片封装结构10与主板电连接,芯片封装结构10可以是手机处理器芯片封装、手机基带芯片封装等。下面结合附图对本申请提供的芯片封装结构进行详细说明。
参见图2,图2为本申请一种实施例提供的芯片封装结构的结构示意图。在本申请实施例提供的芯片封装结构10中,芯片11的表面具有裸露的多个导电的衬垫12,所述多个导电的衬垫12上设置有多个凸块结构13。每个所述凸块结构13可以包括金属层131和位于所述金属层131上的一个或多个焊帽132,所述一个或多个焊帽132设置于所述金属层131远离所述衬垫12一侧,且所述多个凸块结构13中至少有一个所述凸块结构13的所述金属层131上设置有多个所述焊帽132,例如两个所述焊帽132、三个所述焊帽132、四个所述焊帽132等。
结合图3和图4,图3以所有凸块结构13的所述金属层131上设置有两个所述焊帽132为例,图4以所有凸块结构13的所述金属层131上设置有一个所述焊帽132为例。当图3和图4中的芯片11面积以及焊帽132数量和面积相同时,图3中虽然凸块结构13和金属层131的数量少了一半,但是图3中一个金属层131的占用面积是图4中两个金属层131的占用面积加两个金属层131之间间隙的面积,因此图3中所有所述金属层131的占用面积要大于图4中所有所述金属层131的占用面积,从而图3中所有凸块结构13在芯片11上占用面积比例大于图4中所有凸块结构13在芯片11上的占用面积比例。
因此,申请实施例提供的芯片封装结构,通过在至少一个凸块结构的金属层上设置多 个焊帽,可以增加芯片上凸块结构的占用面积比例,从而有利于分散在封装制造过程中凸块结构对芯片内部的压力,并且还可以进一步增加凸块结构的散热能力和通电流能力。
另外,本申请中,当焊帽面积一致的情况下,单个凸块结构中焊帽的数量越多,单个凸块结构在芯片上的占用面积越大;所有凸块结构中,金属层上设置有多个焊帽的凸块结构越多,所有凸块结构在芯片上的总占用面积比例越大。
图5示例性示出了本申请实施例所提供的一种芯片封装结构的制备方法的流程示意图。参见图5,该制备方法主要包括以下步骤:
S501、提供芯片,所述芯片的表面具有裸露的多个导电的衬垫。
在本申请中,所述芯片可以为裸片(die),裸片是芯片未封装前的晶粒,每一个裸片就是一个具有独立功能的尚未封装的芯片,它可由一个或多个电路组成。具体的实施例中的裸片包括但不限于专用集成电路(application specific integrated circuit,简称ASIC)、内存裸片以及模拟裸片等。裸片通常由衬底基板和布设于衬底基板上的电路层组成,其中电路层中一般形成有晶体管等半导体器件和各种功能电路。其中,裸片中的电路层所处的一侧的表面称为有源面,裸片中的衬底基板所处的一侧的表面称为无源面。
本申请对芯片的功能不作限制,例如芯片可以为功率放大器芯片、射频微波毫米波芯片或逻辑芯片(logic die)等,如处理器芯片(如AP芯片)、知识产权(intellectual property,IP)核(cores)等。
示例性的,如图6所示,所述芯片11可包括芯片基板111,位于所述芯片基板111上多个导电的衬垫12、第一钝化层112和第二钝化层113,所述衬垫12的表面裸露于第一钝化层112和第二钝化层113的开口区域。其中芯片基板111可以硅基芯片,衬垫的材料可以为金属材料,一般为铝,当然也可以为其它金属材料,在此不作限定。第一钝化层的材料可以为氮化硅或氧化硅等绝缘材料,第二钝化层的材料可以为聚乙酰胺类等有机绝缘材料。芯片基板111可以包括衬底基板和布设于衬底基板上的电路层。衬垫12一般位于芯片基板111的有源面,当然衬垫12也可以位于芯片基板111的无源面,在此不作限定。
S502、在所述多个导电的衬垫上形成多个凸块结构,每个所述凸块结构包括金属层和位于所述金属层上的一个或多个焊帽,所述一个或多个焊帽设置于所述金属层远离所述衬垫一侧,且所述多个凸块结构中至少有一个所述凸块结构的金属层上设置有多个所述焊帽。
本申请对金属层的材料和形成方式不作限定,例如所述金属层可以采用铜或钛等金属材料通过电镀或沉积等方式形成。进一步,本申请对金属层的横截面的形状(即金属层在芯片上的正投影的形状)同样不作限定,例如金属层131的横截面可以为如图7a所示的胶囊形、如图7b所示的圆形、多边形等规则图形,也可以为如图7c所示不规则的图形。另外,本申请中,不同金属层131的横截面的形状可以相同,也可以不相同,在此不作限定,可以根据实际产品的需求进行设计。进一步地,本申请对金属层的厚度同样不作限定,金属层的厚度可以根据实际需求进行设计。
示例性的,在本申请中,至少一个金属层131的横截面的形状为长轴形,例如椭圆形、矩形、四个角为均为圆角的矩形或如图3所示的胶囊形等。进一步地,当金属层的横截面的形状为长轴形时,长轴形的长轴延伸方向可以指向芯片的中心,从而有利于应力的均衡分布。
进一步地,在本申请中,当焊帽面积相同时,金属层上设置的焊帽的数量越多,金属层的横截面的面积越大。
本申请对焊帽的材料和形成方式同样不作限定,例如焊帽可以采用含有锡的金属或合金(如锡银合金、锡银铜合金等)通过电镀或沉积等方式形成。
进一步地,本申请对焊帽132的形状同样不作限定,当凸块结构13中包括一个焊帽132时,焊帽132的形状可以与金属层131的横截面的形状相似,当凸块结构13中包括多个焊帽132时,焊帽132的形状一般为规则图形,例如图7a至图7c所示的圆形。
图7a至图7c中给出了三种凸块结构形状排布方式,图中仅是芯片的局部示例,芯片整体的凸块结构排列会根据芯片上功能模块分布的不同设置不同的排列方式,在此不作限定。
本申请中,不同的焊帽的形状、面积可以一致,也可以不一样。示例性的,至少部分所述焊帽的面积一致、形状一致,例如位于同一金属层上的焊帽的面积一致、形状一致,或者位于同一区域的金属层上的焊帽的面积一致、形状一致。
在一种可行的实现方式中,请参见图8,结合图9a至图9f,步骤S502在所述多个导电的衬垫上形成多个凸块结构,具体可以包括以下步骤:
S801、在所述芯片11具有衬垫12一侧形成第一光刻层15,以图6所示的芯片11结构为例,形成如图9a所示的结构。
S802、对所述第一光刻胶层15进行构图,在所述第一光刻胶层15形成多个开口区域,以露出需要制备所述多个凸块结构的位置,形成如图9b所示的结构。
S803、通过电镀方式在所述第一光刻胶层15的各开口区域中形成所述金属层131,形成如图9c所示的结构。
S804、形成第二光刻胶层16,并在所述第二光刻胶层16形成多个开口区域,以露出需要制备所述焊帽的位置,形成如图9d所示的结构。
S805、在所述第二光刻胶层16的各开口区域中形成所述焊帽132,形成如图9e所示的结构。
S806、去除所述第一光刻胶层15和所述第二光刻胶层16,形成如图9f所示的芯片封装结构。
可选地,在本申请中,在步骤S805在所述第二光刻胶层的各开口区域中形成所述焊帽之前,还可以包括:在所述第二光刻胶层的各开口区域中形成第一阻挡层。参见图10,图10为本申请实施例提供的另一种芯片封装结构的剖面结构示意图,在所述凸块结构13中,所述第一阻挡层133位于所述焊帽132与所述金属层131之间;所述焊帽132可通过所述第一阻挡层133与所述金属层131电连接,所述第一阻挡层133用于阻挡所述焊帽132与所述金属层131之间互相扩散。
其中,第一阻挡层的材料可以为金属等导电材料,示例性的,第一阻挡层的材料可以为镍,在此不作限定。
在具体实施时,如图10所示,为了便于在衬垫12上形成凸块结构13,所述芯片封装结构10中还可以包括位于所述衬垫12与所述凸块结构13之间的凸块底部金属结构(Under Bump Metallurgy,UBM)14,即所述凸块底部金属结构14位于衬垫12与凸块结构13的金属层131之间,所述凸块结构13通过所述凸块底部金属结构14与所述衬垫12电连接。
示例性的,如图10所示,当所述金属层131采用电镀方式形成时,所述凸块底部金属结构14可以包括位于所述衬垫12与所述金属层131之间的籽晶层141,从而为后续电镀金属层131提供导电层。在具体实施时,籽晶层141的材料可以与后续电镀的金属层131 的材料相同,也可以不相同,在此不作限定。例如金属层131的材料为铜,籽晶层141的材料可以为铜或钛。
其中,籽晶层141可以采用物理气相沉积法、蒸镀法等方法形成,在此不作限定。
继续参见图10,在本申请实施例提供的芯片封装结构10中,所述凸块底部金属结构14中还可以包括位于所述衬垫12与所述籽晶层141之间第二阻挡层142,所述第二阻挡层142用于阻挡所述衬垫12与所述金属层131之间互相扩散。
其中,所述第二阻挡层的材料可以为金属等导电材料,示例性的,所述第二阻挡层的材料可以为钛,在此不作限定。所述第二阻挡层可以采用物理气相沉积法、蒸镀法等方法形成,在此不作限定。
在一种可行的实现方式中,芯片封装结构中的凸块底部金属结构可以通过如下步骤形成:
在所述芯片具有衬垫一侧形成第一光刻层之前,在所述芯片具有衬垫一侧依次形成整层覆盖的第二阻挡层和籽晶层;
在去除所述第一光刻胶层和所述第二光刻胶层时,去除位于所述第一光刻胶层下方的所述第二阻挡层和所述籽晶层,保留位于所述金属层下方的所述第二阻挡层和所述籽晶层,从而形成所述凸块底部金属结构。
进一步地,在本申请中,为了对焊帽进行优化处理,在步骤S806去除所述第一光刻胶层和所述第二光刻胶层之后,还可以包括:形成钝化层,并在所述钝化层形成多个开口区域,以露出所述焊帽;对所述焊帽进行处理,使所述焊帽呈半球形结构。参见图11,图11为本申请实施例提供的又一种芯片封装结构的剖面结构示意图。所述芯片封装结构10还可以包括位于所述金属层131与所述焊帽132之间的第三钝化层18;所述第三钝化层18在与所述焊帽132对应的区域具有开口,所述焊帽132通过所述开口与所述金属层131电连接。当所述凸块结构10中包括第一阻挡层133时,所述第三钝化层18位于所述第一阻挡层133与所述焊帽132之间,所述焊帽132通过所述第三钝化层18的开口与所述第一阻挡层133电连接,图11中以凸块结构10中包括第一阻挡层133为例进行示意。其中所述第三钝化层18的设置是为了便于对焊帽132进行优化处理,另外第三钝化层18还可以对金属层131起到保护作用。
需要注意的是,本申请的芯片封装结构,可以有多种不同的结构,并可以通过多种方式实现。下面实施例仅是其中一种优选实现方法,用于阐述本申请所述芯片封装结构的可行性,不对申请的范围进行限制。通过其它工艺方法或顺序实现本申请的芯片封装结构的,亦在本申请的保护范围之内。
以图11所示的芯片封装结构10为例,请参考图12结合图13a至图13g,该芯片封装结构的制备方法可以包括以下步骤:
S1201、提供一如图6所示的芯片11,所述芯片11的表面具有裸露的多个导电的衬垫12。
S1202、在所述芯片11具有衬垫12一侧依次形成整层覆盖的第二阻挡层142、籽晶层141和第一光刻层15,形成如图13a所示的结构。
在具体实施时,第二阻挡层142可以采用钛等金属材料通过物理气相沉积法、蒸镀法等方法形成,籽晶层141可以采用铜等金属材料通过物理气相沉积法、蒸镀法等方法形成。
S1203、对所述第一光刻胶层15进行构图,在所述第一光刻胶层15形成开口区域, 以露出需要制备所述凸块结构的位置,形成如图13b所示的结构。
S1204、通过电镀方式在所述第一光刻胶层15的开口区域中形成所述金属层131,形成如图13c所示的结构。
示例性的,金属层131的材料可以为铜,在此不作限定。
S1205、形成第二光刻胶层16,并对所述第二光刻胶层16进行构图,在所述第二光刻胶层16形成开口区域,以露出需要制备所述焊帽的位置,形成如图13d所示的结构。
S1206、在所述第二光刻胶层16的开口区域中依次形成第一阻挡层133和焊帽132,形成如图13e所示的结构。
其中,第一阻挡层132的材料可以为镍等金属材料,焊帽132的材料可以为含锡合金,例如锡铅合金或锡银铜合金等,第一阻挡层133和焊帽132可以通过电镀方式形成。
在该步骤中,所述金属层131上可以设置至少一个焊帽132,且至少有一个所述金属层131上设置有至少两个所述焊帽132,例如2个焊帽132、3个焊帽132、4个焊帽132等。其中,所述金属层131上的焊帽132的数量可以根据实际需求进行设计。
S1207、去除所述第一光刻胶层15、所述第二光刻胶层16以及位于所述第一光刻胶层15下方的第二阻挡层142和籽晶层141,保留位于所述金属层131下方的第二阻挡层142和籽晶层141,形成如图13f所示的结构。
其中,如图13f所示,位于所述金属层131下方的第二阻挡层142和籽晶层141即为凸块底部金属结构14。
S1208、形成第三钝化层18,对所述第三钝化层18进行构图,在所述第三钝化层18形成开口区域,露出所述焊帽132,形成如图13g所示的结构。
其中,第三钝化层可以通过旋涂或喷涂方式形成,而第三钝化层中的开口区域可以通过光刻工艺形成。
S1209、对所述焊帽132进行处理,使所述焊帽132呈半球形结构,形成如图11所示的结构。
在具体实施时,可以通过热回流的方式,使焊帽132形成半球形的形貌。
在本申请中,在步骤S1209后形成如图11所示的芯片封装结构10。当然,在具体实施时,在本申请中,在步骤S1209以后,也可以去除第三钝化层18形成如图14所示的芯片封装结构。
在本申请实施例中提供的上述芯片封装结构中,通过在所述金属层上设置多个焊帽,可以增加芯片上凸块结构的占用面积比例,从而有利于分散在封装制造过程中凸块结构对芯片内部的压力。另外,还可以进一步增加凸块结构的散热能力和通电流能力。
参见图15至图17,芯片11通常具有中心区域A和包围中心区域A的外围区域B,其中位于中心区域A的凸块结构13一般用于向芯片11提供电源电压和接地电压,而位于外围区域B的凸块结构13一般用于向芯片11提供各种信号。在本申请中,如图15所示,金属层131上设置有多个焊帽132的凸块结构13可以仅位于中心区域A。或者如图16所示,金属层131上设置有多个焊帽132的凸块结构13也可以仅位于外围区域B。或者如图17所示,金属层131上设置有多个焊帽132的凸块结构13也可以同时位于外围区域B和中心区域A。
进一步,在本申请中,中心区域A中可以是部分凸块结构13的金属层131上设置有多个焊帽132,也可以是全部凸块结构13的金属层131上设置有多个焊帽132,在此不作 限定。同样,外围区域B中可以是部分凸块结构13的金属层131上设置有多个焊帽132,也可以是全部凸块结构13的金属层131上设置有多个焊帽132,在此不作限定。
参见图18,图18为芯片倒装焊接到封装基板上后的结构示意图。如图18所示,在本申请实施例提供的芯片封装结构10中,所述芯片封装结构10还可以包括封装基板19;所述封装基板19面向所述焊帽132一侧具有裸露的多个焊盘191;所述多个焊帽132与所述多个焊盘191电连接,且每一所述焊帽132电连接一个所述焊盘191。
如图18所示,所述封装基板19的表面一般还具有阻焊层192,阻焊层192在与焊盘191对应的区域具有开窗以露出的焊盘191的表面,凸块结构13的焊帽132与阻焊层192开窗露出的焊盘191接触,经过回流焊接后,焊帽132熔化,与焊盘191接触,形成可靠的物理连接。
在具体实施时,封装基板可以为重布线层、基板或者硅中介板(interposer)等设置有的线路的任意结构,在此不作限定。图18以有两层铜布线层的封装基板为例进行示意。
图19为相关技术中长轴形凸块结构的排布方式,一个凸块结构13中仅设置有一个焊帽132,焊帽的形状为椭圆形。图3为本申请一种实施例提供的凸块结构排布示例,一个椭圆形的凸块结构13中设置有两个圆形的焊帽132。当两种排布方式的焊帽132间距和数量完全相同时,封装基板上焊盘排布可以不发生变化。
从凸块结构占用比例来看,例如图19中凸块结构13的金属层131的短轴是40μm,长轴是70μm,图3中凸块结构13的金属层131的短轴是90μm,长轴是240μm,图3中凸块结构13在芯片11上的占用面积比例可以从图19中的8.5%左右提高到36%左右,提高了3倍。如果凸块结构的材料和高度相同,那么热导率和电流值也可以提高3倍。
基于相同的技术构思,本申请还提供了一种终端设备,该终端设备包括电路板以及设置在电路板上的上述任一技术方案中的芯片封装结构。本申请实施例提出的终端设备包括但不限于智能手机、智能电视、智能电视机顶盒、个人电脑(personal computer,PC)、可穿戴设备、智能宽带等,此处不进行一一列举。由于该终端设备解决问题的原理与前述一种芯片封装结构相似,因此该终端设备的实施可以参见前述芯片封装结构的实施,重复之处不再赘述。
显然,本领域的技术人员可以对本申请实施例进行各种改动和变型而不脱离本申请实施例的范围。这样,倘若本申请实施例的这些修改和变型属于本申请权利要求及其等同技术的范围之内,则本申请也意图包含这些改动和变型在内。
Claims (14)
- 一种芯片封装结构,其特征在于,包括:芯片;所述芯片的表面具有裸露的多个导电的衬垫;分别位于所述多个导电的衬垫上的多个凸块结构;其中,每个所述凸块结构包括金属层和位于所述金属层上的一个或多个焊帽,所述一个或多个焊帽设置于所述金属层远离所述衬垫一侧,且所述多个凸块结构中至少有一个所述凸块结构的所述金属层上设置有多个所述焊帽。
- 如权利要求1所述的芯片封装结构,其特征在于,所述芯片封装结构还包括位于所述金属层与每个所述焊帽之间的钝化层;所述钝化层在与所述焊帽对应的区域具有开口,所述焊帽通过所述开口与所述金属层电连接。
- 如权利要求1或2所述的芯片封装结构,其特征在于,至少一个所述金属层在所述芯片上的正投影呈长轴形。
- 如权利要求1-3任一项所述的芯片封装结构,其特征在于,所述凸块结构还包括位于所述焊帽与所述金属层之间的第一阻挡层;所述焊帽通过所述第一阻挡层与所述金属层电连接,所述第一阻挡层用于阻挡所述焊帽与所述金属层之间互相扩散。
- 如权利要求1-4任一项所述的芯片封装结构,其特征在于,所述芯片封装结构还包括位于所述衬垫与所述凸块结构之间的凸块底部金属结构;所述凸块结构通过所述凸块底部金属结构与所述衬垫电连接。
- 如权利要求5所述的芯片封装结构,其特征在于,所述凸块底部金属结构包括位于所述衬垫与所述金属层之间的籽晶层。
- 如权利要求6所述的芯片封装结构,其特征在于,所述凸块底部金属结构还包括位于所述衬垫与所述籽晶层之间的第二阻挡层;所述第二阻挡层用于阻挡所述衬垫与所述金属层之间互相扩散。
- 如权利要求1-7任一项所述的芯片封装结构,其特征在于,所述芯片封装结构还包括封装基板;所述封装基板面向所述焊帽一侧具有裸露的多个焊盘;多个所述焊帽与所述多个焊盘电连接,且每一所述焊帽电连接一个所述焊盘。
- 一种终端设备,其特征在于,包括:电路板、设置在所述电路板上的如权利要求1-8任一项所述的芯片封装结构。
- 一种芯片封装结构的制备方法,其特征在于,包括:提供芯片,所述芯片的表面具有裸露的多个导电的衬垫;在所述多个导电的衬垫上形成多个凸块结构;其中,每个所述凸块结构包括金属层和位于所述金属层上的一个或多个焊帽,所述一个或多个焊帽设置于所述金属层远离所述衬垫一侧,且所述多个凸块结构中至少有一个所述凸块结构的所述金属层上设置有多个所述焊帽。
- 如权利要求10所述的制备方法,其特征在于,在所述多个导电的衬垫上形成多个凸块结构,具体包括:在所述芯片具有衬垫一侧形成第一光刻层;对所述第一光刻胶层进行构图,在所述第一光刻胶层形成多个开口区域,以露出需要制备所述多个凸块结构的位置;通过电镀方式在所述第一光刻胶层的各开口区域中形成所述金属层;形成第二光刻胶层,并在所述第二光刻胶层形成多个开口区域,以露出需要制备所述焊帽的位置;在所述第二光刻胶层的各开口区域中形成所述焊帽;去除所述第一光刻胶层和所述第二光刻胶层。
- 如权利要求11所述的制备方法,其特征在于,在所述第二光刻胶层的各开口区域中形成所述焊帽之前,还包括:在所述第二光刻胶层的各开口区域中形成第一阻挡层。
- 如权利要求11或12所述的制备方法,其特征在于,在所述芯片具有衬垫一侧形成第一光刻层之前,还包括:在所述芯片具有衬垫一侧依次形成整层覆盖的第二阻挡层和籽晶层;在去除所述第一光刻胶层和所述第二光刻胶层时,还包括:去除位于所述第一光刻胶层下方的所述第二阻挡层和所述籽晶层,保留位于所述金属层下方的所述第二阻挡层和所述籽晶层。
- 如权利要求11或12所述的制备方法,其特征在于,在去除所述第一光刻胶层和所述第二光刻胶层之后,还包括:形成钝化层,并在所述钝化层形成多个开口区域,以露出所述焊帽;对所述焊帽进行处理,使所述焊帽呈半球形结构。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/CN2021/090966 WO2022226889A1 (zh) | 2021-04-29 | 2021-04-29 | 芯片封装结构、其制备方法及终端设备 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN116670808A true CN116670808A (zh) | 2023-08-29 |
Family
ID=83846609
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202180088663.1A Pending CN116670808A (zh) | 2021-04-29 | 2021-04-29 | 芯片封装结构、其制备方法及终端设备 |
Country Status (2)
Country | Link |
---|---|
CN (1) | CN116670808A (zh) |
WO (1) | WO2022226889A1 (zh) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104979220B (zh) * | 2014-04-02 | 2017-09-01 | 万国半导体股份有限公司 | 功率半导体器件及制备方法 |
JP2019009409A (ja) * | 2017-06-28 | 2019-01-17 | 株式会社村田製作所 | 半導体チップ |
TWI826476B (zh) * | 2018-06-26 | 2023-12-21 | 日商力森諾科股份有限公司 | 各向異性導電膜及其製造方法以及連接結構體的製造方法 |
CN209515657U (zh) * | 2018-12-31 | 2019-10-18 | 江苏长电科技股份有限公司 | 一种封装结构 |
CN210640232U (zh) * | 2019-11-29 | 2020-05-29 | 长鑫存储技术有限公司 | 一种半导体结构 |
-
2021
- 2021-04-29 CN CN202180088663.1A patent/CN116670808A/zh active Pending
- 2021-04-29 WO PCT/CN2021/090966 patent/WO2022226889A1/zh active Application Filing
Also Published As
Publication number | Publication date |
---|---|
WO2022226889A1 (zh) | 2022-11-03 |
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PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
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