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CN116529867A - 直接接合方法和结构 - Google Patents

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CN116529867A
CN116529867A CN202180078542.9A CN202180078542A CN116529867A CN 116529867 A CN116529867 A CN 116529867A CN 202180078542 A CN202180078542 A CN 202180078542A CN 116529867 A CN116529867 A CN 116529867A
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CN
China
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bonding
chemical treatment
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layer
bonding method
Prior art date
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CN202180078542.9A
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English (en)
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C·E·尤佐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
American Semiconductor Bonding Technology Co ltd
Original Assignee
American Semiconductor Bonding Technology Co ltd
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Publication date
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Abstract

一种接合方法可以包括抛光第一元件的第一接合层以进行直接接合,第一接合层包括第一导电焊盘和第一非导电接合区域。在抛光之后,可以对经抛光的第一接合层执行最后的化学处理。在执行最后的化学处理之后,可以在没有中间粘合剂的情况下将第一元件的第一接合层直接接合到第二元件的第二接合层,包括将第一导电焊盘直接接合到第二接合层的第二导电焊盘并且将第一非导电接合区域直接接合到第二接合层的第二非导电接合区域。在执行最后的化学处理与直接接合之间不对第一接合层执行处理或冲洗。

Description

直接接合方法和结构
相关申请的交叉引用
本申请要求于2020年10月29日提交的美国临时专利申请第63/107,228号的优先权,该申请的全部内容通过引用并入本文并且用于所有目的。
技术领域
该领域涉及直接接合方法和结构。
背景技术
随着便携式电子设备、物联网扩展、纳米级集成、亚波长光学集成等的快速发展,对诸如集成芯片和器件裸片等微电子元件的更紧凑的物理布置的需求变得更加强烈。仅举个示例,通常称为“智能手机”的设备将蜂窝电话的功能与强大的数据处理器、存储器和辅助设备(诸如全球定位系统接收器、电子相机和局域网连接)以及高分辨率显示器和相关联的图像处理芯片集成在一起。这样的设备可以提供各种能力,诸如全互联网连接、包括全分辨率视频在内的娱乐、导航、电子银行、传感器、存储器、微处理器、医疗保健电子器件、自动电子器件等,所有这些都在一个袖珍设备中。复杂的便携式设备需要将大量芯片和裸片封装到一个小空间中。
微电子元件通常包括半导体材料的薄板,诸如硅或砷化镓等。芯片和裸片通常作为个体预封装单元来提供。在一些单元设计中,裸片安装到衬底或芯片载体,而衬底或芯片载体又安装在诸如印刷电路板(PCB)等电路板上。裸片可以以封装来提供,该封装促进在制造期间以及在将裸片安装在外部衬底上期间对裸片的处理。例如,很多裸片以适合于表面安装的封装来提供。已经针对各种应用提出了很多这种通用类型的封装。最常见的是,这样的封装包括介电元件,通常称为“芯片载体”,其端子在介电上形成为电镀或蚀刻的金属结构。端子通常通过导电特征(诸如沿着裸片载体延伸的薄迹线)以及通过在裸片的触点与端子或迹线之间延伸的细引线或导线而连接到裸片的接触焊盘(例如,接合焊盘或金属柱)。在表面安装操作中,封装可以放置到电路板上,使得封装上的每个端子与电路板上的对应接触焊盘对准。通常,在端子与接触焊盘之间提供有焊料或其他接合材料。可以通过加热组件将封装永久接合到位,从而熔融或“回流”焊料或以其他方式活化接合材料。
很多封装包括焊球形式的焊料块,其直径通常在约0.025mm至约0.8mm(1至30密耳)之间,并且被附接到封装的端子。具有从其底表面(例如,与裸片的正面相对的表面)突出的焊球阵列的封装通常称为球栅阵列或“BGA”封装。其他封装(称为焊垫(land)栅格阵列或“LGA”封装)通过由焊料形成的薄层或焊垫固定到衬底。这种类型的封装可以非常紧凑。某些封装(通常称为“芯片级封装”)占据的电路板面积等于或仅略大于封装中并入的器件的面积。这种规模的优势在于,它减小了组件的总体尺寸,并且允许在衬底上的各种器件之间使用短的互连,这继而限制了器件之间的信号传播时间并且从而有利于组件的高速操作。
半导体裸片也可以以“堆叠”布置来提供,例如,其中一个裸片被提供在载体上,另一裸片被安装在第一裸片之上。这些布置可以允许多个不同裸片安装在电路板上的单元件封装内,并且可以通过在裸片之间提供短的互连来进一步促进高速操作。通常,该互连距离只能略大于裸片本身的厚度。为了在裸片封装的堆叠内实现互连,可以在每个裸片封装(除了最顶部的封装)的两侧(例如,面)上提供用于机械和电连接的互连结构。例如,这是通过在安装有裸片的衬底的两侧提供接触焊盘或焊垫来实现的,焊盘通过导电过孔等通过衬底连接。
作为各种微电子封装方案的一部分,裸片或晶圆也可以以其他三维布置堆叠。这可以包括在较大的基础裸片或晶圆上堆叠一个或多个裸片或晶圆的层,以便以垂直或水平布置堆叠多个裸片或晶圆,或者堆叠类似或不同的衬底,其中一个或多个衬底可以包含电或非电元件、光学或机械元件、和/或这些元件的各种组合。裸片或晶圆可以使用各种接合技术以堆叠布置被接合,包括直接介电接合、非接合技术,诸如或混合接合技术(诸如/>),这两种技术均可以从Invensas Bonding Technologies,Inc.(前身为Ziptronix,Inc.)、Xperi公司(参见例如美国专利第6,864,585和7,485,968号,其全部并入本文)获取。当使用直接接合技术接合堆叠裸片时,通常希望待接合的裸片的表面非常平坦和平滑。例如,通常,表面的拓扑结构的变化应当非常小,使得表面可以紧密配合,以形成持久的接合。例如,通常优选的是,接合表面的粗糙度的变化小于3nm,并且优选地小于1.0nm。
一些堆叠裸片布置对堆叠裸片的一个或两个表面上颗粒或污染物的存在很敏感。例如,处理步骤留下的颗粒或来自裸片处理或工具的污染物可能导致堆叠裸片之间的接合不良区域,等等。裸片处理期间的额外处理步骤可能会进一步加剧这个问题,从而留下不需要的残留物。
附图说明
图1是示出用于直接接合第一元件和第二元件的工艺的流程图。
图2A-图2D示意性地示出了根据各种实施例的接合方法。
图3是示出根据各种实施例的用于形成接合结构的示例工艺的流程图。
图4是示出根据各种实施例的用于形成接合结构的另一示例工艺流程的流程图。
图5是示出根据各种实施例的用于形成接合结构的另一示例工艺流程的流程图。
图6是示出根据各种实施例的用于形成接合结构的另一示例工艺流程的流程图。
图7是示出根据各种实施例的用于形成接合结构的另一示例工艺流程的流程图。
具体实施方式
两个或更多个半导体元件(诸如集成器件裸片、晶圆等)可以被堆叠在一起或彼此接合以形成接合结构。一个元件的导电接触焊盘可以被电连接到另一元件的对应导电接触焊盘。任何合适数目的元件可以被堆叠在接合结构中。如本文中使用的,接触焊盘可以包括元件内的任何合适的导电特征,该元件被配置为接合(例如,在没有粘合剂的情况下直接接合)到另一元件的相对导电特征。例如,在一些实施例中,(多个)接触焊盘可以包括形成在元件的接合层中的离散金属接触表面。在一些实施例中,(多个)接触焊盘可以包括至少部分延伸穿过元件的贯穿衬底过孔(TSV)的(多个)暴露的端部。
在一些实施例中,元件在没有粘合剂的情况下被直接彼此接合。在各种实施例中,第一元件(例如,具有有源电路系统的第一半导体器件裸片)的介电场区域(也称为非导电接合区域)可以在没有粘合剂的情况下直接接合(例如,使用介电到介电接合技术)到第二元件(例如,具有有源电路系统的第二半导体器件裸片)的对应介电场区域。例如,介电到介电接合可以使用至少在美国专利第9,564,414号、第9,391,143号和第10,434,749号中公开的直接接合技术在没有粘合剂的情况下形成,其中每个专利的全部内容通过引用并入本文并且用于所有目的。
在各种实施例中,混合直接接合可以在没有中间粘合剂的情况下形成。例如,介电接合表面可以被抛光到高平滑度。接合表面可以被清洁并且暴露于等离子体和/或蚀刻剂以活化表面。在一些实施例中,表面可以在活化之后或在活化期间(例如,在等离子体和/或蚀刻工艺期间)用物质终止。在不受理论限制的情况下,在一些实施例中,活化工艺可以被执行以破坏接合表面处的化学键,并且终止工艺可以在接合表面处提供附加的化学物质,该化学物质提高了直接接合期间的接合能量。在一些实施例中,活化和终止在相同的步骤中提供,例如,用于活化和终止表面的等离子体或湿法蚀刻剂。在其他实施例中,接合表面可以在单独的处理中终止,以提供用于直接接合的附加物质。在各种实施例中,终止物质可以包括氮。此外,在一些实施例中,接合表面可以暴露于氟。例如,在层和/或接合界面附近可以存在一个或多个氟峰。因此,在直接接合结构中,两种介电材料之间的接合界面可以包括在接合界面处具有较高氮含量和/或氟峰的非常平滑的界面。活化和/或终止处理的附加示例可以在美国专利第9,564,414号、第9,391,143号和第10,434,749号中找到,其中每个专利的全部内容通过引用并入本文并且用于所有目的。
在各种实施例中,第一元件的导电接触焊盘可以直接接合到第二元件的对应导电接触焊盘。例如,可以使用混合接合技术来提供沿着接合界面的导体到导体直接接合,该接合界面包括如上所述制备的共价直接接合介电到介电表面。在各种实施例中,导体到导体(例如,接触焊盘到接触焊盘)直接接合和介电到介电混合接合可以使用至少在美国专利第9,716,033号和第9,852,988号中公开的直接接合技术来形成,其中每个专利的全部内容通过引用并入本文并且用于所有目的。
例如,介电接合表面可以被制备并且在没有中间粘合剂的情况下直接彼此接合,如上所述。导电接触焊盘(其可以被非导电介电场区域包围)也可以在没有中间粘合剂的情况下直接彼此接合。在一些实施例中,相应接触焊盘可以在介电场或非导电接合区域的外部(例如,上)表面下方凹陷,例如,凹陷小于20nm、小于15nm或小于10nm,例如,凹陷在2nm至20nm的范围内或在4nm至10nm的范围内。在一些实施例中,非导电接合区域可以在室温下在没有粘合剂的情况下直接彼此接合,并且随后,接合结构可以被退火。在退火时,横向限制的接触焊盘可以膨胀并且彼此接触,以形成金属到金属直接接合。有益的是,直接接合互连或技术的使用可以实现跨直接接合界面而连接的高密度焊盘(例如,常规阵列的小间距或细间距)。在各种实施例中,接触焊盘可以包括铜或铜合金,尽管其他金属也可以是合适的。在一些实施例中,接触焊盘可以被布置成具有规则或不规则间距的阵列。在一些实施例中,在触点在元件上或元件内的组之间规则地彼此间隔开的程度上,接触焊盘的间距可以小于40微米、小于10微米或小于2微米。对于一些实施例,接触焊盘的间距与接触焊盘的尺寸(例如,直径)的比率可以小于5、小于3或小于2。
在各种实施例中,接触焊盘可以形成在第一元件和第二元件上的焊盘的相应第一阵列和第二阵列中。如果在第一元件或第二元件的表面处存在任何碎屑或表面污染物,则可以在接合界面处产生空隙,或者碎屑可以介入相对的接触焊盘之间。此外,在接合和退火过程中生成的反应物副产物(例如,氢气和水蒸气)也可以在接合界面处形成空隙。这些空隙可以有效地抑制附近的特定接触焊盘的接合,从而在接合中产生开口或其他失效。例如,任何大于焊盘直径(或间距)的空隙都可以产生开口和直接接合失效。在一些实施例中,取决于空隙的位置,尺寸与焊盘直径相当或小于焊盘直径的空隙(至少部分位于焊盘之上)可以是一个或多个接合结构中的失效源。
因此,在直接接合工艺中,第一元件可以在没有中间粘合剂的情况下被直接接合到第二元件。在一些布置中,第一元件可以包括单片化元件,诸如单片化集成器件裸片。在其他布置中,第一元件可以包括载体或衬底(例如,晶圆),该载体或衬底包括多个(例如,数十个、数百个或更多个)器件区域,这些器件区域在被单片化时形成多个集成器件裸片。类似地,第二元件可以包括单片化元件,诸如单片化集成器件裸片。在其他布置中,第二元件可以包括载体或衬底(例如,晶圆)。
作为示例,在一个实施例中,第一元件可以包括单片化器件裸片,并且第二元件可以包括晶圆。在这样的实施例中,第一元件最初可以以晶圆形式或在较大的介电衬底上提供,并且被单片化以形成单片化第一元件。然而,单片化工艺和/或其他处理步骤可能会产生碎屑,这些碎屑可能会污染平面接合表面,当两个元件被接合时,这些碎屑会留下空隙和/或缺陷。因此,在单片化之前,可以在单片化和直接接合之前在接合表面之上提供保护层,以防止碎屑污染接合表面。保护层可以包括沉积(例如,旋涂到)接合表面上的有机或无机层(例如,光致抗蚀剂或旋涂玻璃)。保护层的附加细节可以在美国专利第10,714,449号中找到,该专利的全部内容通过引用并入本文并且用于所有目的。包含第一元件的晶圆可以使用任何合适的方法来单片化。接合表面之上的保护层可以有利地保护接合表面不受碎屑的影响。
图1是示出用于直接接合第一元件和第二元件的工艺1的流程图。在图1中,第一元件可以包括单片化裸片,例如单片化器件裸片,并且第二元件可以包括衬底,诸如主晶圆或载体。在其他实施例中,第二元件可以包括第二裸片。如上所述,在单片化之前,可以在晶圆之上提供保护层(例如,有机保护层),以在单片化或切割期间保护晶圆。如图1的框10所示,使用清洁剂,例如保护层的供应商推荐的合适的溶剂、碱性溶液或其他合适的清洁剂,可以从接合表面清洁单片化的第一元件上的有机保护层。保护层清洁剂可以被选择,使得其基本上不会使介电层的平滑接合表面粗糙化并且基本上不会蚀刻接触焊盘的金属以增加焊盘金属的凹陷。过多的焊盘凹陷可以形成过深的凹陷,这可以在适当的退火条件(例如,退火温度和时间)下阻止(或降低)焊盘到焊盘接合。例如,退火温度可以在150℃至350℃或更高的范围内变化。退火时间可以在5分钟到120分钟以上的范围内。清洁剂可以通过液体清洁剂的扇形喷雾或本领域技术人员已知的其他方法来施加。转到框11,经清洁的接合表面可以进行灰化(例如,使用氧等离子体)并且用去离子水(DIW)来清洁。框11的灰化步骤可以从保护层中去除任何残留的有机材料。在一些实施例中,经清洁的第一元件可以在直接接合之前被活化。
在框12中,第二元件(其在本实施例中可以包括晶圆,但在其他实施例中,可以包括集成器件裸片)也可以用DIW来清洁。在框13中,可以对接合表面进行灰化(例如,使用氧等离子体)以去除任何有机材料,并且用DIW来清洁。此外,如图1的框14所示,可以活化第二元件的接合表面。在各种实施例中,活化可以包括将第二元件的接合表面暴露于等离子体,诸如含氮等离子体。在其他实施例中,活化可以包括将第二元件的接合表面暴露于氧等离子体。如上所述,活化工艺(其也可以终止接合表面)可能破坏接合表面处的接合,并且用增强直接接合的接合能量的化学物质取代破坏的接合。如图1的框14所示,可以用DIW来清洁经活化的表面,DIW可以用于在接合之前洗掉任何残留物,而不会使第一元件或第二元件的接合表面劣化。
在框15中,可以将第一元件和第二元件放在一起以使其在室温下彼此直接接触。如本文中解释的,第一元件和第二元件的非导电接合区域可以在室温下自发接合,而无需施加外部压力,也无需施加电压。可以对该结构进行退火,以使导电接触焊盘膨胀并且形成电连接,并且还增加第一元件和第二元件的相应接合非导电接合区域之间的接合能量。
在图1所示的接合布置中,在直接接合之前,只有第二元件可以被活化。如美国专利第10,727,219号(该申请的全部内容通过引用并入本文并且用于所有目的)中解释的,当两个元件中只有一个在接合之前被活化时,两个元件之间的接合强度可以足够强。然而,在其他布置中,第一元件和第二元件都可以在接合之前被活化,或者,备选地,只有第一元件可以在接合之前被活化。
在某些情况下,由图1所示的工艺1产生的直接接合可以包括在接合界面处的空隙和/或其他缺陷。例如,当第一元件和第二元件被放在一起时,接合波可以从这些元件的中心从发生初始接触的地方向外传播。当接合波传播得足够快时,该波可以从接合元件的中心向元件的边缘非对称地径向向外传播。在这种情况下,接合波可以过早地缠绕在自身周围,从而沿着接合界面捕获空隙或逸出的气体(例如,一个或多个气泡)。调制接合波的运动以消除或减少空隙,并且通常提高第一元件与第二元件之间的接合能量是有益的。此外,增加接合元件的接合能量可以是有利的。接合元件之间的高接合能量提高了接合结构的可靠性。
图2A-图2D示意性地示出了根据各种实施例的接合方法。图2A示出了第一元件18或第二元件20的示意性侧视截面图。第一元件18或第二元件20可以包括集成器件裸片或晶圆。尽管图2A-图2D中未示出,但在一些实施例中,晶圆形式的元件可以在单片化之前被涂覆保护层,以在单片化工艺期间保护元件。如上文结合图1所述,在单片化之后,可以使用合适的清洁配方去除保护层,并且可以对元件进行灰化以去除碎屑。因此,在图2A中,第一元件18或第二元件20被示出为没有保护层。
元件18、20可以包括基部21,基部21可以包括半导体材料,例如硅器件。有源器件(例如,晶体管)和/或无源器件可以形成在基部21中或上。可以在基部21上提供(例如,沉积)接合层24。在各种实施例中,接合层24可以包括非导电接合区域22(例如,介电场区域),在一些实施例中,该非导电接合区域22包括无机电介质。在其他实施例中,非导电接合区域22可以包括有机电介质。例如,在一些实施例中,非导电接合区域22可以包括氧化硅或含硅介电层,诸如SiN、SiOxNy、碳化硅、碳氮化硅或碳硼化物硅等。非导电接合区域22还可以包括非硅介电层,例如陶瓷层,诸如氧化铝或蓝宝石、氧化锆、碳化硼,氧化硼、氮化铝、压电陶瓷、铁陶瓷、氧化锌、二氧化锆、碳化钛、玻璃陶瓷及其各种组合。
接合层24还可以包括形成在非导电接合区域22中的多个导电接触焊盘23。在各种实施例中,接触焊盘23可以包括铜或铜合金、或镍或镍合金,尽管可以使用其他合适的金属。接合层24可以包括接合表面,该接合表面可以被清洁和抛光或平坦化(例如,使用化学机械抛光或CMP)到非常高的平滑度。接触焊盘23的暴露表面(例如,上表面)可以相对于非导电接合区域22的外表面凹陷。例如,暴露表面可以相对于非导电接合区域22的外表面凹陷小于20nm、小于15nm或小于10nm,例如,凹陷在2nm至20nm的范围内或在4nm至10nm的范围内。
转向图2B,在抛光之后,可以活化接合层24以进行直接接合。例如,接合层24可以暴露于包括活化物质A的等离子体。在一些实施例中,等离子体可以包括含氮物质。例如,在非导电接合区域22包括氧化硅或碳氮化硅的实施例中,使用含氮等离子体进行活化可以提供强的接合能量。在其他实施例中,等离子体可以包括含氧等离子体。例如,在非导电接合区域22包括氮化硅或碳氮化硅的实施例中,使用含氧等离子体进行活化可以提供强的接合能量。
在图2C中,可以执行最后的化学处理T,以与经抛光和活化的接合层24反应。最后的化学处理T可以包括液体溶液(例如,水溶液)。例如,在一些实施例中,分散器件25(诸如喷雾器)可以用于用玻璃形成化学物质S冲洗接合层24。玻璃形成物质S可以被选择为具有不蚀刻焊盘23(例如,不显著蚀刻铜)的组成和/或浓度。在各种实施例中,玻璃形成化学物质S可以包括液体溶液或氟化物源,该液体溶液包括硼、磷、锰、砷、过氧化物、硒、碳和氟中的至少一种。在一些实施例中,玻璃形成化学物质S可以包括液体溶液或氟化物源,该液体溶液包括硼、磷、锰、砷、过氧化物、硒、碳和氟中的仅一种。在其他实施例中,玻璃形成化学物质S可以包括液体溶液或氟化物源,该液体溶液包括硼、磷、锰、砷、过氧化物、硒、碳和氟中的多于一种。在一些实施例中,玻璃形成化学物质S可以包括非常稀的缓冲氢氟酸(BHF),其pH在2至6.5之间,例如在4至6.5的范围内。在一些实施例中,玻璃形成(或玻璃增强)化学物质S可以包括非常稀的硼酸或亚硒酸。在一些实施例中,玻璃形成化学物质S可以包括过氧化氢溶液。过氧化氢溶液可以在0.3%至50%的范围内变化,例如在1%至15%的范围内。在一些实施例中,物质S可以包括以下中的一种或多种:四甲基氢氧化铵(C4H12N)、叔丁基氢氧化铵、四乙基氢氧化铵、乙基三甲基氢氧化铵、硼酸酐、硼酸、硼烷氨(H6BN)、硼烷-三甲胺络合物、硼烷-二甲基胺络合物(C2H10BN)、四羟基二硼溶液、甘露醇(C6H14O6,其可以包括多个(6)羟基)和抗坏血酸(C6H8O6)。在接合表面之上形成玻璃增强层之后,可以在接合之前选择性地清洁金属焊盘表面。在一些实施例中,在接合界面处引入含有过氧化物的物质可以增加接合元件的接合能量,并且还可以减少接合界面处的空隙。在一些实施例中,玻璃形成化学物质S可以包括稀磷酸。玻璃形成物质S的浓度可以非常稀释,以避免过度蚀刻导电接触焊盘。例如,玻璃形成物质S可以在溶液(例如,在水溶液或非水溶液中)中稀释,以具有在1ppm至10,000ppm的范围内、在1ppm至1,000ppm的范围、在1ppm至500ppm的范围内、在1ppm至400ppm的范围下、在5ppm至10,000ppm的范围内、在5ppm至4000ppm的范围、或在5ppm至500ppm的范围内的浓度。在各种实施例中,最后的化学处理可以具有至少3.1或至少3.3的pH。例如,最后的化学处理可以具有在3.3至10的范围内或在4至10的范围内的pH。
在一些实施例中,玻璃形成化学物质S可以包括四甲基氢氧化铵。四甲基氢氧化铵的pH可以在7至11的范围内或在7至10的范围内。四甲基氢氧化铵的浓度可以小于200ppm或小于100ppm。例如,四甲基氢氧化铵的浓度可以在5ppm至75ppm的范围内或在5ppm至60ppm的范围内。
图2C的最后的化学处理T可以包括液体处理,该液体处理在接合期间与接合层24和/或与另一元件的接合层24发生化学反应。在一些实施例中,例如,液体处理可以进行反应,从而减小(多个)接合表面处的空隙尺寸。例如,在传统的晶圆到晶圆(W2W)接合操作中,可以用DIW或任何合适的清洁剂清洁第一元件18和第二元件20的平面接合表面。在活化步骤之前,可以用DIW对经清洁的表面进行灰化和冲洗。如上所述,活化步骤可以包括将第一元件18和/或第二元件20的接合表面暴露于含氮等离子体、水蒸气等离子体或这两种类型的等离子体的各种组合。在活化处理之后,在接合晶圆之前,可以用DIW彻底冲洗经活化的接合表面。在所公开的实施例中,最后的化学处理可以不包括纯水,例如纯DIW。
作为示例,在二氧化硅平面接合表面的晶圆到晶圆(W2W)接合工艺中,可以用DIW或任何合适的清洁剂清洁第一元件18和/或第二元件20。经清洁的平面氧化硅表面可以被灰化(例如,灰化过程可以包括如本文中描述的水蒸气等离子体的使用),并且在灰化步骤之后,第一元件18和/或第二元件20的经灰化的表面可以在W2W接合操作之前用DIW冲洗,该操作可以在没有活化步骤的情况下执行。在一些实施例中,在灰化步骤之后,第一元件和/或第二元件的经灰化的表面可以在W2W接合操作之前暴露于最后的化学处理T。最后的化学处理T可以包括玻璃形成化学物质S,例如非常稀的四甲基氢氧化铵。在W2W接合操作之前,四甲基氢氧化铵的pH可以在7至11的范围内或在7至10的范围内。例如,最后的化学处理T可以包括将第一元件18和/或第二元件20的经灰化的表面浸渍在化学物质S中,或者可以用分散器件25将化学物质S喷涂或涂覆在经灰化的表面上。例如,在一个或多个经灰化的表面上旋涂干燥物质S之前,化学物质S可以被喷射或涂覆在5s至120s的范围内的时间。因此,可以通过将经灰化的表面暴露于化学物质S并且在不使用任何其他清洁剂的情况下从暴露的表面干燥物质S来施加化学物质S。在一个示例中,用DIW灰化和冲洗并且在150℃下退火15分钟的一对接合的平面氧化硅表面的测量键能在500mJ/m2至700mJ/m2之间。相比之下,在退火步骤之前被灰化并且暴露于非常稀的四甲基氢氧化铵的一对接合的平面氧化硅表面的测量键能在2200mJ/m2至2400mJ/m2之间,与在接合之前用DIW冲洗的表面相比,这提供了显著更强的直接接合。在该示例中,施加最后的化学处理工艺来处理第一元件18和/或第二元件20的经灰化的接合表面可以将接合结构的接合强度或接合能量提高至少3倍。在一些实施例中,最后的化学处理可以直接在接合步骤之前施加到第一元件和/或第二元件的活化表面。
最后的化学处理可以包括化学活性物质S,该化学活性物质S与接合层的活化表面(或与要接合的另一元件的接合表面)反应或吸附,并且在与另一元件的接合表面广泛接触时提供高的接合能量。在各种实施例中,在最后的化学处理与直接接合之间不执行附加的处理。例如,在最后的化学处理之后可以没有附加的液体处理(例如,没有DIW或其他纯水冲洗)。
在一些实施例中,可以对第一元件18和/或第二元件20的经清洁、灰化或活化的表面施加一种以上类型的化学物质S以进行最后的化学处理。例如,施加到第一元件18的经清洁的接合表面的最后的化学处理可以包括化学物质A。例如,物质A可以使接合表面呈碱性,如在用非常稀的四甲基氢氧化铵进行的处理中。施加到第二元件20的经清洁的接合表面的最后的化学处理可以包括化学物质B。例如,物质B可以使接合表面呈酸性,如在用非常缓冲的HF进行的处理中。在处理步骤之后,可以对第一元件18和第二元件20的经处理的接合表面进行接合和退火以增加第一接合元件18与第二接合元件20之间的界面的接合强度。对于元件到元件堆叠操作,可以在第一元件18或第二元件20的背面上形成接合表面。例如,在第二元件20的背面上形成接合表面可以包括从背面减薄和抛光第二元件,在第二元件20上形成具有嵌入式导电层的平面介电接合表面,对第二元件20的背面上的接合表面进行灰化或活化,以及在将第三元件(未示出)接合在第二元件20的背面上之前执行最后的化学处理。堆叠的接合元件可以在后续操作之前退火。在一个实施例中,堆叠的接合元件可以在后续工艺之前不退火,并且堆叠的接合元件可以在后续操作之前被彻底冲洗。后续操作中的一个例如可以包括将接合的堆叠元件单片化,或者示例可以包括在接合的堆叠元件的下表面或上表面上形成导电结构。导电结构可以包括平面导体或可流动导体或这两者。
转向图2D,可以将第一元件18和第二元件20放在一起以使其彼此直接接触以形成接合结构26,该接合结构26包括沿着第一元件18和第二元件20的非导电接合区域22之间的接合界面27的直接接合。接合结构26可以被退火,并且接触焊盘23可以延伸以沿着接合界面27进行直接接触和电连接。接合界面27可以包括来自最后的化学处理T的沉积物。例如,如图2D所示,图2C中引入的玻璃形成物质S的沉积物28可以存在于接合界面27处。例如,根据在最后的化学处理T中使用的特定溶液,接合界面27处的玻璃形成化学物质S可以包括硼、磷、锰、砷、过氧化物、硒、碳和氟中的至少一种或氟化物源。在各种实施例中,接合界面27可以附加地包括活化工艺A的特征。例如,在一些实施例中,接合界面27可以在界面27处或附近附加地包括氮和/或氧浓度峰。在第一元件18与第二元件20之间的接合界面27处的物质S的浓度可以超过在直接接合层下方或内部的其他介电介电界面处的物质S的标称背景水平。
有益的是,玻璃形成物质S可以通过与第一元件18和第二元件20的活化表面反应来提高接合结构26中的接合元件18与20之间的接合能量。如上所述,玻璃形成物质S可以以稀释的浓度提供,使得导电接触焊盘23不被过度蚀刻,这可以改善接合焊盘23之间的接合和电连接。过度蚀刻会增加焊盘23的暴露上表面与非导电接合区域22的外表面之间的凹陷量,这会降低电连接的可靠性。玻璃形成物质S还可以抑制导电接触焊盘23上的氧化物形成。此外,相对于图1的布置,接合波可以减慢,使得沿着接合界面27的空隙和/或缺陷更少。
如本文中所述,第一元件18和第二元件20可以在没有粘合剂的情况下直接彼此接合,这与沉积工艺不同。第一元件18与第二元件20之间的接合界面27可以相应地包括非沉积界面。此外,与沉积层不同,直接接合结构26可以包括沿着接合界面27的其中存在纳米空隙的缺陷区域。纳米空隙可以由于接合表面的活化(例如,暴露于等离子体)而形成。如上所述,接合界面27可以包括来自活化A和/或最后的化学处理过程T的相对于接合层24中更深位置(通常是无机电介质)的更高浓度的处理元素。例如,在利用氮等离子体和/或铵浸液进行活化的实施例中,相对于接合层24的本体,可以在基于氧化硅的接合层的接合界面27处形成氮峰。相对于该本体,氮活化也可以在氮化硅和碳氮化硅接合层的界面处留下氧峰。在利用氧等离子体进行活化的实施例中,可以在接合界面27处形成氧峰。在一些实施例中,接合界面27可以包括氮氧化硅、碳氮氧化硅或碳氮化硅。如本文中解释的,直接接合可以包括共价接合,其比范德华接合更强。接合层24还可以包括被平坦化到高平滑度的抛光表面。
除了来自活化的N或O峰之外,在本文中描述的实施例中,来自玻璃形成物质S的残留物也可以在界面27处。例如,界面27可以包括硼、磷、锰、砷、过氧化物、硒、碳和氟中的至少一种或氟化物源。
在各种实施例中,接触焊盘23之间的金属到金属接合可以被结合,使得铜晶粒在接合界面27上彼此生长。在一些实施例中,铜可以具有沿着111晶面取向的晶粒,以改善铜在接合界面上的扩散。接合界面27可以基本上完全延伸到接合的接触焊盘23的至少一部分,使得在接合的接触焊盘23处或附近的非导电接合区域22之间基本上没有间隙。在一些实施例中,可以在接触焊盘(例如,其可以包括铜)下方提供阻挡层(未示出)。然而,在其他实施例中,例如,在接触焊盘23下方可以不存在阻挡层,如US 2019/0096741中所述,该专利的全部内容通过引用并入本文并且用于所有目的。
图3是示出用于形成接合结构26的示例工艺30的流程图。在图3中,最后的化学处理在灰化之后对第一元件28执行,但不对第二元件20执行。相反,可以包括主晶圆或载体的第二元件20可以被活化并且用DIW冲洗,而不暴露于最后的化学处理。当仅第二元件20被活化时以及当仅第一元件18经受最后的化学处理T时,可以发生足够强的直接接合。元件18、20可以直接接合,而在最后的化学处理与直接接合之间不需要对第一元件18施加中间液体处理。
在图3中,可以在第一元件的接合表面上形成合适的保护材料,例如有机保护层(例如,光致抗蚀剂),该第一元件可以包括晶圆。在提供保护层之后,第一元件18可以被安装在切割片或切割层上,以用于裸片单片化操作。具有保护层的第一元件18可以沿着锯道被单片化以形成多个单片化元件18。在其他应用中,第一元件18可以在施加保护层之前安装在切割层上。在该示例中,保护层可以设置在切割片的部分上。有益的是,保护层可以保护活化的接合表面在单片化工艺(和其他工艺)中没有碎屑或损坏。如图3的框31所示,可以用清洁剂去除保护层。在一些实施例中,经清洁的单片化元件18可以在框32中被进一步灰化(例如,暴露于氧等离子体),以在对单片化裸片的接合表面执行最后的化学处理T之前去除任何不需要的残留物。在框33中,最后的化学处理T可以被施加到第一元件18的经灰化的接合表面,如上文结合图2A-图2D所述。框33的最后的化学处理T可以利用上面解释的任何含气体物质S。
类似地,第二元件20的接合表面可以在框34中清洁,并且在框35中灰化,以去除接合表面上的不需要的残留物。在一些实施例中,如框36所示,第二元件20的接合表面可以在接合操作之前被活化并且用DIW冲洗。在框37中,如上所述,第一元件和第二元件可以在没有中间粘合剂的情况下直接接合。
在图3的示例中,只有第一元件18的单片化接合表面暴露于最后的化学处理T,而第二元件20可以用DIW冲洗,并且在框36的活化与框37的接合之间可以不经历最后的化学处理T。在其他实现中,第一单片化元件18的接合表面和第二单片化元件20的接合表面都可以在框37的接合操作之前暴露于最后的化学处理T,如图5所示。此外,在一些实施例中,尽管图3中未示出,但可以在框33的最后的化学处理T之前活化第一单片化元件18的接合表面。因此,在一些实施例中,仅第二元件20在接合之前被活化,而在其他实施例中,第一元件18和第二元件20都可以在接合之前被活化。在其他实施例中,在接合之前,仅第一元件18可以被活化。
如本文中所述,在步骤37的接合操作之前,第一单片化元件18的接合表面可以用最后的化学物质A处理,并且第二单片化元件20的接合表面也可以用最后的化学物质B处理。在该示例中,物质A是与物质B不同的化学组成。例如,物质A可以是酸性的(例如,弱酸性的),而物质B可以是碱性的(例如,弱碱性的)。物质A可以包括一种以上的化学组成,而物质B可以包括一种以上的化学组成。例如,物质A可以包括非常稀的缓冲液HF和非常稀的磷酸或非常稀的硼酸的混合物,而物质B可以包括非常稀的四甲基氢氧化铵和非常稀的二甲胺硼烷的混合物。在一些实施例中,最后的化学处理T可以在第一元件18上施加物质A(其可以包括一种或多种组分),并且第二元件20可以不经历最后的化学处理,或者反之亦然。在一些实施例中,最后的化学处理T可以在第一元件18上施加物质B(其可以包括一种或多种组分),并且第二元件20可以不经历最后的化学处理T,反之亦然。还有其他组合可以是合适的。最后的化学处理T可以被选择,使得其基本上不会使介电层的平滑接合表面粗糙化,并且基本上不会蚀刻焊盘金属以在焊盘金属之上形成过多的凹陷。如上所述,过多的焊盘凹陷可以形成太深的凹陷,使得在适当的退火条件(例如,退火温度和时间)下可能无法形成焊盘到焊盘接合。因此,可以选择适当的化学组成来配制最后的处理化学品或化学成分。
在接合操作之后,可以在更高的温度下对接合元件进行退火,以提高第一元件与第二元件之间的界面的接合强度。
图4是示出用于形成接合结构26的另一示例方法40的流程图。除非另有说明,否则图4的方法40的步骤通常与结合图2A-图3所述的步骤相似。例如,第一元件18的保护层可以在框41中用清洁剂清洁,并且在框42中灰化(和DIW清洁)。第二元件20的接合表面可以在框43中进行清洁,并且在框44中灰化(和DIW清洁)。第二元件20的接合表面可以在框45中活化。可以对第二元件20的经活化的接合表面执行最后的化学处理T。在图4中,在框47中的直接接合之前,第一元件18可以不被活化或暴露于最后的化学处理。相反,第二元件20的接合层可以被活化,并且随后,在框47中的直接接合之前,第二元件20的经活化的接合表面可以暴露于最后的化学处理。
图5是示出用于形成接合结构26的另一示例方法50的流程图。除非另有说明,否则图5的方法50的步骤通常与结合图2A-图4所述的步骤相似。例如,第一元件18的保护层可以在框51中用清洁剂清洁,并且在框52中灰化(和DIW清洁)。在图5的框53中,第一元件18可以不活化,但可以在框52的灰化之后暴露于最后的化学处理。第二元件20的接合表面可以在框54中清洁,并且在框55中灰化(和DIW清洁)。第二元件20可以在框56中活化,并且随后在框57中,可以在框58中的直接接合之前执行最后的化学处理T。在将第一元件18和第二元件20暴露于最后的化学处理T之后,第一元件18和第二元件20可以在框58中直接接合,而无需在框53、57的最后的化学处理与框58的直接接合之间进行中间液体处理。
图6是示出用于形成接合结构26的另一示例工艺60的流程图。除非另有说明,否则图6的方法60的步骤通常与结合图2A-图5所述的步骤相似。例如,第一元件18的保护层可以在框61中用清洁剂清洁,并且在框62中灰化(和DIW清洁)。在图6的实施例中,第一元件18和第二元件20的接合层都可以被活化,并且随后,第一元件和二元件的经活化的表面可以暴露于相应的最后的化学处理T。例如,第一元件18的接合表面可以在框63中活化(和DIW清洁),并且第一元件18的经活化的接合表面可以在框64中暴露于最后的化学处理T。第二元件20的接合表面可以在框65中清洁并且在框66中灰化(和DIW清洁)。第二元件20可以在框67中活化,并且随后,可以在框68中对第二元件20执行最后的化学处理T。第一元件18和第二元件20可以在框69中直接接合,而无需在框64、68的最后的化学处理与框69的直接接合之间进行中间液体处理。
图7是示出用于形成接合结构26的另一示例工艺70的流程图。除非另有说明,否则图7中方法70的步骤通常与结合图2A-图6所述的步骤相似。例如,第一元件18的保护层可以在框71中用清洁剂清洁,并且在框72中灰化(和DIW清洁)。在图7的框73中,第一元件18可以在灰化之后和直接接合之前暴露于最后的化学处理T,而无需中间处理(例如,无需中间液体处理)。
第二元件20的接合表面可以在框74中清洁,并且在框75中灰化(和DIW清洁)。在框76中,第二元件20的接合层可以在框75的灰化之后暴露于化学处理。框76的化学处理可以类似于上面结合图2A-图6所述的最后的化学处理,除了在框77中,第二元件20的接合层可以在框76的化学处理之后活化。因此,在图7的实施例中,第二元件20的接合表面可以在活化之前在框76的化学处理中暴露于上述玻璃形成物质S。第一元件和第二元件可以在框78中直接接合。
在处理步骤之后,第一元件18和第二元件20的经处理的接合表面可以直接接合,并且在更高的温度下退火,以提高接合元件18、20之间的界面27的接合强度。对于裸片到裸片(D2D)或元件到元件堆叠操作,附加的裸片可以接合在形成在第一元件18或第二元件20的背面上的接合表面上。将第三元件(未示出)接合在第一元件18的后表面上可以包括清洁第一元件18的背面,灰化或活化第一元件18的背面上的接合表面,以及在将第三元件接合在第一元件18的背面上之前,对单片化的第三元件的接合表面或第一元件18的背面(或这两个表面)执行最后的化学处理。堆叠的接合元件可以在后续操作之前在更高的温度下退火。在一个实施例中,堆叠的接合元件可以在后续工艺之前不退火,并且堆叠的接合元件可以在后续操作之前被彻底冲洗。
如上所述,例如,后续操作中的一个可以包括将第二元件与堆叠的一个或多个元件单片化,以形成直接接合的堆叠元件。其他后续操作可以包括在接合的堆叠元件的下表面或上表面上形成导电结构。导电结构可以包括平面导体或可流动导体或这两者。
在一个实施例中,一种接合方法可以包括:抛光第一元件的第一接合层以进行直接接合,所述第一接合层包括第一导电焊盘和第一非导电接合区域;在所述抛光之后,对经抛光的第一接合层执行最后的化学处理;以及在执行所述最后的化学处理之后,在没有中间粘合剂的情况下将所述第一元件的所述第一接合层直接接合到第二元件的第二接合层,包括将所述第一导电焊盘直接接合到所述第二接合层的第二导电焊盘并且将所述第一非导电接合区域直接接合到所述第二接合层的第二非导电接合区域,其中在执行所述最后的化学处理与直接接合之间不对所述第一接合层执行处理或冲洗。
在一些实施例中,所述方法可以包括活化所述第一接合层以进行直接接合。在一些实施例中,所述活化在执行所述最后的化学处理之前执行。在一些实施例中,活化包括将所述第一接合层暴露于等离子体。在一些实施例中,活化包括将所述第一接合层暴露于含氮等离子体。在一些实施例中,所述第一接合层包括氧化硅或碳氮化硅。在一些实施例中,活化包括将所述第一接合层暴露于含氧等离子体。在一些实施例中,所述第一接合层包括氮化硅或碳氮化硅。在一些实施例中,执行所述最后的化学处理包括将所述第一接合层暴露于包括硼、磷、锰、砷、过氧化物、硒、碳和氟或氟化物源中的至少一种的化学物质。在一些实施例中,所述化学物质的浓度在1ppm至1,000ppm的范围内。在一些实施例中,所述化学物质的浓度在1ppm至500ppm的范围内。在一些实施例中,执行所述最后的化学处理包括将所述第一接合层暴露于硼源。在一些实施例中,执行所述最后的化学处理包括将所述第一接合层暴露于非常稀的硼烷二甲胺(BDMA)。在一些实施例中,所述BDMA的浓度在5ppm至10,000ppm的范围内。在一些实施例中,执行所述最后的化学处理包括将所述第一接合层暴露于硼酸。在一些实施例中,执行所述最后的化学处理包括将所述第一接合层暴露于非常稀的磷酸。在一些实施例中,所述磷酸的浓度在5ppm至10,000ppm的范围内。在一些实施例中,执行所述最后的化学处理包括将所述第一接合层暴露于包括非常稀的缓冲氢氟酸(BHF)的化学处理。在一些实施例中,所述BHF的pH在4至6.5的范围内。在一些实施例中,所述最后的化学处理具有至少3.1的pH。在一些实施例中,所述最后的化学处理具有至少3.3的pH。在一些实施例中,所述最后的化学处理具有在3.3至9.5的范围内的pH。在一些实施例中,所述最后的化学处理具有在3.3至4的范围内的pH。在一些实施例中,执行所述最后的化学处理包括将所述第一接合层暴露于包括四甲基氢氧化铵的化学处理。在一些实施例中,所述最后的化学处理具有在7至11的范围内的pH。在一些实施例中,所述最后的化学处理具有在7至9.8的范围内的pH。在一些实施例中,所述四甲基氢氧化铵的浓度小于55ppm。在一些实施例中,所述四甲基氢氧化铵的浓度小于48ppm。在一些实施例中,所述四甲基氢氧化铵的浓度在5ppm至45ppm的范围内。在一些实施例中,所述四甲基氢氧化铵的浓度在5ppm至35ppm的范围内。在一些实施例中,执行所述最后的化学处理包括将所述第一接合层暴露于化学处理,所述化学处理包括四甲基氢氧化铵(C4H12N)、叔丁基氢氧化铵、四乙基氢氧化铵、乙基三甲基氢氧化铵、硼酸酐、硼酸、硼烷氨(H6BN)、硼烷-三甲胺络合物、硼烷-二甲基胺络合物(C2H10BN)、四羟基二硼溶液、甘露醇(C6H14O6)和抗坏血酸(C6H8O6)。在一些实施例中,所述第一接合层包括包括第一导电接触焊盘在内的第一多个导电接触焊盘,其中所述第二接合层包括包括第二导电接触焊盘在内的第二多个导电接触焊盘,并且其中直接接合包括在没有粘合剂的情况下将所述第一多个导电接触焊盘和所述第二多个导电接触焊盘彼此直接接合。在一些实施例中,所述方法可以包括在直接接合之前活化所述第二接合层。在一些实施例中,所述方法可以在所述活化所述第二接合层之后对所述第二接合层执行最后的化学处理。在一些实施例中,所述直接接合在不活化所述第二接合层的情况下执行。在一些实施例中,所述第一元件包括晶圆,所述方法还包括在所述第一接合层之上提供保护层并且将所述晶圆单片化为多个单片化集成器件裸片。在一些实施例中,所述方法可以包括在执行所述最后的化学处理之前去除所述保护层。
在另一实施例中,一种接合方法可以包括:抛光第一元件的第一接合层以进行直接接合;在所述抛光之后,对经抛光的第一接合层执行最后的处理,所述最后的处理包括溶液,所述溶液包括硼、磷、锰、硒、碳、过氧化物和砷中的至少一种;以及在执行所述最后的处理之后,在没有中间粘合剂的情况下将所述第一元件的所述第一接合层直接接合到第二元件的第二接合层。
在一些实施例中,在执行所述最后的化学处理与直接接合之间不对所述第一接合层执行液体处理。在一些实施例中,所述最后的化学处理包括浓度在5ppm至10,000ppm的范围内的玻璃形成物质。
在另一实施例中,一种接合方法可以包括:活化第一元件的第一接合层以进行直接接合;在所述活化之后,对经活化的第一接合层执行最后的处理以抛光所述第一接合层;以及在执行所述最后的处理之后,在没有中间粘合剂的情况下将所述第一元件的所述第一接合层的第一非导电区域直接接合到第二元件的第二接合层的第二非导电区域,并且在没有中间粘合剂的情况下将所述第一接合层的第一接触焊盘直接接合到所述第二接合层的第二接触焊盘。
在一些实施例中,在执行所述最后的化学处理与直接接合之间不对所述第一接合层执行液体处理。在一些实施例中,在执行所述最后的化学处理与直接接合之间不对所述第一接合层执行化学处理。在一些实施例中,一种方法可以包括一种接合结构,所述接合结构是通过本文中描述的接合方法而形成的。在一些实施例中,所述第一元件和所述第二元件沿着接合界面直接接合,所述接合界面包括来自所述最后的化学处理的沉积物。在一些实施例中,所述沉积物包括在所述化学处理中使用的稀释化学品的至少局部峰值浓度。在一些实施例中,所述沉积物包括硼、磷、锰、砷和氟中的至少一种。
在另一实施例中,一种接合方法可以包括:在第一元件上形成接合表面;用保护层涂覆所述第一元件的所述接合表面;在切割片上对所述第一元件和所述保护层进行单片化;在所述第一元件仍然安装在所述切割片上的同时,从所述第一元件的所述接合表面清洁所述保护层;将经单片化的第一元件的经清洁的表面暴露于等离子体;对经抛光的第一接合层执行最后的化学处理;以及在执行所述最后的化学处理之后,在没有中间粘合剂的情况下将所述第一元件的所述第一接合层直接接合到第二元件的第二接合层,其中在执行所述最后的化学处理与直接接合之间不对所述第一接合层执行去离子水(DIW)冲洗。
在一些实施例中,所述最后的化学处理不会使所述第一元件的所述接合表面劣化。在一些实施例中,所述等离子体包括氧等离子体、水蒸气等离子体或氮等离子体。在一些实施例中,所述第一元件的经等离子体处理的接合表面积在接合操作之前用DIW被冲洗。在一些实施例中,所述第一元件的所述接合表面在执行所述最后的化学处理之前用DIW被冲洗。在一些实施例中,所述方法可以包括在接合之前将所述第二元件的所述接合表面暴露于等离子体,其中所述等离子体包括氧等离子体、水蒸气等离子体或氮等离子体。在一些实施例中,所述第一元件的接合表面积小于所述第二元件的接合表面积。在一些实施例中,所述方法可以包括在高于室温的温度下对所述接合结构进行退火。
在另一实施例中,一种接合方法可以包括:在第一元件上形成接合表面;在第二元件上形成接合表面;将所述第一元件和所述第二元件中的至少一个的所述接合表面暴露于等离子体;对所述第一元件的所述接合表面执行第一最后的化学处理;对所述第二元件的所述接合表面执行第二最后的化学处理;在没有中间粘合剂的情况下直接接合所述第一元件和所述第二元件的相应非导电区域;以及在没有中间粘合剂的情况下直接接合所述第一元件和所述第二元件的相应导电焊盘。
在一些实施例中,所述第一化学处理不同于所述第二化学处理。在一些实施例中,所述方法可以包括在高于室温的温度下对所述接合结构进行退火。在一些实施例中,所述第一最后的化学处理包括酸性化学物质,并且所述第二最后的化学处理包括碱性化学物质。在一些实施例中,所述第二元件大于所述第一元件,所述方法还包括对所述较大的第二元件进行单片化以形成接合的多个元件。
在另一实施例中,一种接合结构可以包括:第一元件,具有至少部分嵌入第一非导电区域中的第一接触焊盘;以及第二元件,至少部分嵌入第二非导电区域中,所述第一元件和所述第二元件沿着接合界面彼此直接接合,所述第一非导电区域和所述第二非导电区域在没有粘合剂的情况下直接接合,所述第一接触焊盘和所述第二接触焊盘在没有粘合剂的情况下直接接合,其中所述接合界面包括来自施加到所述第一非导电区域和所述第二非导电区域中的至少一个的最后的化学处理的沉积物。
在一些实施例中,所述沉积物包括在所述最后的化学处理中使用的稀释化学品的至少局部峰值浓度。在一些实施例中,所述沉积物包括硼、磷、锰、砷、硒和氟中的至少一种。在一些实施例中,所述沉积物包括碳。
所有这些实施例都在本公开的范围内。通过参考附图对实施例的以下详细描述,这些和其他实施例对于本领域技术人员将变得很清楚,权利要求不限于所公开的任何特定实施例。尽管本文中已经公开了这些特定的实施例和示例,但本领域技术人员将理解,所公开的实施例超出了具体公开的实施例,扩展到其他替代实施例和/或用途及其明显的修改和等效物。此外,虽然已经详细地示出和描述了若干变型,但是基于本公开的其他修改对于本领域技术人员来说将是很清楚的。还可以设想,可以进行实施例的特定特征和方面的各种组合或子组合,并且这些组合或子组合仍然落在该范围内。应当理解,所公开的实施例的各种特征和方面可以彼此组合或替代,以便形成所公开的实现的变化模式。因此,本文中公开的主题的范围不应受到上述特定公开实施例的限制,而应仅通过公平阅读以下权利要求来确定。

Claims (64)

1.一种接合方法,包括:
抛光第一元件的第一接合层以进行直接接合,所述第一接合层包括第一导电焊盘和第一非导电接合区域;
在所述抛光之后,对经抛光的所述第一接合层执行最后的化学处理;以及
在执行所述最后的化学处理之后,在没有中间粘合剂的情况下将所述第一元件的所述第一接合层直接接合到第二元件的第二接合层,包括将所述第一导电焊盘直接接合到所述第二接合层的第二导电焊盘并且将所述第一非导电接合区域直接接合到所述第二接合层的第二非导电接合区域,其中在执行所述最后的化学处理与直接接合之间不对所述第一接合层执行处理或冲洗。
2.根据权利要求1所述的接合方法,还包括活化所述第一接合层以进行直接接合。
3.根据权利要求2所述的接合方法,其中所述活化在执行所述最后的化学处理之前执行。
4.根据权利要求2至3中任一项所述的接合方法,其中活化包括将所述第一接合层暴露于等离子体。
5.根据权利要求4所述的接合方法,其中活化包括将所述第一接合层暴露于含氮等离子体。
6.根据权利要求5所述的接合方法,其中所述第一接合层包括氧化硅或碳氮化硅。
7.根据权利要求4所述的接合方法,其中活化包括将所述第一接合层暴露于含氧等离子体。
8.根据权利要求7所述的接合方法,其中所述第一接合层包括氮化硅或碳氮化硅。
9.根据权利要求1至8中任一项所述的接合方法,其中执行所述最后的化学处理包括将所述第一接合层暴露于包括硼、磷、锰、砷、过氧化物、硒、碳和氟或氟化物源中的至少一种的化学物质。
10.根据权利要求9所述的接合方法,其中所述化学物质的浓度在1ppm至1,000ppm的范围内。
11.根据权利要求9所述的接合方法,其中所述化学物质的浓度在1ppm至500ppm的范围内。
12.根据权利要求9所述的接合方法,其中执行所述最后的化学处理包括将所述第一接合层暴露于硼源。
13.根据权利要求10所述的接合方法,其中执行所述最后的化学处理包括将所述第一接合层暴露于非常稀的硼烷二甲胺(BDMA)。
14.根据权利要求13所述的接合方法,其中所述BDMA的浓度在5ppm至10,000ppm的范围内。
15.根据权利要求10所述的接合方法,其中执行所述最后的化学处理包括将所述第一接合层暴露于硼酸。
16.根据权利要求9所述的接合方法,其中执行所述最后的化学处理包括将所述第一接合层暴露于非常稀的磷酸。
17.根据权利要求16所述的接合方法,其中所述磷酸的浓度在5ppm至10,000ppm的范围内。
18.根据权利要求9所述的接合方法,其中执行所述最后的化学处理包括将所述第一接合层暴露于包括非常稀的缓冲氢氟酸(BHF)的化学处理。
19.根据权利要求18所述的接合方法,其中所述BHF的pH在4至6.5的范围内。
20.根据权利要求9至19中任一项所述的接合方法,其中所述最后的化学处理具有至少3.1的pH。
21.根据权利要求9至18中任一项所述的接合方法,其中所述最后的化学处理具有至少3.3的pH。
22.根据权利要求9至18中任一项所述的接合方法,其中所述最后的化学处理具有在3.3至9.5的范围内的pH。
23.根据权利要求9至18中任一项所述的接合方法,其中所述最后的化学处理具有在3.3至4的范围内的pH。
24.根据权利要求1至8中任一项所述的接合方法,其中执行所述最后的化学处理包括将所述第一接合层暴露于包括四甲基氢氧化铵的化学处理。
25.根据权利要求24所述的接合方法,其中所述最后的化学处理具有在7至11的范围内的pH。
26.根据权利要求24所述的接合方法,其中所述最后的化学处理具有在7至9.8的范围内的pH。
27.根据权利要求24所述的接合方法,其中所述四甲基氢氧化铵的浓度小于55ppm。
28.根据权利要求27所述的接合方法,其中所述四甲基氢氧化铵的浓度小于48ppm。
29.根据权利要求28所述的接合方法,其中所述四甲基氢氧化铵的浓度在5ppm至45ppm的范围内。
30.根据权利要求28所述的接合方法,其中所述四甲基氢氧化铵的浓度在5ppm至35ppm的范围内。
31.根据权利要求1至8中任一项所述的接合方法,其中执行所述最后的化学处理包括将所述第一接合层暴露于包括以下中的一种或多种的化学处理:四甲基氢氧化铵(C4H12N)、叔丁基氢氧化铵、四乙基氢氧化铵、乙基三甲基氢氧化铵、硼酸酐、硼酸、硼烷氨(H6BN)、硼烷-三甲胺络合物、硼烷-二甲基胺络合物(C2H10BN)、四羟基二硼溶液、甘露醇(C6H14O6)和抗坏血酸(C6H8O6)。
32.根据权利要求1至31中任一项所述的接合方法,其中所述第一接合层包括第一多个导电接触焊盘,所述第一多个导电接触焊盘包括所述第一导电接触焊盘,其中所述第二接合层包括第二多个导电接触焊盘,所述第二多个导电接触焊盘包括第二导电接触焊盘,并且其中直接接合包括在没有粘合剂的情况下将所述第一多个导电接触焊盘和所述第二多个导电接触焊盘彼此直接接合。
33.根据权利要求32所述的接合方法,还包括在直接接合之前活化所述第二接合层。
34.根据权利要求33所述的接合方法,还包括在所述活化所述第二接合层之后,对所述第二接合层执行最后的化学处理。
35.根据权利要求32至34中任一项所述的接合方法,其中所述直接接合在不活化所述第二接合层的情况下执行。
36.根据权利要求1至35中任一项所述的接合方法,其中所述第一元件包括晶圆,所述方法还包括在所述第一接合层之上提供保护层并且将所述晶圆单片化为多个单片化集成器件裸片。
37.根据权利要求36所述的接合方法,还包括在执行所述最后的化学处理之前去除所述保护层。
38.一种接合方法,包括:
抛光第一元件的第一接合层以进行直接接合;
在所述抛光之后,对经抛光的所述第一接合层执行最后的处理,所述最后的处理包括溶液,所述溶液包括硼、磷、锰、硒、碳、过氧化物和砷中的至少一种;以及
在执行所述最后的处理之后,在没有中间粘合剂的情况下将所述第一元件的所述第一接合层直接接合到第二元件的第二接合层。
39.根据权利要求38所述的接合方法,其中在执行所述最后的化学处理与直接接合之间不对所述第一接合层执行液体处理。
40.根据权利要求38或39所述的接合方法,其中所述最后的化学处理包括浓度在5ppm至10,000ppm的范围内的玻璃形成物质。
41.一种接合方法,包括:
活化第一元件的第一接合层以进行直接接合;
在所述活化之后,对经活化的所述第一接合层执行关于经抛光的所述第一接合层的最后的处理;以及
在执行所述最后的处理之后,在没有中间粘合剂的情况下将所述第一元件的所述第一接合层的第一非导电区域直接接合到第二元件的第二接合层的第二非导电区域,并且在没有中间粘合剂的情况下将所述第一接合层的第一接触焊盘直接接合到所述第二接合层的第二接触焊盘。
42.根据权利要求41所述的接合方法,其中在执行所述最后的化学处理与直接接合之间不对所述第一接合层执行液体处理。
43.根据权利要求41所述的接合方法,其中在执行所述最后的化学处理与直接接合之间不对所述第一接合层执行化学处理。
44.一种接合结构,是通过根据权利要求1至43中任一项所述的接合方法而形成的。
45.根据权利要求44所述的接合结构,其中所述第一元件和所述第二元件沿着接合界面被直接接合,所述接合界面包括来自所述最后的化学处理的沉积物。
46.根据权利要求45所述的接合结构,其中所述沉积物包括在所述化学处理中使用的稀释化学品的至少局部峰值浓度。
47.根据权利要求45所述的接合结构,其中所述沉积物包括硼、磷、锰、砷和氟中的至少一种。
48.一种接合方法,包括:
在第一元件上形成接合表面;
用保护层涂覆所述第一元件的所述接合表面;
在切割片上对所述第一元件和所述保护层进行单片化;
在所述第一元件仍然被安装在所述切割片上的同时,将所述保护层从所述第一元件的所述接合表面清洁;
将经单片化的所述第一元件的经清洁的表面暴露于等离子体;
对经抛光的所述第一接合层执行最后的化学处理;以及
在执行所述最后的化学处理之后,在没有中间粘合剂的情况下将所述第一元件的所述第一接合层直接接合到第二元件的第二接合层,其中在执行所述最后的化学处理与直接接合之间不对所述第一接合层执行去离子水(DIW)冲洗。
49.根据权利要求48所述的接合方法,其中所述最后的化学处理不会使所述第一元件的所述接合表面劣化。
50.根据权利要求48所述的接合方法,其中所述等离子体包括氧等离子体、水蒸气等离子体或氮等离子体。
51.根据权利要求48所述的接合方法,其中所述第一元件的经等离子体处理的接合表面面积在接合操作之前用DIW冲洗。
52.根据权利要求48所述的接合方法,其中所述第一元件的所述接合表面在执行所述最后的化学处理之前用DIW冲洗。
53.根据权利要求48所述的接合方法,还包括在接合之前将所述第二元件的所述接合表面暴露于等离子体,其中所述等离子体包括氧等离子体、水蒸气等离子体或氮等离子体。
54.根据权利要求48所述的接合方法,其中所述第一元件的接合表面面积小于所述第二元件的接合表面面积。
55.根据权利要求48所述的接合方法,还包括在高于室温的温度下对所述接合结构进行退火。
56.一种接合方法,包括:
在第一元件上形成接合表面;
在第二元件上形成接合表面;
将所述第一元件和所述第二元件中的至少一个的接合表面暴露于等离子体;
对所述第一元件的接合表面执行第一最后的化学处理;
对所述第二元件的接合表面执行第二最后的化学处理;
在没有中间粘合剂的情况下直接接合所述第一元件和所述第二元件的相应非导电区域;以及
在没有中间粘合剂的情况下直接接合所述第一元件和所述第二元件的相应导电焊盘。
57.根据权利要求56所述的接合方法,其中所述第一化学处理不同于所述第二化学处理。
58.根据权利要求56所述的接合方法,还包括在高于室温的温度下对所述接合结构进行退火。
59.根据权利要求56所述的接合方法,其中所述第一最后的化学处理包括酸性化学物质,并且所述第二最后的化学处理包括碱性化学物质。
60.根据权利要求1至58所述的接合方法,其中所述第二元件大于所述第一元件,所述方法还包括对较大的所述第二元件进行单片化,以形成接合的多个元件。
61.一种接合结构,包括:
第一元件,具有至少部分嵌入第一非导电区域中的第一接触焊盘;以及
第二元件,至少部分嵌入第二非导电区域中,所述第一元件和所述第二元件沿着接合界面彼此直接接合,所述第一非导电区域和所述第二非导电区域在没有粘合剂的情况下直接接合,所述第一接触焊盘和所述第二接触焊盘在没有粘合剂的情况下直接接合,
其中所述接合界面包括来自施加到所述第一非导电区域和所述第二非导电区域中的至少一个非导电区域的最后的化学处理的沉积物。
62.根据权利要求61所述的接合结构,其中所述沉积物包括在所述最后的化学处理中使用的稀释化学品的至少局部峰值浓度。
63.根据权利要求61所述的接合结构,其中所述沉积物包括硼、磷、锰、砷、硒和氟中的至少一种。
64.根据权利要求61所述的接合结构,其中所述沉积物包括碳。
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Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
US8735219B2 (en) 2012-08-30 2014-05-27 Ziptronix, Inc. Heterogeneous annealing method and device
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
US11176450B2 (en) 2017-08-03 2021-11-16 Xcelsis Corporation Three dimensional circuit implementing machine trained network
US10672663B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D chip sharing power circuit
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
TWI822659B (zh) 2016-10-27 2023-11-21 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
US10002844B1 (en) 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
US20180182665A1 (en) 2016-12-28 2018-06-28 Invensas Bonding Technologies, Inc. Processed Substrate
TW202431592A (zh) 2016-12-29 2024-08-01 美商艾德亞半導體接合科技有限公司 具有整合式被動構件的接合結構
US10629577B2 (en) 2017-03-16 2020-04-21 Invensas Corporation Direct-bonded LED arrays and applications
US10515913B2 (en) 2017-03-17 2019-12-24 Invensas Bonding Technologies, Inc. Multi-metal contact structure
US10269756B2 (en) 2017-04-21 2019-04-23 Invensas Bonding Technologies, Inc. Die processing
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10446441B2 (en) 2017-06-05 2019-10-15 Invensas Corporation Flat metal features for microelectronics applications
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11031285B2 (en) 2017-10-06 2021-06-08 Invensas Bonding Technologies, Inc. Diffusion barrier collar for interconnects
US11380597B2 (en) 2017-12-22 2022-07-05 Invensas Bonding Technologies, Inc. Bonded structures
US10923408B2 (en) 2017-12-22 2021-02-16 Invensas Bonding Technologies, Inc. Cavity packages
US10727219B2 (en) 2018-02-15 2020-07-28 Invensas Bonding Technologies, Inc. Techniques for processing devices
US11169326B2 (en) 2018-02-26 2021-11-09 Invensas Bonding Technologies, Inc. Integrated optical waveguides, direct-bonded waveguide interface joints, optical routing and interconnects
US11256004B2 (en) 2018-03-20 2022-02-22 Invensas Bonding Technologies, Inc. Direct-bonded lamination for improved image clarity in optical devices
US10991804B2 (en) 2018-03-29 2021-04-27 Xcelsis Corporation Transistor level interconnection methodologies utilizing 3D interconnects
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US10790262B2 (en) 2018-04-11 2020-09-29 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US11244916B2 (en) 2018-04-11 2022-02-08 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US10964664B2 (en) 2018-04-20 2021-03-30 Invensas Bonding Technologies, Inc. DBI to Si bonding for simplified handle wafer
US11004757B2 (en) 2018-05-14 2021-05-11 Invensas Bonding Technologies, Inc. Bonded structures
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
US10923413B2 (en) 2018-05-30 2021-02-16 Xcelsis Corporation Hard IP blocks with physically bidirectional passageways
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
EP3807927A4 (en) 2018-06-13 2022-02-23 Invensas Bonding Technologies, Inc. TSV AS PAD
US10910344B2 (en) 2018-06-22 2021-02-02 Xcelsis Corporation Systems and methods for releveled bump planes for chiplets
US11664357B2 (en) 2018-07-03 2023-05-30 Adeia Semiconductor Bonding Technologies Inc. Techniques for joining dissimilar materials in microelectronics
WO2020010265A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US11158606B2 (en) 2018-07-06 2021-10-26 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
US11515291B2 (en) 2018-08-28 2022-11-29 Adeia Semiconductor Inc. Integrated voltage regulator and passive components
US11296044B2 (en) 2018-08-29 2022-04-05 Invensas Bonding Technologies, Inc. Bond enhancement structure in microelectronics for trapping contaminants during direct-bonding processes
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
US11244920B2 (en) 2018-12-18 2022-02-08 Invensas Bonding Technologies, Inc. Method and structures for low temperature device bonding
KR20210104742A (ko) 2019-01-14 2021-08-25 인벤사스 본딩 테크놀로지스 인코포레이티드 접합 구조체
US11387202B2 (en) 2019-03-01 2022-07-12 Invensas Llc Nanowire bonding interconnect for fine-pitch microelectronics
US11901281B2 (en) 2019-03-11 2024-02-13 Adeia Semiconductor Bonding Technologies Inc. Bonded structures with integrated passive component
US10854578B2 (en) 2019-03-29 2020-12-01 Invensas Corporation Diffused bitline replacement in stacked wafer memory
US11373963B2 (en) 2019-04-12 2022-06-28 Invensas Bonding Technologies, Inc. Protective elements for bonded structures
US11610846B2 (en) 2019-04-12 2023-03-21 Adeia Semiconductor Bonding Technologies Inc. Protective elements for bonded structures including an obstructive element
US11205625B2 (en) 2019-04-12 2021-12-21 Invensas Bonding Technologies, Inc. Wafer-level bonding of obstructive elements
US11355404B2 (en) 2019-04-22 2022-06-07 Invensas Bonding Technologies, Inc. Mitigating surface damage of probe pads in preparation for direct bonding of a substrate
US11385278B2 (en) 2019-05-23 2022-07-12 Invensas Bonding Technologies, Inc. Security circuitry for bonded structures
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US12080672B2 (en) 2019-09-26 2024-09-03 Adeia Semiconductor Bonding Technologies Inc. Direct gang bonding methods including directly bonding first element to second element to form bonded structure without adhesive
US12113054B2 (en) 2019-10-21 2024-10-08 Adeia Semiconductor Technologies Llc Non-volatile dynamic random access memory
US11862602B2 (en) 2019-11-07 2024-01-02 Adeia Semiconductor Technologies Llc Scalable architecture for reduced cycles across SOC
US11762200B2 (en) 2019-12-17 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded optical devices
US11876076B2 (en) 2019-12-20 2024-01-16 Adeia Semiconductor Technologies Llc Apparatus for non-volatile random access memory stacks
US11721653B2 (en) 2019-12-23 2023-08-08 Adeia Semiconductor Bonding Technologies Inc. Circuitry for electrical redundancy in bonded structures
WO2021133741A1 (en) 2019-12-23 2021-07-01 Invensas Bonding Technologies, Inc. Electrical redundancy for bonded structures
KR20230003471A (ko) 2020-03-19 2023-01-06 아데이아 세미컨덕터 본딩 테크놀로지스 인코포레이티드 직접 결합된 구조체들을 위한 치수 보상 제어
US11742314B2 (en) 2020-03-31 2023-08-29 Adeia Semiconductor Bonding Technologies Inc. Reliable hybrid bonded apparatus
WO2021236361A1 (en) 2020-05-19 2021-11-25 Invensas Bonding Technologies, Inc. Laterally unconfined structure
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die
US12211809B2 (en) 2020-12-30 2025-01-28 Adeia Semiconductor Bonding Technologies Inc. Structure with conductive feature and method of forming same
US11817420B2 (en) * 2021-07-19 2023-11-14 Micron Technology, Inc. Systems and methods for direct bonding in semiconductor die manufacturing
CN114823594B (zh) * 2022-06-28 2022-11-11 之江实验室 一种基于二维材料界面的混合键合结构及方法
US20240063152A1 (en) * 2022-08-22 2024-02-22 Micron Technology, Inc. Hybrid bonding for semiconductor device assemblies
WO2024054803A1 (en) * 2022-09-07 2024-03-14 Adeia Semiconductor Bonding Technologies Inc. Bonded structure and method of forming same
US20240222315A1 (en) * 2022-12-29 2024-07-04 Adeia Semiconductor Bonding Technologies Inc. Directly bonded metal structures having aluminum features and methods of preparing same
US20250096190A1 (en) * 2023-09-20 2025-03-20 Tokyo Electron Limited Methods and devices for improving bond strength of diffusion barriers

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4139456B2 (ja) * 1997-10-02 2008-08-27 三菱レイヨン株式会社 脱気膜
US6984571B1 (en) * 1999-10-01 2006-01-10 Ziptronix, Inc. Three dimensional device integration method and integrated device
US20040077757A1 (en) * 2002-02-06 2004-04-22 Toru Araki Coating composition for use in producing an insulating thin film
US6962835B2 (en) * 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
US7109092B2 (en) * 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
FR2950734B1 (fr) * 2009-09-28 2011-12-09 Soitec Silicon On Insulator Procede de collage et de transfert d'une couche
FR2965398B1 (fr) * 2010-09-23 2012-10-12 Soitec Silicon On Insulator Procédé de collage par adhésion moléculaire avec réduction de desalignement de type overlay
WO2015040798A1 (ja) * 2013-09-20 2015-03-26 パナソニックIpマネジメント株式会社 半導体装置及びその製造方法
US10002844B1 (en) * 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
US10707087B2 (en) * 2016-12-28 2020-07-07 Invensas Bonding Technologies, Inc. Processing stacked substrates
US10269756B2 (en) * 2017-04-21 2019-04-23 Invensas Bonding Technologies, Inc. Die processing
US10840205B2 (en) * 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11031285B2 (en) * 2017-10-06 2021-06-08 Invensas Bonding Technologies, Inc. Diffusion barrier collar for interconnects
US10727219B2 (en) * 2018-02-15 2020-07-28 Invensas Bonding Technologies, Inc. Techniques for processing devices
US11424205B2 (en) * 2018-06-29 2022-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor interconnect structure and method
US20200035641A1 (en) * 2018-07-26 2020-01-30 Invensas Bonding Technologies, Inc. Post cmp processing for hybrid bonding
WO2020034063A1 (en) * 2018-08-13 2020-02-20 Yangtze Memory Technologies Co., Ltd. Bonding contacts having capping layer and method for forming the same
US11205625B2 (en) * 2019-04-12 2021-12-21 Invensas Bonding Technologies, Inc. Wafer-level bonding of obstructive elements
US11373963B2 (en) * 2019-04-12 2022-06-28 Invensas Bonding Technologies, Inc. Protective elements for bonded structures
US11610846B2 (en) * 2019-04-12 2023-03-21 Adeia Semiconductor Bonding Technologies Inc. Protective elements for bonded structures including an obstructive element
US11385278B2 (en) * 2019-05-23 2022-07-12 Invensas Bonding Technologies, Inc. Security circuitry for bonded structures
US20200395321A1 (en) * 2019-06-12 2020-12-17 Invensas Bonding Technologies, Inc. Sealed bonded structures and methods for forming the same
US12125941B2 (en) * 2019-12-09 2024-10-22 Seoul Viosys Co., Ltd. Light emitting device for display and display apparatus having the same
WO2021133741A1 (en) * 2019-12-23 2021-07-01 Invensas Bonding Technologies, Inc. Electrical redundancy for bonded structures
US11631714B2 (en) * 2019-12-29 2023-04-18 Seoul Viosys Co., Ltd. Light emitting device for display and unit pixel having the same
US20210242152A1 (en) * 2020-02-05 2021-08-05 Invensas Bonding Technologies, Inc. Selective alteration of interconnect pads for direct bonding
KR20230003471A (ko) * 2020-03-19 2023-01-06 아데이아 세미컨덕터 본딩 테크놀로지스 인코포레이티드 직접 결합된 구조체들을 위한 치수 보상 제어
US11282769B2 (en) * 2020-06-11 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Oversized via as through-substrate-via (TSV) stop layer
US11631647B2 (en) * 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element

Also Published As

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KR20230097121A (ko) 2023-06-30
WO2022094587A1 (en) 2022-05-05

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